KR101609793B1 - 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치는 단일의 상부 선택 게이트 라인 또는 단일의 하부 선택 게이트 라인과 전기적으로 결합하는 복수 개의 바로 인접하여 오프셋되는 수직 낸드 채널들을 포함할 수 있다.

Description

수직 낸드 채널들을 포함하는 비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICES INCLUDING VERTICAL NAND CHANNELS}
본 발명의 개념은 반도체 분야에 관련된 것이다.
수직 낸드 채널 구성은 비휘발성 메모리의 집적도를 증가시키는데 연구되어 왔다. 이러한 수직 낸드 스트링 구조는 "초고밀도 플래시 메모리에 대한 펀치 및 플러그 프로세스를 사용한 비트 비용 감소 기술(H. Tanka et al. in Symp. On VLSI Tech. Dig. Pp14-15(2007))"에서 논의되었다. 한편, 발명의 제목이 수직형 비휘발성 메모리 장치인 미국 특허공개공보 2009-121271에 메탈게이트를 갖는 VNAND 및 이의 제조방법에 대해 개시하고 있다. 이들 문헌 모두 본원에 전체로 혼입되어 있다.
본 발명의 개념은 보다 고집적화되고, 동작 속도가 빠른 비휘발성 메모리 장치를 제공하기 위한 것이다.
본 발명의 개념에 따른 실시예들은 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치들 및 그 형성방법을 제공한다. 이러한 실시예들에 따르면, 비휘발성 메모리 장치는 비휘발성 메모리 장치의 하나의 상부 선택 게이트 라인 또는 하나의 하부 선택 게이트 라인에 전기적으로 연결되는 바로 인접하여 교대로 오프셋된 복수 개의 수직 낸드 채널들을 포함할 수 있다. 다른 실시예에서, 비휘발성 메모리 장치는, 상기 비휘발성 메모리 장치의 하나의 상부 선택 게이트 라인 또는 하나의 하부 선택 게이트 라인과 전기적으로 결합하는, 바로 인접하여 교대로 오프셋되는 복수 개의 수직 낸드 채널들을 포함할 수 있다. 또 다른 실시예에서, 비휘발성 메모리 장치는, 하나의 상부 선택 게이트 라인 또는 하나의 하부 선택 게이트 라인에 전기적으로 결합하는, 비트라인 방향으로 서로에 대하여 오프셋되는 바로 인접하는 복수 개의 수직 낸드 채널들을 포함한다.
본 발명의 개념의 일 실시예에서, 비휘발성 메모리 장치의 수직 낸드 채널들은 이러한 채널들을 동작시키는데 사용되는 각각의 상부 또는 하부 선택 게이트 라인 내에서 상기 수직 낸드 채널들을 더욱 가깝게 채울 수 있도록 교대로 오프셋되는 방법으로 배열될 수 있다. 예를 들면, 특정한 상부 선택 게이트 라인 내에서 바로 인접한 상기 수직 낸드 채널들의 각각은 다수의 상부 선택 게이트 라인들에 연결되는 비트라인의 방향으로 서로에 대하여 오프셋될 수 있다.
상기 수직 낸드 채널들의 교대 오프셋은 상기 상부 선택 게이트 라인 내에서 상기 메모리 셀의 밀도를 증가시킬 수 있다. 예를 들면, 상기 비트라인 방향에서의 오프셋은 상기 수직 낸드 채널들이 상부 선택 게이트 라인 방향으로 완전히 정렬되어 있을 때 가능한 것보다 (상기 상부 선택 게이트 라인 방향으로) 상기 채널들이 서로에 대하여 더 가깝게 채워지게 할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 일반적인 비휘발성 메모리 장치 보다 더욱 고집적화되고, 동작 속도가 빠를 수 있다.
도 1A 및 1B는 각각 본 발명의 개념에 따른 실시예들에서, 각각의 상부/하부 선택 게이트 라인들 내에서 서로에 대하여 교대로 오프셋된 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치를 도시하는 평면도 및 단면도이다.
도 2A 내지 도 2C는 각각 본 발명의 개념에 따른 실시예들에서, 서로에 대하여 오프셋된 세 개의 수직 낸드 채널들을 두 개 가지는 각각의 상부/하부 선택 게이트 라인들에 결합된, 오프셋된 수직 낸드 채널들을 각각 도시하는 평면도, 사시도, 및 개략 사시도이다.
도 3A 내지 도 3E는 각각 본 발명에 따른 실시예들에서, 각각의 상부/하부 게이트 라인들 내에서 서로의 복사모양들을 제공하여 대칭적으로 배열된, 오프셋된 수직 낸드 채널들을 도시하는 개략적인 평면도, 사시도, 개략 사시도, 평면도 및 단면도이다.
도 4는 본 발명의 개념에 따른 실시예들에서, 서로의 미러 배열을 제공하여 대칭적으로 배열된, 오프셋된 수직 낸드 채널들을 도시하는 개략적인 평면도이다.
도 5A 내지 도 5D는 각각 본 발명의 개념에 따른 실시예에서, 분리된 상부 선택 게이트 라인들과 쌍을 이루는 분리된 하부 선택 게이트 라인들을 가지는, 오프셋된 수직 낸드 채널들을 도시하는 사시도, 개략적인 사시도, 평면도 및 단면도이다.
도 6A 내지 도 6E는 각각 본 발명의 개념에 따른 실시예들에서, 수직 낸드 채널들의 방향으로 서로에 대하여 오프셋된 분리된 상부 선택 게이트 라인들에 결합되는, 교대로 오프셋된 수직 낸드 채널들을 도시하는 개략적인 평면도, 사시도, 개략적인 사시도, 평면도 및 단면도이다.
도 7A 내지 도 7C는 각각 본 발명의 개념에 따른 실시예들에서, 스플릿된, 교대로 오프셋된 수직 낸드 채널들(예를 들면, 스플릿 채널)을 도시하는 개략적인 평면도, 사시도 및 평면도이다.
도 8A 내지 도 8E는 각각 본 발명의 개념에 따른 실시예에서, 상부 선택 게이트 라인들은 서로에 대하여 분리되고, 유사하게 분리된 하부 선택 게이트 라인들과 쌍을 이루며, 스플릿되어 교대로 오프셋된 수직 낸드 채널들을 도시하는 사시도 및 평면도이다.
도 9A 내지 도 9C는 각각 본 발명의 개념에 따른 실시예들에서, 맞물려 있는 상부 선택 게이트 라인들에 결합되며, 스플릿되어 있는 교대로 오프셋된 수직 낸드 채널들을 도시한 개략적인 평면도, 사시도 및 평면도이다.
도 10A 내지 도 10B는 각각 본 발명의 개념에 따른 실시예들에서, 서로 맞물리고 서로 쌍을 이루는 분리된 상부 선택 및 하부 선택 게이트 라인들과 결합되며, 스플릿되어 있는 교대로 오프셋된 수직 낸드 채널들을 도시한 사시도 및 평면도이다.
도 11A 내지 도 11B는 각각 본 발명의 개념에 따른 실시예들에서, 서로 쌍을 이루는 분리된 상부 및 하부 선택 게이트 라인들과 결합하며, 스플릿되어 있는 교대로 오프셋된 수직한 낸드 채널들을 도시하는 개략적인 평면도, 사시도 및 평면도이다.
도 12는 본 발명의 개념에 따른 실시예들에서, 오프셋된 수직 낸드 채널들을 가지는 비휘발성 메모리 장치들을 포함하는 표준 폼-팩터 메모리 카드를 개략적으로 표현한 것이다.
도 13은 본 발명의 개념에 따른 실시예들에서, 오프셋된 수직 낸드 채널들을 가지는 비휘발성 메모리 시스템을 포함하는 시스템을 개략적으로 표현한 것이다.
도 14 내지 도 23는 본 발명의 개념에 따른 실시예들에서, 오프셋된 낸드 채널들을 포함하는 비휘발성 메모리 장치의 형성과정을 도시하는 사시도들이다.
도 24 내지 도 29는 본 발명의 개념에 따른 실시예들에서, 오프셋된 수직 낸드 채널들의 형성과정을 도시한 단면도들이다.
본 발명은 다양하게 변형 및 대체될 수 있으나, 그 특정한 실시예들이 도면에서 예시적인 방법으로 보여지고 있으며, 이하에서 상세하게 설명되어질 것이다. 하지만, 본 발명을 개시하고 있는 특정한 형태로 제한하려는 의도는 없으며, 오히려 본 발명은 청구항들에서 정의된 본 발명의 범위 및 사상이 적용되는 모든 변형, 동등물, 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 발명의 실시예들을 도시하고 있는 첨부된 도면을 참조하여 이하에서 더욱 완전하게 설명될 것이다. 하지만, 본 발명은 많은 다른 형태로 구체화될 수 있으며, 여기서 개시하는 실시예들로 제한되는 것으로 해석해서는 안 된다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에서, 크기, 층들 및 영역들의 상대적인 크기는 명확성을 위하여 과장될 수 있다. 전체에 걸쳐 동일한 참조부호는 동일한 구성요소를 나타낸다.
층, 영역 또는 기판과 같은 어떤 구성요소가 "상"에 있거나 다른 구성요소 "상"으로 연장한다는 것은 다른 구성요소의 바로 위에 있거나 바로 위로 연장하거나 구성요소를 개재하는 것을 표현할 수 있다. 반대로, 어떤 구성요소가 다른 구성요소의 "바로 위"에 있거나 또는 "바로 위"로 연장한다는 다른 구성요소를 개재하지 않는 것을 말한다. 또한, 어떤 구성요소가 다른 구성요소에 "연결된다"거나 "결합된다"라고 말할 때는 다른 구성요소에 직접적으로 연결되거나 결합되는 것일 수 있고 다른 구성요소를 개재하는 것을 표현할 수 있다. 반대로, 어떤 구성요소가 다른 구성요소에 "직접 연결된다"거나 "집적 결합한다"는 것은 말할 대는 다른 구성요소를 개재하지 않는다는 표현이다.
"아래", "위", "상부", "하부", "수평적인", "측면의" 또는 "수직적인"과 같이 상대적인 용어는 도면에서 표현된 다른 구성요소, 층 또는 영역에 대하여 어떤 구성요소, 층 또는 영역의 관계를 도시하는데 사용될 수 있다. 이러한 용어들은 도면들에서 묘사한 방향뿐만 아니라 장치의 다른 방향을 포함하는 것으로 이해될 수 있다.
다양한 구성요소들, 성분들, 영역들, 층들 또는 부분들을 기술하기 위하여 제 1, 제 2 등과 같은 용어들이 사용될지라도, 이러한 구성요소들, 성분들, 영역들, 층들 또는 부분들은 이러한 용어들에 의하여 제한되지 않는 것으로 이해될 수 있다. 이러한 용어들은 단지 어떤 구성요소, 성분, 영역, 층들, 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여 사용되었을 뿐이다. 그러므로, 아래에서 논의되는 제 1 구성요소, 성분, 영역, 층 또는 부분은 본 발명의 시사를 벗어나지 않으면 제 2 구성요소, 성분, 영역, 층 또는 부분으로 칭해질 수 있다.
다른 방법으로 정의되지 않는다면, 여기서 사용되는 (기술적인, 과학적인 용어들을 포함하는) 모든 용어들은 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 일반적으로 이해되는 의미를 가진다. 여기서 사용되는 용어들은 본 명세서의 본문과 관련기술에서의 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 여기에서 일부러 정의하지 않는 한 이상적으로 또는 과도하게 형식적인 의미로 해석되어서는 안 될 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 단면도 도시를 참조하여 설명된다. 도면에서 층들 및 영역들의 두께는 명확성을 위하여 과장될 수 있다. 게다가, 예를 들면 제조 기술들 및/또는 오차 허용도의 결과로서 도시된 형상으로부터의 변형은 이루어질 수 있다. 따라서, 본 발명의 실시예들은 여기서 도시된 영역들의 특정한 형상으로 제한되는 것으로 해석해서는 안되며, 오히려 예를 들면, 제조로부터 기인할 수 있는 형상에서의 변형을 포함해야 한다.
더욱 상세하게 설명되는 바와 같이, 비휘발성 메모리 장치의 수직 낸드 채널들은 그 채널들을 동작시키는데 사용되는 각각의 상부 또는 하부 선택 게이트 라인 내에 상기 수직 낸드 채널들을 더욱 가깝게 채우면서 교대로 오프셋하는 방법으로 배열될 수 있다. 예를 들면, 특정한 상부 선택 게이트 라인 내에 상기 수직 낸드 채널들 중 바로 인접한 것들은 다수의 채널들에 연결되는 비트 라인 방향으로 서로에 대하여 오프셋될 수 있다. 이러한 관점에서, 채널이 형성되는 "활성 영역", 터널 절연막, 전하저장막, 블로킹 절연막, 제어게이트의 도전막을 포함하는 구성은 "메모리 스트링(memory string)" 또는 "스트링(string)"으로 칭할 수 있다.
상기 수직 낸드 채널들의 오프셋(offset)은 상기 상부 선택 게이트 라인 내의 메모리 셀들의 밀도를 증가시킬 수 있다. 예를 들면, 상기 비트 라인 방향에서의 오프셋은 상기 채널들이 상부 선택 게이트 라인 방향으로 완전히 정렬되어 있을 때 보다 (상기 상부 선택 게이트 라인 방향으로) 상기 채널들이 서로에 대하여 더 가깝게 채워지게 할 수 있다.
게다가, 바로 인접한 수직 낸드 채널들의 오프셋은 더 많은 채널들이 하나의 선택 게이트 라인에 의하여 동작하도록 하며, 이에 의하여 페이지 크기가 증가하며, 장치의 효과적인 읽기/쓰기 동작이 향상될 수 있다. 다시 말하면, (많은 수직 낸드 스트링들을 하나의 상부 선택 게이트 라인에 채워넣음으로 인하여) 페이지 크기의 증가는 더 많은 데이터가 단일 동작 동안 장치로부터 쓰여지고 읽혀지는 것을 가능하게 할 수 있다.
또한, 상기 바로 인접한 수직 낸드 채널들에 사용되는 오프셋의 많은 다른 패턴들이 위에서 기술한 이점을 제공하기 위하여 사용될 수 있다. 예를 들면, 본 발명의 개념에 따른 실시예들에서, 바로 인접하여 오프셋되는 복수 개의 수직 낸드 채널들은, 상기 패턴이 상기 상부 선택 게이트 라인 내에서 반복되어서, 두 개의 수직 낸드 채널들이 상기 비트라인 방향으로 오프셋되도록 제공된다. 본 발명의 개념에 따른 다른 실시예들에서, 세 개의 수직 낸드 채널들은, 상기 패턴이 반복되어서, 비트라인 방향으로 오프셋된다. 더욱이, 본 발명에 따른 다른 실시예들에서, 네 개의 수직 낸드 채널들은, 상기 패턴들이 상기 상부 선택 게이트 라인에서 반복되어서, 상기 비트 라인 방향으로 오프셋될 수 있다. 다른 반복적인 패턴들도 사용될 수 있다.
본 발명의 개념에 따른 또 다른 실시예에서, 상기 복수 개의 낸드 채널들 중 바로 인접한 것들을 오프셋하기 위하여 사용되는 상기 패턴은, 서로의 반복 모양을 제공하기 위하여 바로 인접한 상부 선택 게이트 라인 내에 반복될 수 있다. 본 발명의 개념에 따른 또 다른 실시예에서, 상기 상부 선택 게이트 라인들 중 하나에 채용된 상기 패턴은, 상기 바로 인접한 상부 선택 게이트 라인들 중 하나에 사용된 상기 패턴의 미러 이미지(mirror image)이다. 본 발명의 개념에 따른 또 다른 실시예에서, 상기 오프셋된 수직 낸드 채널들은 비대칭 패턴에 따라 구성될 수 있다.
본 발명의 개념에 따른 또 다른 실시예에서, 오프셋된 수직 낸드 채널들은, 하나의 공통 하부 선택 게이트 라인과 쌍을 이루는 분리된 상부 선택 게이트 라인들 내에서 배열될 수 있다. 본 발명의 개념에 따른 다른 실시예에서, 상기 오프셋된 수직 낸드 채널들은, 각각의 분리된 하부 선택 게이트 라인들 내에서, 그리고 그의 하부 선택 라인들과 쌍을 이루는 분리된 상부 선택 게이트 라인들 내에서 결합될 수 있다.
본 발명의 개념에 따른 또 다른 실시예들에서, (상기 오프셋된 수직 낸드 채널들이 채용된) 상기 상부 선택 게이트 라인들 중 바로 인접한 것들은 상기 채널 방향으로 서로에 대하여 오프셋된다. 본 발명의 개념에 따른 또 다른 실시예들에서, 바로 인접한 오프셋된 수직 낸드 채널들은, 바로 인접한 수직 낸드 채널들을 프로그램하는데 사용되는 워드 라인들이 절연 물질에 의하여 서로에 대하여 분리되는, 장치에 채용된다. 본 발명의 개념에 따른 또 다른 실시예에서, 바로 인접한 채널들을 프로그램하는 데 사용되는 상기 워드 라인들은 일체로 연결되어 공통 워드 라인으로 된다. 본 발명의 개념에 따른 또 다른 실시예들에서, 상기 오프셋된 수직 낸드 채널들을 채용하는 상기 상부 선택 게이트 라인들은 서로를 맞물려 있다. 본 발명의 개념에 따른 또 다른 실시예들에서, 바로 인접한 상부 낸드 채널들을 동작시키는데 사용되는 상부 선택 게이트 라인들은 서로 맞물려 있지 않다.
도 1A 및 1B는 각각 본 발명의 개념에 따른 실시예들에서, 바로 인접하여 교대로 오프셋된 복수 개의 수직 낸드 채널들을 도시하는 개략 평면도 및 단면도이다. 도 1A에 따르면, 비트라인(BL)은 상부 선택 게이트 라인들(USG1, USG2)을 가로지르는 D 방향으로 연장한다. 상기 상부 선택 게이트 라인들(USG1, USG2)은 D 방향에 대하여 수직인 방향으로 연장한다. 각각의 비트라인들(BL)은 각각의 상부 선택 게이트 라인들(USG1, USG2) 내의 하나의 수직 낸드 스트링에 전기적으로 연결된다. 예를 들면, 상기 비트라인(BL1)은 상기 상부 선택 게이트 라인(USG1)를 가로지르는 D 방향으로 연장되어 제 1 수직 낸드 채널(PL1)에 전기적으로 접촉한다. 상기 비트라인(BL2)은 D 방향으로 계속 연장되어 상기 상부 선택 게이트 라인(USG2) 위를 가로지르며, 제 2 수직 낸드 채널(PL2)에 전기적으로 접촉한다.
도 1A에서 도시하고 있는 바와 같이, 상기 상부 선택 게이트 라인들(USG1, USG2) 각각은 복수 개의 상기 수직 낸드 채널들(PL)에 전기적으로 연결되며, 상기 상부 선택 게이트 라인들 각각은 D 방향으로 연장하는 각각의 비트라인(BL)에 연결된다. 본 발명의 개념에 따른 실시예들에서, 상기 상부 선택 게이트 라인들(USG1, USG2)에 연결된 상기 수직 낸드 채널들(PL) 중 바로 인접하는 복수개의 수직 낸드 채널들은 D 방향으로 서로에 대하여 교대로 오프셋된다. 특히, USG1에 연결된 상기 채널 PL1은 D 방향으로 바로 인접한 채널 PL3으로부터 오프셋된다. 또한, 바로 인접한 채널 PL4는 상기 채널 PL3으로부터 오프셋된다. 그러므로, 상기 수직 낸드 채널들 각각에 제공된 상기 오프셋은, D 방향에 수직한 상부 선택 게이트 라인 USG1의 방향으로 연장된 수직 낸드 채널들의 지그-재그(zig-zag) 패턴 또는 스태거(stagger) 패턴을 제공하도록 교대되는 것으로 이해될 것이다. 상기 바로 인접하여 오프셋되는 복수 개의 수직 낸드 채널들은, 상기 바로 인접하여 오프셋되는 복수 개의 수직 낸드 채널들에 포함된 하나의 채널 폭의 두 배보다 작은 거리로 상기 비트 라인이 연장하는 방향에 수직한 방향으로 오프셋될 수 있다. 상기 거리는 비트 라인의 중심으로부터 바로 인접한 비트 라인에 전기적으로 결합되는 상기 바로 인접하여 오프셋되는 복수 개의 수직 낸드 채널들 각각의 중심까지의 거리이다.
바로 인접한 수직 낸드 채널들을 오프셋하면, 종래의 기술과 같이 이웃하는 채널들을 배열하는 방식보다, 수직 낸드 채널들을 보다 밀도 있게 배치할 수 있다. 도 1A에서 도시하고 있는 바와 같이, 수직 낸드 채널들(PL)에 제공된 이러한 교대하는 오프섹 방식은 주기적으로 반복될 수 있다. 예를 들면, 상부 선택 게이트 라인(USG1)에 결합한 상기 채널들(PL)은 교대하는 방식으로 오프셋되어, 각각의 두 개의 바로 이웃하는 채널들은 서로 오프셋된다. 도 1A과 같은 교대로 오프섹된 교대 패턴은, 상부 선택 게이트 라인(USG1) 및 상부 선택 게이트 라인(USG2) 내에서 반복된다. 상기 비휘발성 메모리 장치 내에서 전체적인 효과는 수직 낸드 채널들의 밀도를 증가시키는 것이며, 그것에 의하여 셀들의 집적도를 증가시키며, 상부 선택 게이트 라인이 더 많은 채널들에 접촉할 수 있게 하며, 이에 의하여 상기 장치 내에서 페이지 크기를 증가시킬 수 있다. 상기 장치 내에서 페이지 크기를 증가시키는 것은, 더 많은 데이터를 동시에 상기 장치에 쓰고 읽어내는 것을 가능하게 하여 상기 장치의 유효 속도를 증가시킬 수 있다.
도 1B에서 도시하는 바와 같이, 상기 (폭 F를 가지는) 수직 낸드 채널들(PL)은, 상기 상부 선택 게이트 라인(USG)이 상기 제어 게이트(CG)에 의하여 제어되는 셀들 위에 배치되고, 상기 하부 선택 게이트 라인(LSG)은 상기 제어 게이트에 의하여 제어되는 셀들의 아래에 위치하도록 배열된다. 상기 복수 개의 제어 게이트들은, 상기 복수개의 채널들 중의 각각 하나에 연결된다. 복수 개의 워드 라인들은 상기 복수 개의 제어 게이트들에 전기적으로 연결되고, 상기 복수개의 워드 라인들 중 바로 인접하는 워드 라인들은, 서로 전기적으로 연결된다. 상기 바로 인접하여 오프셋되는 수직 낸드 채널들에 연결되는 바로 인접한 비트 라인들의 폭은, 상기 채널들의 폭보다 좁다.
본 발명의 개념에 따른 실시예들에서, 여기에서 기술된 구성에 따라 상기 비트 라인이 연장하는 방향으로 수직 낸드 채널들을 오프셋하는 것은, 상기 채널들이 접촉하는 비트 라인과 그것에 인접하는 비트 라인이 더욱 가깝게 배치되게 할 수 있다. 예를 들어, 위에서 볼 때 채널이 원형(원기둥 형상 포함) 또는 실린더 형상(튜브형 및 바닥이 막힌 실린더형을 포함)이고 그 직경이 F라고 하면, 유효면적(effective area)은 상부면 상에서 하나의 채널이 차지하는 평균 면적으로 정의될 수 있다. 도 1A를 참조하면, 하나의 채널에 대한 유효 면적은, 통상의 VNAND 배치의 레이아웃에서는 6F2(2F×3F/1채널)인 반면, 2개의 채널을 반복단위로 하는 본 발명의 장치에서는 5F2(2F×5F/2채널)로 줄어든다. 도 3A를 참조하면, 3개의 채널을 반복단위로 하는 본원 발명의 장치에서 한 개의 채널당 필요한 면적은 4.7F2(2F×7F/3채널)이고, 4 개의 채널을 반복단위로 하는 장치에서 한 개의 채널당 필요한 면적은 4.5F2(2F×9F/4채널)이다. 때문에, 하나의 채널에 대한 유효 면적은 4F2보다 크고 6F2보다 작을 수 있다. 이와 같이 장치, 예를 들어 NAND와 같은 불휘발성 장치의 집적도가 향상된다. 본 발명에 따르면, 페이지 크기가 배수화되는 만큼 프로그래밍 및 독출 속도 또한 배가된다.
도 2A 내지 도 2C는 본 발명의 개념에 따른 실시예들에서, 서로 오프셋된 매 세 개의 수직 낸드 채널들을 갖는 실시예로서, 오프셋된 복수 개의 수직 낸드 채널들 각각이 상부 및 하부 선택 게이트 라인에 연결된 것을 나타내는 개략적인 평면도, 사시도 및 개략적인 사시도들이다. 특히, 도 2A는, 수직 낸드 채널이, 세 개의 채널들의 반복 패턴으로, 상기 비트라인 방향인 D 방향으로 오프셋된 구성을 도시한다. 특히, 상기 오프셋 패턴은 상기 상부 선택 게이트 라인들(USG1, USG2) 방향으로 연장하는 세 번째 채널 마다 반복한다. 다시 말하면, 채널들의 열들 중 하나는 3 개 간격으로 정렬될 수 있지만, 상기 패턴 내의 다른 두 개의 채널들은 첫 번째 채널로부터 오프셋되어, 세 개의 수직 채널들 중 두 개는 상기 정렬된 채널로부터 오프셋된다.
도 2A 내지 도 2C에 도시된 바와 같이, 여기서 보여지는 상기 패턴은 각각의 상기 상부 선택 게이트 라인들 내의 채널들의 수를 증가시킴으로써 셀들의 집적도(그리고 대응하는 비휘발성 메모리 장치의 성능)을 향상시킨다. 더욱이, 도 2A 내지 도 2C는 상기 상부 선택 게이트 라인들 양쪽 모두에 제공된 바로 인접한 수직 낸드 채널들의 배열이 서로에 대하여 대칭적일 수 있어, 상부 선택 게이트 라인(USG1)에서 보여주는 배열은 상부 선택 게이트(USG2)에서 보여진 배열과 동일한 양상일 수 있다.
도 3A 내지 도 3E은 각각 오프셋된 수직 낸드 채널들을 채용하는 본 발명의 개념에 따른 또 다른 실시예를 도시하는 개략적인 평면도, 사시도, 개략적인 사시도, 평면도 및 단면도를 나타낸다. 특히, 도 3A 내지 도 3E는 4 개씩 오프셋 배열된의 수직 낸드 채널들의 배열을 보여준다. 도 3A 내지 도 3E에서 보여주는 것처럼, 분리된 상부 선택 게이트 라인들(USG1, USG2)는 단일의 공통 하부 선택 게이트 라인(LSG)와 쌍을 이룬다.
게다가, 상기 상부 선택 게이트 라인(USG1) 및 상기 상부 선택 게이트 라인(USG2) 내에서 보여지는 배열은, 각각이 그것의 반복 모양이 되도록 대칭적이다. 더욱이, 도 3A의 영역 A는, 바로 인접한 낸드 채널들에 적용된 상기 오프셋은 상기 셀들의 상기 밀도를 증가시킬 수 있는 것을 보여준다. 영역 A 내의 4 개의 셀들은 표준 채널면적의 약 4.5 배(4.5F2), 즉 유효면적이 4.5F2으로 되어, 통상적인 방법과 비교하여 밀도를 증가시킨다.
도 4는 본 발명의 실시예들에 따른 바로 인접하고 오프셋된 복수 개의 수직 낸드 채널들을 도시하는 개략적인 평면도이다. 도 4에서 보여지는 배열은 오프셋된 4 개의 채널의 방식이다. 특히, 상부 선택 게이트 라인(USG1)과 결합되는 채널들 PL1-PL4는 상기 비트 라인 방향인 D방향으로 서로에 대하여 각각 오프셋된다. 게다가, 이 패턴은 상기 비트 라인 방향인 D 방향에 수직한 방향으로 반복된다. 또한, 상기 상부 선택 게이트 라인(USG1) 및 상기 상부 선택 게이트 라인(USG2)에서의 배열은 참조선 M에 대하여 서로의 미러 이미지이다.
도 5A 내지 도 5D는 도 3A 내지 도 3E와 관련하여 상부 선택 게이트 라인과 같이 분리된 하부 선택 게이트 라인들과 쌍을 이루는 분리된 상부 선택 게이트 라인들 내에 배열된 복수 개의 바로 인접하여 오프셋된 낸드 채널들을 도시하는 사시도, 개략적인 사시도, 평면도 및 단면도를 각각 나타낸다. 분리된 하부 선택 게이트 라인을 제외하면, 도 3A 내지 도 3E와 유사하다. 다시 말하면, 도 5A 내지 도 5D는 복수 개의 오프셋된 수직 낸드 채널들(PL)은 분리된 상부 선택 게이트 라인들(USG1, USG2)의 각각에 결합되고, 각각의 상부 선택 게이트 라인들(USG1, USG2)은 분리된 하부 선택 게이트 라인들(LSG1, LSG2)와 쌍을 이루는 것을 보여준다.
도 6A 내지 도 6E는 각각 본 발명의 개념에 따른 실시예들에서, 서로에 대하여 오프셋된 상부 선택 게이트 라인들에 결합된, 바로 인접하여 교대로 오프셋된 수직 낸드 채널들을 도시하는 개략적인 평면도, 사시도, 개략적인 사시도, 평면도 및 단면도이다. 특히, 도 6A 내지 도 6E는 제 2 상부 선택 게이트 라인들(USG2, USG4,…)에 바로 인접하는 상부 선택 게이트 라인들(USG1, USG3, …)을 보여준다. 상기 비트라인들(BL)은, 상기 채널들(PL)에 전기적으로 접촉하도록, 상기 D 방향으로 상기 상부 선택 게이트 라인들(USG1, USG2)를 가로지르며 연장된다. 상기 상부 선택 게이트 라인들(USG1, USG2)은 상기 수직 채널들(PL)의 방향으로 서로에 대하여 오프셋하는 것으로 이해될 것이다. 예를 들면, 도 6B에서 보여주는 것처럼, 상기 상부 선택 게이트 라인 USG1은 상기 상부 선택 게이트 라인 USG2 상에 도시되어 있다. 따라서, 본 발명의 개념에 따른 실시예들에서, 바로 인접하는 복수 개의 수직 낸드 채널들이 교대로 오프셋되는 것에 추가하여, 이러한 채널들을 동작시키기 위하여 사용되는 상기 상부 선택 게이트 라인들이 채널들의 방향으로 서로에 대하여 오프셋될 수 있다.
도 7A 내지 도 7C는 각각 본 발명의 개념에 따른 실시예들에서, 분할(스플릿)되어 바로 인접하여 오프셋하는 수직 낸드 채널들을 도시하는 개략적인 평면도, 사시도 및 평면도를 나타낸다. 특히, 도 7A에서 보여지는 바와 같이, 단일 채널(PLS)이 형성된 것을 분리하여, 서로 절연된 두 개의 분리된 채널들로 되도록 제공될 수 있다. 도 1 내지 도 6E과 같이, 채널이 형성될 수직 채널이 기둥형 또는 튜브형인 경우에, USG 또는 LSG가 상기 수직 채널을 둘러싸고 있다. 반면, 도 7A 내지 도 7C와 같이, 수직 채널이 스프릿 형이고 스플릿된 채널들이 서로 마주보고 있다면, 동일 비트 라인과 동일 워드 라인에 연결되어 있기 때문에 스플릿 채널들은 다른 USG 또는 LSG에 연결되어야 한다. 그래서, 동작에 있어서, 상기 낸드 스플릿 채널들에 접촉하는 상기 상부 선택 게이트 라인들은 서로 독립적으로 동작한다. 예를 들면, 도 7B에서 보여지는 바와 같이, 상기 스플릿 채널들(PL)은 예를 들면, 도 5A에서 보여지는 바와 같이 단일 채널과 다르게 형성된다. 게다가, 분리된 상부 선택 게이트 라인들(USG1-4)는 각각의 상기 스플릿 채널들에 전기적으로 접촉하여 각각 독립적으로 동작할 수 있다. 예를 들면, 상부 선택 게이트 라인 USG1은 상기 스플릿 채널(PL)의 한 측에 전기적으로 결합되는 반면, 상부 선택 게이트 라인 USG2는 스플릿 채널(PL)의 반대편 측에 결합된다. 또한, 상기 하부 선택 게이트 라인(LSG)는 상기 분리된 상부 선택 게이트 라인들의 각각에 공통으로 제공될 수 있다.
도 8A 내지 도 8B는 본 발명의 개념에 따른 실시예들에서, 상기 분리된 상부 게이트 선택 라인들과 쌍을 이루는 분리된 하부 선택 게이트 라인들을 가지는, 바로 인접하여 교대로 오프셋된 수직 낸드 스플릿 채널들을 도시하는 사시도 및 평면도이다. 예를 들면, 도 8A에서 보여지는 바와 같이, 상부 선택 게이트 라인 USG1은 상기 스플릿 채널(PL)의 한 측에 결합되는 반면, 상부 선택 게이트 라인 USG2는 상기 스플릿 채널의 반대 편 측에 결합된다. 게다가, 상기 하부 선택 게이트 라인 LSG1은 상기 상부 선택 게이트 라인 USG1과 쌍을 이루며, 상기 하부 선택 게이트 라인 LSG2는 상기 상부 선택 게이트 라인 USG2와 쌍을 이룬다. 따라서, 본 발명의 개념에 따른 실시예들에서, 분리된 하부 선택 게이트 라인들은 분리된 상부 선택 게이트 라인들과 쌍을 이룰 수 있다. 이러한 실시예는 "초고밀도 플래시 메모리에 대한 펀치 및 플러그 프로세스를 사용한 비트 비용 감소 기술(Bit Cost Scalable Technology With Punch and Plug Process For Ultra High Density Flash Memory) (H. Tanka et al. in Symp. On VLSI Tech. Dig. Pp14-15(2007))"에 개시된 장치에 적용될 수 있다.
도 9A 내지 도 9C는 본 발명의 개념에 따른 실시예들에서, 서로 맞물리는 상부 선택 게이트 라인들을 가지는 바로 인접하여 오프셋된 수직 낸드 스플릿 채널들을 도시하는 개략적인 평면도, 사시도 및 평면도를 각각 나타낸다. 예를 들면, 도 9A에서 도시하는 바와 같이, 단일 채널 PLS의 일부였던 상기 스플릿 채널의 대향하는 측들(PL1, PL2)은, 다른 상부 선택 게이트 라인들 USG1 및 USG2에 결합된다. 게다가, (서로 전기적으로 결합된) 상부 선택 게이트 라인들 USG1 및 USG3는 상부 선택 게이트 라인 USG2와 서로 맞물려서, 적어도 상기 상부 선택 게이트 라인 USG2의 일부는 상부 선택 게이트 라인들 USG1 및 USG3의 레이아웃에 의하여 정의된 개구부 안으로 연장된다. 유사하게, 상기 상부 선택 게이트 라인 USG3는 상기 상부 선택 게이트 라인들 USG2 및 USG4와 서로 맞물려서, 적어도 상기 상부 선택 게이트 라인 USG3의 일부는 상기 상부 선택 게이트 라인들 USG2 및 USG4의 레이아웃에 의하여 정의된 개구부 안으로 연장된다. 따라서, 다른 채널들 PLS로부터 형성된 바로 인접한 스플릿 채널들 PL은 다른 상부 선택 게이트 라인들에 의하여 전기적으로 연결된다. 게다가, 예를 들면 도 9B에서 보여지는 바와 같이, 상기 분리된 상부 선택 게이트 라인들은 공통 하부 선택 게이트 라인 LSG1과 쌍을 이룰 수 있다.
도 10A 내지 도 10B는 각각 본 발명의 개념에 따른 실시예들에서, 유사하게 분리되어 서로 맞물리는 하부 선택 게이트 라인들(LSG)과 쌍을 이루는 맞물린 형태의 상부 선택 게이트 라인들과 결합하는, 복수 개의 바로 인접하여 오프셋하는 수직 낸드 스플릿 채널들을 도시하는 사시도 및 평면도를 나타낸다.
도 11A 내지 도 11B는 본 발명의 개념에 따른 실시예들에서, 서로 맞물리지 않은 상부 선택 게이트 라인들에 결합되는 바로 인접하여 교대로 오프셋된 복수 개의 수직 낸드 스플릿 채널들을 도시하는 개략적인 평면도 및 사시도이다. 특히, 도 11A에서 보여지는 바와 같이, 다른 기둥들로부터 형성되고 서로 바로 인접하는 스플릿 채널들은, 함께 결합하는 상부 선택 게이트 라인들과 전기적으로 결합한다. 특히, 도 11A는 예를 들면, 상부 선택 게이트 USG2는 제 1 복수 개의 스를릿 채널들 PL1과 전기적으로 연결하는 반면, 상부 선택 게이트 라인 USG3는, 제 1 복수 개의 스플릿 채널들에 인접하는, 분리된 복수개의 스플릿 채널들 PL2와 전기적으로 연결된다. 게다가, 제 1 및 제 2 복수 개의 스플릿 채널들 PL1 및 PL2는 상기 스플릿 채널들을 형성하는데 사용되는 다른 기둥들 PLS1 및 PLS2과 연관된다. 또한, 상기 상부 선택 게이트 라인 USG2는 상기 상부 선택 게이트 라인 USG3와 전기적으로 연결된다. 전체적으로, 상기 상부 선택 게이트 라인들은, 바로 인접하는 스플릿 채널들을 함께 연결하고, 본 발명의 개념에 따른 실시예들에서 도 10A-10B에서 예를 들어 보여지는 배열과 대조적으로, 서로에 대하여 맞물려있지 않다. USG2 와 USG3를 전기적으로 연결하는 방법은 한정되지 않고, 본 발명의 개념에 따라 다양할 수 있다. 예를 들면 USG2 와 USG3은 하나의 라인으로 패턴될 수 있다. 다른 방법으로, 그들은 비아와 같은 다른 연장 배선으로 연결될 수도 있다. 이러한 실시예는 메탈 게이트의 분리를 위한 트렌치가 더 필요한 "비휘발성 메모리 장치(Vertical-type non-volatile memory devices)"라는 제목으로 미국 공개출원 2009-121271에 기재된 장치에 적용될 수 있다.
도 12는 본 발명의 개념에 따른 실시예에서, (스플릿 또는 스플릿 형태가 아닌) 바로 인접하여 오프셋된 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치를 포함할 수 있는 표준 폼-팩터 메모리 카드(10)를 개략적으로 표현한다. 동작에 있어서, 상기 표준 폼-팩터 메모리 카드(10)는 그것의 가장자리를 따라 데이터 핀들(13)을 제공하여 데이터가 상기 카드에 제공되거나/받을 수 있다. 또한, 프로세스 회로(11)는 상기 메모리 카드(10)의 동작을 조정할 수 있어 상기 메모리 카드(10)에 제공된 데이터는 추출된 데이터와 명령에 의하여 비휘발성 메모리(12)에 저장할 수 있다. 또한, 상기 프로세스 회로(11)는 본 발명의 개념에 따른 실시예들에서 상기 데이터 핀들(13)을 통하여 상기 메모리 카드(10)로부터 차례로 제공된 요청 데이터를 검색하기 위하여 상기 비휘발성 메모리(12)에 명령을 보낼 수 있다.
상기 메모리 카드는, 메모리 카드에 호환되는 멀티-미디어 카드(MMC)/시큐어 디지털(Secure Digital) 폼-팩터일 수 있다. 여기에서 사용되는,"폼-팩터"라는 용어는 메모리 카드의 물리적인 크기 및 형태를 의미한다. 또한, 본 발명의 실시예들에 따른 메모리 카드들의 폼-팩터는 이러한 메모리 카드들이 리더기와 같은 다른 수반 장치들과 함께 사용될 수 있게 하는 크기 및 형태를 가지는 멀티-미디어 카드/시큐어 디지털(Secure Digital) 메모리 카드로서 기술된다. 당업자에게 잘 알려진 바와 같이 SD는, MMC가 메모리 카드들에 호환되어 SD 호환 장치로 사용 가능하도록 하는, MMC 표준의 나중 개발 버전을 나타낸다. 본 발명의 개념에 따른 실시예들에서, MMC/SD 폼-팩터와 호환되는 장치들은, 약 32mm×24mm×1.4mm의 크기를 가질 수 있으며, 도 12에서 도시한 바와 같이 실질적으로 형상화될 수 있다. 상기 MMC 및 SD 표준은 "mmca.org"의 웹(web) 상에 더 자세히 나와 있다.
도 13은 본 발명에 따른 실시예들에서, (스플릿 또는 스플릿되지 않은) 바로 인접하여 오프셋된 수직 낸드 채널들을 포함하는 비휘발성 메모리(22)를 포함하는 시스템(20)을 개략적으로 도시한 것이다. 특히, 프로세스 회로(21)는 예를 들면, 시스템(20)의 외부로부터 데이터를 수신하는 I/O 서브시스템(23)을 통하여 상기 시스템(20)으로부터 데이터를 제공하기 위하여 버스(24)를 통하여 시스템(20)의 다양한 하위 구성요소들과 상호작용할 수 있다. 또한, 상기 프로세스 회로(21)는, 예를 들어 그것으로부터 데이터를 검색하거나 데이터를 저장하기 위하여, 버스(24)를 통하여 상기 비휘발성 메모리 장치(22)로/으로부터 데이터를 제공할 수 있다. 상기 데이터는 I/O 서브시스템(23)을 통하여 외부로부터 제공되거나, 상기 비휘발성 메모리(22)로부터 불러질 수 있다. 상기 데이터는, 프로세스 회로(21)의 제어 하에서, 상기 I/O 서브시스템(23)을 통하여 상기 시스템(20)의 외부로될 수 있다. 상기 비휘발성 메모리 장치(22)는 본 발명의 개념에 따른 실시예들에서 (스플릿 또는 스플릿되지 않은) 바로 인접하여 오프셋된 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치들을 포함하는 것으로 이해될 수 있다.
본 발명에 따른 바로 인접하여 오프셋된 복수 개의 수직 채널들을 가지는 수직 낸드 장치들은, 페이지 크기를 증가시켜 읽기/쓰기 동작을 향상시킬 수 있다. 도 2C에 따르면, 제어 게이트(CG)와 하부 선택 게이트 라인(LSG)은 채널들을 공유한다. 비트 라인 BL 및 상부 선택 게이트(USG) 등에 인가될 수 있는 예시적인 전압 값들이 아래의 표에서 보여주고 있다. 표에서 Vcc는 상부 선택 게이트의 턴-온 전압을 의미하며, Vpass는 프로그램 디스터번스(disturbance)를 감소시키는 패스 전압을 의미하며, Vpgm은 프로그램 전압을, Verase는 소거 전압을, Vread는 읽기 전압을, Vread_pass는 비선택 CG에 인가된 전압을 각각 의미한다. Floating은 대응하는 구성요소에 전압이 인가되지 않고 어떤 전압까지 부유할 수 있는 상태를 말한다. 상기 수직 낸드 장치들의 동작방법은, 삼성전자가 양도받았고 "수직 필라를 포함하는 메모리 장치, 제조방법 및 그 동작방법"라는 제목으로 개시된 미국 공개특허 2009-0310425 에 더욱 상세히 기재되어 있다.
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도 14 내지 도 24는 본 발명의 개념에 따른 실시예들에서, 바로 인접하는 교대로 오프셋된 수직 낸드 스플릿 채널들을 포함하는 비휘발성 메모리 장치의 형성 과정을 도시하는 사시도들이다.
도 14에 따르면, 층들(1400)의 교대하는 적층이 형성되며, 이는 본 발명의 개념에 따른 실시예들에서 복수 개의 바로 인접하여 교대로 오프셋된 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치들을 제공하도록 보여주는 다른 특징들을 형성하는데 궁극적으로 사용될 수 있다. 상기 층들(1400)은 실리콘 산화막 및 실리콘 질화막이 교대로 적층된 것일 수 있다. 도 15에 따르면, 층들(1400)의 적층은 상기 비휘발성 메모리를 위하여 최종적으로 채널들이 형성될 곳에 콘택들(1501, 1502)을 형성하기 위하여 그것의 일부를 선택적으로 패터닝하여 제거될 수 있다. 패터닝에 사용되는 마스크의 형상은 이 실시예에서 상기 콘택들이 오프셋하는 형상을 가지도록 형성될 수 있다.
도 16에 따르면, 상기 콘택들(1501, 1502)들에 물질들이 형성되어, 여기서 기술된 상기 스플릿 채널들을 궁극적으로 제공한다. 예를 들면, 상기 물질들은 기둥(pillar) 형상 또는 튜브(tube) 형상을 가지는 활성 영역을 위한 실리콘일 수 있다. 튜브 형상의 활성 영역의 경우에, 리세스된 부분은 실리콘 산화막과 같은 절연막으로 채워질 수 있다.
도 17에 따르면, 상기 채널들 사이의 영역은 제거되어 리세스(1700)을 형성하고, 상기 워드 라인들(제어 게이트들)이 최종적으로 형성될 수 있는 상기 적층된 층들(1400)의 일부분이 리세스될 수 있다. 도 18에 따르면, (실리콘 질화막으로 형성된) 수 많은 상기 적층된 층들(1400)이 선택적으로 제거되어 측방향 리세스들(1800)이 제공되어 제어 게이트 구조들, 예를 들면 금속 제어 게이트가 최종적으로 형성될 것이다. 도 19에 따르면, (터널막, 전하 저장막, 블로킹 산화막과 같은) 멀티층들이 제어 게이트들이 최종적으로 형성될 상기 측방향 리세스들(1800)에 연속적으로 형성된다. 도 20에 따르면, 게이트 금속 물질(2000)이 상기 측방향 리세스들(1800)에 남아있는 잔존하는 공극들 내부와 채널들 사이의 상기 리세스(1700) 내에 증착된다. 상기 물질이 측방향 리세스들(1800)을 완전히 채우도록 상기 게이트 금속 물질이 부분적으로 또는 전부 증착될 수 있다. 도 21에 따르면, 상기 게이트 금속 물질(2000)의 일부가 인접한 채널들 사이의 상기 리세스(1700)으로부터 제거되어, 상기 측방향 리세스들(1800)에 증착된 상기 게이트 금속 물질(2000)을 전기적으로 분리한다.
도 22에 따르면, 절연물질(2200)이 상기 채널들 사이의 리세스(1700)에 증착되어, 바로 인접한 상기 채널들 각각을 제어하기 위하여 사용되는 제어 게이트들이 서로에 대하여 절연될 수 있다. 도 23에 따르면, 상기 채널들 상에 USG를 형성하고 USG와 상기 채널들을 연결한 후, 비트라인들(2400)이 상기 채널들을 가로지르는 방향으로 형성된다. 상기 비트라인들과 상기 채널들 사이의 상기 상부 선택 게이트 라인들의 형성은 간략함을 위하여 도시하지 않은 것으로 이해될 수 있다.
도 24 내지 도 29는 본 발명의 개념에 따른 실시예들에서, 복수 개의 바로 인접한 교대로 오프셋된 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치들의 형성 과정을 도시하는 단면도들이다. 특히, 도 24 내지 도 29는 상기 비휘발성 메모리 장치의 형성 공정을 도시하는 것으로, 바로 인접하는 상기 채널들 각각을 제어하기 위하여 사용하는 제어 게이트들이, 도 14 내지 도 23을 참조하여 기술된 것과 대조적으로 절연 물질에 의하여 분리되지 않는다.
도 24에 따르면, 교대로 적층된 층들(2500)은 도 14를 참조하여 설명된 것과 유사하게 형성된다. 도 14 내지 도 23에 도시한 실시예들과 다르게, 적층된 층들(2500)은 실리콘과 같은 도전층 및 실리콘 산화막과 같은 절연층으로 이루어질 수 있다. 도 25에 따르면, 적층된 층들(1400)의 일부가 제거되어, 상기 채널들이 최종적으로 형성될, 오프셋된 패턴들로 콘택들(2600)을 제공한다. 도 26에 따르면, 멀티층들(2700)은 상기 콘택들(2600)에 형성되어, 상기 제어 게이트들과 상기 채널 물질 사이에 층들을 제공한다.
도 27에 따르면, 고농도의 도핑이 상기 수직 낸드 채널들 위에 형성된 층(2800)에 제공되어, 상기 상부 선택 게이트 라인들에 베이스를 제공한다. 도 28에 따르면, 상기 스택의 상부 층들(2900)은 서로에 대하여 상기 상부 선택 게이트 라인들이 분리되도록 패터닝된다. 상기 상부 선택 게이트 라인들이 분리된 스트링들을 독립적으로 제어할 수 있다. 도 29에 따르면, 상기 비트라인들이 상기 스트링 선택 라인들 위에 형성되고, 스트링 선택 라인에 수직한 방향으로 연장된다. 도 29에서 보여주는 바와 같이, 상기 바로 인접한 수직 낸드 채널들은 서로 분리되지 않은 교대로 적층된 층들(2500)에 의하여 정의된 제어 게이트들에 의하여 제어된다. 다시 말하면, 바로 인접한 상기 채널들(3000)은, 절연 물질에 의하여 분리되지 않으면서 바로 인접한 상기 채널들(3000)의 사이로 연장되고 연결되는, 상기 적층된 층들(2500) 내의 제어 게이트들에 의하여 제어된다.
더욱 상세하게 설명되는 바와 같이, 비휘발성 메모리 장치의 수직 낸드 채널들은 그 채널들을 동작시키기 위하여 사용되는 각각의 상부 또는 하부 선택 게이트 라인 내에 상기 수직 낸드 채널들을 더욱 가깝게 채우면서 오프셋하는 방법으로 배열될 수 있다. 예를 들면, 특정한 상부 선택 게이트 라인 내의 상기 수직 낸드 채널들 중 바로 인접한 것들은 다수의 상부 선택 게이트 라인들에 연결되는 비트 라인 방향으로 서로에 대하여 오프셋될 수 있다.
상기 수직 낸드 채널들의 오프셋은 상기 상부 선택 게이트 라인 내의 상기 채널들의 밀도를 증가시킬 수 있다. 예를 들면, 상기 비트라인 방향에서의 상기 오프셋은, 상기 수직 낸드 채널들이 상기 상부 선택 게이트 라인 방향으로 완전히 정렬되어 있을 때 보다 (상기 상부 선택 게이트 라인 방향으로) 상기 채널들이 서로에 대하여 더 가깝게 채워지게 할 수 있다.
게다가, 바로 인접한 수직 낸드 채널들의 상기 오프셋은 더 많은 채널들이 하나의 선택 게이트 라인에 의하여 동작하도록 하며, 이에 의하여 페이지의 크기가 증가하며, 장치의 효과적인 읽기/쓰기 동작이 향상될 수 있다. 다시 말하면, 페이지 크기의 증가(많은 수직 낸드 채널들을 하나의 상부 선택 게이트 라인에 채워넣음으로써)는, 단일 동작 동안, 더 많은 데이터가 장치로부터 쓰여지고 읽는 것을 가능하게 할 수 있다.
또한, 상기 바로 인접한 수직 낸드 채널들에 사용되는 상기 오프셋의 많은 다른 패턴들이, 위에서 기술한 이점을 제공하기 위하여 사용될 수 있다. 예를 들면, 본 발명의 개념에 따른 실시예들에서, 복수 개의 바로 인접하여 오프셋되는 수직 낸드 채널들은, 상기 패턴이 상기 상부 선택 게이트 라인 내에서 반복되어서, 두 개의 수직 낸드 채널들이 상기 비트라인 방향으로 오프셋되도록 제공된다. 본 발명의 개념에 따른 다른 실시예들에서, 세 개의 수직 낸드 채널들은 상기 패턴이 반복되어서, 비트라인 방향으로 오프셋된다. 더욱이, 본 발명의 개념에 따른 다른 실시예들에서, 네 개의 수직 낸드 채널들은 상기 패턴들이 상기 상부 선택 게이트 라인에서 반복되어서, 상기 비트 라인 방향으로 오프셋될 수 있다.다른 반복적인 패턴들도 이용될 수 있다.
본 발명의 개념에 따른 또 다른 실시예에서, 바로 인접한 상기 복수 개의 낸드 채널들을 오프셋하기 위하여 사용되는 상기 패턴들은, 바로 인접한 상부 선택 게이트 라인 내에서 반복되어, 서로의 복제들을 제공할 수 있다. 본 발명의 개념에 따른 또 다른 실시예에서, 상기 상부 선택 게이트 라인들 중 하나에 채용된 상기 패턴은, 상기 바로 인접한 상부 선택 게이트 라인들 중 하나에 사용된 패턴의 미러 이미지이다. 본 발명의 개념에 따른 다른 실시예에서, 상기 오프셋된 수직 낸드 채널들은 임의적인 패턴에 따라 구성될 수 있다.
본 발명의 개념에 따른 또 다른 실시예에서, 상기 오프셋된 수직 낸드 채널들은 하나의 공통 하부 선택 게이트 라인과 쌍을 이루는 분리된 상부 선택 게이트 라인들 내에서 배열될 수 있다. 본 발명의 개념에 따른 또 다른 실시예에서, 상기 오프셋된 수직 낸드 채널들은 각각의 분리된 하부 선택 게이트 라인들 내에서 쌍을 이루는 분리된 상부 선택 게이트 라인들과 결합될 수 있다.
본 발명의 개념에 따른 또 다른 실시예들에서, (상기 오프셋된 수직 낸드 채널들이 채용된) 상기 상부 선택 게이트 라인들 중 바로 인접한 것들은 상기 채널 방향으로 서로에 대하여 오프셋된다. 본 발명의 개념에 따른 또 다른 실시예들에서, 바로 인접한 오프셋된 수직 낸드 채널들은, 바로 인접한 수직 낸드 채널들을 프로그램하는데 사용되는 워드 라인들이 절연 물질에 의하여 서로에 대하여 분리되는, 장치에 채용된다. 본 발명의 개념에 따른 또 다른 실시예에서, 바로 인접한 채널들을 프로그램하는 데 사용되는 상기 워드 라인들은 일체로 연결되어 공통 워드 라인으로 된다. 본 발명의 개념에 따른 또 다른 실시예들에서, 상기 오프셋된 수직 낸드 채널들을 채용하는 상기 상부 선택 게이트 라인들은 서로를 맞물려 있다. 본 발명의 개념에 따른 또 다른 실시예들에서, 바로 인접한 상부 낸드 채널들을 동작시키는데 사용되는 상부 선택 게이트 라인들은 서로 맞물려 있지 않다.
본 발명에서 다양한 변조 및 변형이 가능하다는 것은 당해 기술분야의 기술자들에 분명하다. 그러므로, 본 발명은 첨부된 청구항 및 그 균등물의 범위 내에서 제공되는 이 발명의 변조 및 변형을 포함하는 것을 의미한다.

Claims (30)

  1. 하나의 선택 게이트 라인에 전기적으로 결합된 복수개의 수직 채널들을 포함하고,
    상기 복수개의 수직 채널들은 상기 선택 게이트 라인이 연장하는 방향의 제1 라인을 따라 배열된 제1 채널들, 및 상기 선택 게이트 라인이 연장하는 방향의 제2 라인을 따라 배열되고 상기 제1 라인으로부터 이격된 제2 채널들을 포함하고,
    상기 제1 채널들은 상기 제2 채널들로부터 상기 선택 게이트 라인이 연장하는 방향으로 상기 제1 채널들의 피치보다 작은 거리만큼 시프트된 비휘발성 메모리 장치.
  2. 청구항 1에 있어서,
    상기 제1 라인 및 상기 제2 라인으로부터 이격되고, 상기 선택 게이트 라인이 연장하는 방향의 제3 라인을 따라 배열된 제3 채널들을 더 포함하고,
    상기 제3 채널들은 상기 제2 채널들로부터 상기 선택 게이트 라인 방향으로 시프트된 비휘발성 메모리 장치.
  3. 청구항 1에 있어서,
    상기 제1 채널들의 상기 피치는 상기 제2 채널들의 피치와 동일한 비휘발성 메모리 장치.
  4. 청구항 3에 있어서,
    상기 제1 채널들은 상기 제2 채널들로부터 상기 선택 게이트 라인이 연장하는 방향으로 상기 제1 채널들의 상기 피치의 반만큼 시프트된 비휘발성 메모리 장치.
  5. 청구항 1에 있어서,
    상기 제1 라인은 상기 제2 라인과 평행한 비휘발성 메모리 장치.
  6. 청구항 1에 있어서,
    상기 제1 채널들은 상기 제2 채널들로부터 상기 선택 게이트 라인이 연장하는 방향으로 상기 수직 채널들에 포함된 하나의 채널의 폭의 두배보다 작은 거리만큼 시프트된 비휘발성 메모리 장치.
  7. 청구항 1에 있어서,
    상기 제1 채널들 및 상기 제2 채널들은 서로 다른 비트라인들에 연결되는 비휘발성 메모리 장치.
  8. 청구항 7에 있어서,
    상기 비트 라인들은 상기 선택 게이트 라인이 연장하는 방향에 수직으로 연장하는 비휘발성 메모리 장치.
  9. 청구항 1에 있어서,
    상기 채널들은 상기 선택 게이트 라인이 연장하는 방향을 따라 지그 재그로 배열된 비휘발성 메모리 장치.
  10. 청구항 1에 있어서,
    상기 수직 채널들 각각은 수직적으로 적층된 컨트롤 게이트들에 의하여 제어되는 비휘발성 메모리 장치.
  11. 청구항 10에 있어서,
    터널 절연막;
    전하 저장막; 및
    블로킹 절연막을 더 포함하고,
    상기 터널 절연막, 상기 전하 저장막, 상기 블로킹 절연막, 및 상기 컨트롤 게이트들은 하나의 메모리 스트링을 구성하는 비휘발성 메모리 장치.
  12. 청구항 11에 있어서,
    상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막은 상기 수직 채널들 및 상기 컨트롤 게이트들 사이에 배치되는 비휘발성 메모리 장치.
  13. 청구항 12에 있어서,
    상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막 중의 적어도 하나는 상기 컨트롤 게이트들의 상부면 및 하부면으로 연장하는 비휘발성 메모리 장치.
  14. 하나의 선택 게이트 라인에 전기적으로 결합된 바로 인접한 세 개의 수직 채널들을 포함하고,
    상기 바로 인접한 세 개의 수직 채널들은 예각 삼각형의 꼭지점들에 각각 배치되는 비휘발성 메모리 장치.
  15. 청구항 14에 있어서,
    상기 바로 인접한 세 개의 수직 채널들에 각각 연결되는 비트라인들을 더 포함하고,
    상기 바로 인접한 세 개의 수직 채널들 중의 두 쌍의 채널들은 상기 선택 게이트 라인이 연장하는 방향과 상기 비트 라인들이 연장하는 방향 사이의 방향으로 배열되는 비휘발성 메모리 장치.
  16. 청구항 15에 있어서,
    상기 바로 인접한 세 개의 수직 채널들 중의 다른 한 쌍의 채널들은 상기 선택 게이트 라인이 연장하는 방향으로 배열되는 비휘발성 메모리 장치.
  17. 청구항 16에 있어서,
    상기 비트 라인들은 상기 다른 한 쌍의 채널들의 간격보다 작은 거리만큰 서로 이격된 비휘발성 메모리 장치.
  18. 하나의 선택 게이트 라인에 전기적으로 결합된 복수개의 수직 채널들;
    상기 복수개의 수직 채널들 상의 비트 라인 콘택들; 및
    상기 비트라인 콘택들을 통하여 상기 복수개의 수직 채널들에 전기적으로 연결되는 비트라인을 포함하고,
    상기 비트라인 콘택들은 상기 선택 게이트 라인이 연장하는 방향으로 지그재그로 배열된 비휘발성 메모리 장치.
  19. 청구항 18에 있어서,
    상기 복수개의 수직 채널들의 각각은 수직적으로 적층된 컨트롤 게이트들에 의하여 제어되고,
    상기 장치는:
    터널 절연막;
    전하 저장막; 및
    블로킹 절연막을 더 포함하고,
    상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막을 상기 수직 채널들 및 상기 컨트롤 게이트들 사이에 배치되는 비휘발성 메모리 장치.
  20. 하나의 선택 게이트 라인에 전기적으로 결합된 복수개의 수직 채널들; 및
    상기 복수개의 수직 채널들 상에 전기적으로 연결되고, 상기 선택 게이트 라인에 교차하여 연장하는 비트 라인들을 포함하고,
    상기 복수개의 수직 채널들은 상기 선택 게이트 라인이 연장하는 방향의 제1 라인을 따라 배열된 제1 채널들, 및 상기 선택 게이트 라인이 연장하는 방향의 제2 라인을 따라 배열되고 상기 제1 라인으로부터 이격된 제2 채널들을 포함하고,
    상기 비트 라인들의 피치는 상기 제1 채널들의 피치보다 작은 비휘발성 메모리 장치.
  21. 청구항 20에 있어서,
    상기 채널들은 상기 선택 게이트 라인이 연장하는 방향으로 지그재그로 배열된 비휘발성 메모리 장치.
  22. 청구항 20에 있어서,
    상기 비트 라인들의 상기 피치는 상기 제1 채널들의 상기 피치의 1/2인 비휘발성 메모리 장치.
  23. 청구항 20에 있어서,
    상기 제1 채널들의 상기 피치는 상기 제2 채널들의 피치와 동일한 비휘발성 메모리 장치.
  24. 청구항 20에 있어서,
    상기 제1 채널들은 상기 제2 채널들로부터 상기 선택 게이트 라인이 연장하는 방향으로 상기 제1 채널들의 상기 피치의 1/2 만큼 시프트된 비휘발성 메모리 장치.
  25. 청구항 20에 있어서,
    상기 제1 라인은 상기 제2 라인과 평행한 비휘발성 메모리 장치.
  26. 청구항 20에 있어서,
    상기 제1 채널들 및 상기 제2 채널들은 서로 다른 비트라인들에 연결되는 비휘발성 메모리 장치.
  27. 청구항 20에 있어서,
    상기 비트 라인들은 상기 선택 게이트 라인이 연장하는 방향에 수직한 방향으로 연장하는 비휘발성 메모리 장치.
  28. 하나의 선택 게이트 라인에 전기적으로 결합된 복수개의 수직 채널들을 포함하고,
    상기 복수개의 수직 채널들은 상기 선택 게이트 라인이 연장하는 방향의 제1 라인을 따라 배열된 제1 채널들, 및 상기 선택 게이트 라인이 연장하는 방향의 제2 라인을 따라 배열되고 상기 제1 라인으로부터 이격된 제2 채널들을 포함하고,
    상기 제1 채널들은 및 상기 제2 채널들은 서로 다른 비트라인들에 연결되는 비휘발성 메모리 장치.
  29. 청구항 28에 있어서,
    상기 제1 채널들은 상기 제2 채널들로부터 상기 선택 게이트 라인이 연장하는 방향으로 상기 제1 채널들의 피치보다 작은 거리만큼 시프트된 비휘발성 메모리 장치.
  30. 청구항 28에 있어서,
    상기 제1 라인은 상기 제2 라인과 평행한 비휘발성 메모리 장치.
KR1020100011556A 2009-02-10 2010-02-08 수직 낸드 채널들을 포함하는 비휘발성 메모리 장치 KR101609793B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180096877A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
US11943916B2 (en) 2020-11-04 2024-03-26 Samsung Electronics Co., Ltd. Semiconductor device including dummy pillar and electronic system

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
KR101642929B1 (ko) * 2010-08-27 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치
US8614917B2 (en) 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
JP5383241B2 (ja) * 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010219409A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
US8547741B2 (en) * 2010-12-10 2013-10-01 Macronix International Co., Ltd. Nonvolatile stacked NAND memory
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013004778A (ja) * 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
KR101792870B1 (ko) * 2011-06-21 2017-11-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
JP2013012553A (ja) 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
WO2013043182A1 (en) 2011-09-22 2013-03-28 Intel Corporation Nand memory array with mismatched cell and bitline pitch
KR101965709B1 (ko) * 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
KR20130045050A (ko) 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8643142B2 (en) 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8796778B2 (en) 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9019775B2 (en) 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8787094B2 (en) 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
KR102002802B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치
US9287167B2 (en) 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) * 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US20140110805A1 (en) 2012-10-18 2014-04-24 Infineon Technologies Dresden Gmbh Silicon light trap devices, systems and methods
KR102045288B1 (ko) 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
US9219070B2 (en) * 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
KR102108879B1 (ko) * 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
TWI529724B (zh) 2013-03-25 2016-04-11 群聯電子股份有限公司 Ｎａｎｄ快閃記憶單元、操作方法與讀取方法
JP2014187246A (ja) 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
CN104103639B (zh) * 2013-04-03 2018-04-13 群联电子股份有限公司 Nand快闪存储单元、操作方法与读取方法
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
US9099533B2 (en) * 2013-07-02 2015-08-04 International Business Machines Corporation Semiconductor device with distinct multiple-patterned conductive tracks on a same level
KR20150033932A (ko) 2013-09-25 2015-04-02 에스케이하이닉스 주식회사 반도체 장치
CN104659207B (zh) * 2013-11-19 2019-04-26 三星电子株式会社 存储装置
KR102237700B1 (ko) 2013-11-27 2021-04-08 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102145062B1 (ko) * 2014-03-17 2020-08-18 에스케이하이닉스 주식회사 반도체 장치
US9349745B2 (en) * 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
US9613976B2 (en) 2014-09-05 2017-04-04 Kabushiki Kaisha Toshiba Three-dimensional semiconductor memory device
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9478556B2 (en) 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device
US9576971B2 (en) 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9478561B2 (en) 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
WO2016143035A1 (ja) * 2015-03-09 2016-09-15 株式会社 東芝 半導体記憶装置
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US9508731B2 (en) * 2015-03-24 2016-11-29 Intel Corporation Pillar arrangement in NAND memory
WO2016154597A1 (en) * 2015-03-26 2016-09-29 NEO Semiconductor, Inc. Three-dimensional double density nand flash memory
CN107690703B (zh) 2015-05-01 2021-07-13 东芝存储器株式会社 半导体存储装置
US9704922B2 (en) 2015-05-29 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same while avoiding process damage to a variable resistance film
US9721961B2 (en) * 2015-05-29 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102373542B1 (ko) * 2015-07-09 2022-03-11 삼성전자주식회사 반도체 메모리 장치
KR102428311B1 (ko) * 2015-08-06 2022-08-02 삼성전자주식회사 반도체 장치
US10074665B2 (en) 2015-09-11 2018-09-11 Toshiba Memory Corporation Three-dimensional semiconductor memory device including slit with lateral surfaces having periodicity
KR102475454B1 (ko) 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2016139808A (ja) * 2016-02-10 2016-08-04 インテル・コーポレーション セルピッチおよびビットラインピッチが整合しないｎａｎｄメモリアレイ
KR102591057B1 (ko) * 2016-04-08 2023-10-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102649369B1 (ko) * 2016-04-11 2024-03-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20180010368A (ko) 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
JP2018049935A (ja) 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
US10431596B2 (en) * 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays
KR102440227B1 (ko) 2017-10-11 2022-09-05 삼성전자주식회사 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법
JP2020038746A (ja) * 2018-09-06 2020-03-12 キオクシア株式会社 半導体記憶装置
CN109037226B (zh) * 2018-09-19 2024-05-10 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2020061892A1 (en) * 2018-09-27 2020-04-02 Yangtze Memory Technologies Co., Ltd. Semiconductor device and method of fabrication thereof
KR102596799B1 (ko) * 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
CN109690776B (zh) * 2018-12-07 2020-01-10 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
JP2020119929A (ja) * 2019-01-21 2020-08-06 キオクシア株式会社 半導体装置
KR20200104669A (ko) 2019-02-27 2020-09-04 삼성전자주식회사 집적회로 소자
KR102618474B1 (ko) 2019-05-30 2023-12-26 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102668616B1 (ko) * 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
CN113745235B (zh) 2019-06-17 2024-04-26 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
KR20220011005A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
CN112820733B (zh) * 2021-01-06 2022-04-29 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067583A1 (en) 2006-09-15 2008-03-20 Masaru Kidoh Nonvolatile semiconductor memory device and manufacturing method thereof
JP2008159699A (ja) 2006-12-21 2008-07-10 Toshiba Corp 不揮発性半導体メモリ
JP2009004517A (ja) 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237003A (ja) * 1993-02-10 1994-08-23 Hitachi Ltd 半導体記憶装置およびその製造方法
US6188629B1 (en) * 1999-11-05 2001-02-13 Cecil H. Kaplinsky Low power, static content addressable memory
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
KR20050110785A (ko) 2004-05-19 2005-11-24 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 제조 방법
KR100632946B1 (ko) * 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7365388B2 (en) * 2005-02-25 2008-04-29 Micron Technology, Inc. Embedded trap direct tunnel non-volatile memory
US7316952B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a memory device with a recessed gate
KR100849852B1 (ko) * 2005-08-09 2008-08-01 삼성전자주식회사 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
KR20070036525A (ko) 2005-09-29 2007-04-03 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7440323B2 (en) * 2006-11-02 2008-10-21 Sandisk Corporation Reducing program disturb in non-volatile memory using multiple boosting modes
JP5118347B2 (ja) * 2007-01-05 2013-01-16 株式会社東芝 半導体装置
JP4908238B2 (ja) * 2007-01-11 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US7514321B2 (en) * 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
KR100885922B1 (ko) * 2007-06-13 2009-02-26 삼성전자주식회사 반도체 소자 및 그 반도체 소자 형성방법
US7760547B2 (en) * 2007-09-25 2010-07-20 Sandisk Corporation Offset non-volatile storage
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP4649487B2 (ja) 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP2010161132A (ja) 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8614917B2 (en) 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
KR101635502B1 (ko) * 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR101069420B1 (ko) 2009-10-07 2011-09-30 서울대학교산학협력단 기둥형 단결정 채널 및 가상 소스/드레인을 갖는 낸드 플래시 메모리 어레이 및 그 제조방법
US8835990B2 (en) * 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067583A1 (en) 2006-09-15 2008-03-20 Masaru Kidoh Nonvolatile semiconductor memory device and manufacturing method thereof
JP2008159699A (ja) 2006-12-21 2008-07-10 Toshiba Corp 不揮発性半導体メモリ
JP2009004517A (ja) 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180096877A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
US10396093B2 (en) 2017-02-21 2019-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method of operating the same
KR102629970B1 (ko) 2017-02-21 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 동작 방법
US11943916B2 (en) 2020-11-04 2024-03-26 Samsung Electronics Co., Ltd. Semiconductor device including dummy pillar and electronic system

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