KR102440227B1 - 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법 - Google Patents

수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법 Download PDF

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Abstract

수직형 메모리 장치는 셀 어레이, 복수의 비트라인들 및 복수의 비트라인 콘택들을 포함한다. 상기 셀 어레이는 제1 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하는 복수의 셀 영역들을 구비한다. 상기 복수의 비트라인들은 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된다. 상기 복수의 비트라인 콘택들은 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결한다. 상기 셀 영역들 각각은 상기 셀 영역을 상기 제2 방향을 따라 전기적으로 분리하고, 상기 제1 방향을 따라 연장된 서브 분리 영역을 포함한다. 상기 수직 채널들은 상기 각 셀 영역에서 상기 서브 분리 영역으로부터 상기 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가진다. 상기 비트라인 콘택들은 상기 복수의 비트라인들 각각에 적어도 두 개의 다른 타입들을 가지는 수직 채널들을 전기적으로 연결시킨다.

Description

수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING VERTICAL MEMORY DEVICES}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라 수직형 메모리 장치가 개발되었다. 수직형 메모리 장치는 기판 상에 수직으로 적층된 복수의 메모리 셀들 또는 메모리 셀 어레이들을 포함하는 메모리 장치를 지칭한다. 수직형 메모리 장치 중 채널 홀들이 멀티 홀(multi holes) 구조로 구현되는 수직형 메모리 장치의 경우, 채널 홀과 인접한 분리 영역에 따라 채널 홀들에 형성되는 메모리 셀들의 특성이 달라질 수 있다.
본 발명의 일 목적은 복수의 수직 채널들에 연결되는 비트라인별 전기적 특성을 균일화한 수직형 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 복수의 수직 채널들에 연결되는 비트라인들의 전기적 특성을 균일화한 수직형 메모리 장치의 제조 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 셀 어레이, 복수의 비트라인들 및 복수의 비트라인 콘택들을 포함한다. 상기 셀 어레이는 제1 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하는 복수의 셀 영역들을 구비한다. 상기 복수의 비트라인들은 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된다. 상기 복수의 비트라인 콘택들은 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결한다. 상기 셀 영역들 각각은 상기 셀 영역을 상기 제2 방향을 따라 전기적으로 분리하고, 상기 제1 방향을 따라 연장된 서브 분리 영역을 포함한다. 상기 수직 채널들은 상기 각 셀 영역에서 상기 서브 분리 영역으로부터 상기 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가진다. 상기 비트라인 콘택들은 상기 복수의 비트라인들 각각에 적어도 두 개의 다른 타입들을 가지는 수직 채널들을 전기적으로 연결시킨다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 셀 어레이, 복수의 비트라인들 및 복수의 비트라인 콘택들을 포함한다. 상기 셀 어레이는 규칙적으로 배열된 복수의 수직 채널들을 포함하는 각각 포함하는 복수의 셀 영역들과 상기 복수의 셀 영역들을 분리하는 복수의 분리 영역들을 포함한다. 상기 복수의 비트라인들은 상기 셀 어레이를 제2 방향을 따라 가로지른다. 상기 비트라인 콘택들은 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결한다. 상기 수직 채널들은 상기 분리 영역들 각각을 상기 제2 방향으로 분리하는 적어도 하나의 서브 분리 영역으로부터 상기 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가진다. 상기 비트라인들 콘택들은 상기 분리 영역들 각각에서 상기 비트라인들 각각에 적어도 두 개의 다른 타입들을 가지는 수직 채널들을 전기적으로 연결시킨다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 제1 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하는 복수의 셀 영역들, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된 복수의 비트라인들 및 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결하는 복수의 비트라인 콘택들을 포함하는 수직형 메모리 장치의 제조 방법에서는, 상기 수직형 메모리 장치의 레이아웃을 설계하고, 상기 레이아웃에서 상기 비트라인의 로딩 균등화를 검증하고, 상기 검증된 로딩 균등화에 기초하여 마스크를 제작하고, 상기 마스크를 이용하여 상기 수직형 메모리 장치를 형성한다. 상기 수직 채널들은 상기 셀 영역들 각각을 상기 제1 방향으로 분리하는 서브 분리 영역으로부터 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가진다. 상기 셀 영역들 각각에서, 상기 비트라인들 콘택들은 상기 비트라인들 각각에 다른 타입들을 가지는 적어도 두 개의 수직 채널들을 전기적으로 연결시킨다.
본 발명의 실시예들에 따르면, 서브 분리 영역으로부터의 거리에 따른 타입을 가지는 수직 채널들을 비트라인 콘택들을 이용하여 비트라인들에 연결시킬 때, 제1 셀 영역과 제2 셀 영역 각각에서 다른 타입들을 가지는 적어도 두 개의 수직 채널들을 비트라인들 각각에 연결시켜, 비트라인들의 로딩을 균등화할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 수직형 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 수직형 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)의 등가 회로를 나타내는 회로도이다.
5는 본 발명의 실시예들에 따른 수직형 메모리 장치를 도시한 평면도이다.
도 6은 도 5의 수직형 메모리 장치를 IA-IB 선을 따라 절개한 단면도이다.
도 7은 도 5의 수직형 메모리 장치를 IIA-IIB 선을 따라 절개한 단면도이다.
도 8은 도 5의 제1 셀 영역에서 제1 서브 분리 채널로부터 제2 방향으로의 거리에 따라 구분되는 수직 채널들의 타입들을 설명하는 도면이다.
도 9는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 10은 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 11은 발명의 또 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 12는 본 발명의 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 13은 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 14는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 15는 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(또는 비휘발성 메모리 시스템, 1)은 메모리 컨트롤러(3) 및 적어도 하나의 수직형 메모리 장치(5)를 포함할 수 있다. 상기 수직형 메모리 장치(5)는 비휘발성 메모리 장치로 구현될 수 있다.
도 1에 도시된 메모리 시스템(1)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
수직형 메모리 장치(5)는 메모리 컨트롤러(3)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 수직형 메모리 장치(5)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 수직형 메모리 장치(5)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 수직형 메모리 장치(5)는 파워 라인을 통하여 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 수직형 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 수직형 메모리 장치(5)는 메모리 셀 어레이(10), 어드레스 디코더(20), 페이지 버퍼 회로(30), 데이터 입출력 회로(40), 제어 회로(50) 및 전압 생성 회로(60)를 포함할 수 있다.
메모리 셀 어레이(10)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(20)와 연결될 수 있다. 또한, 메모리 셀 어레이(10)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(30)와 연결될 수 있다. 메모리 셀 어레이(10)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 복수의 비휘발성 메모리 셀들은 메모리 셀 어레이(10)에 배치될 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(10)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(10)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
도 3은 도 2의 수직형 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 블록들(BLK1~BLKz, z는 2이상의 정수)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도2에 도시된 어드레스 디코더(20)에 의해 선택된다. 예를 들면, 어드레스 디코더(20)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 회로도이다.
도 4에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
다시 도 2를 참조하면, 제어 회로(50)는 메모리 컨트롤러(3)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 수직형 메모리 장치(5)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(50)는 커맨드 신호(CMD)에 기초하여 전압 생성 회로(60)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(50)는 로우 어드레스(R_ADDR)를 어드레스 디코더(20에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(40)에 제공할 수 있다.
어드레스 디코더(20)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(20)는 제어 회로(50)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성 회로(60)는 제어 회로(50)로부터 제공되는 제어 신호들(CTLs)에 기초하여 수직형 메모리 장치(5)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성 회로(60)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(20)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성 회로(60)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성 회로(60)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성 회로(60)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성 회로(60)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성 회로(60)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(30)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(10)와 연결될 수 있다. 페이지 버퍼 회로(30)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(30)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다. 페이지 버퍼 회로(30)는 제어 회로(50)로부터의 제어 신호(PCTL)에 응답하여 동작할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(50)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(40)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(50)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(30)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(40)는 제어 회로(50)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(30)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(3)에 제공할 수 있다.
또한, 페이지 버퍼 회로(30)와 입출력 회로(40)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(30)와 입출력 회로(40)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(30와 입출력 회로(40)는 제어 회로(50)에 의하여 제어될 수 있다.
도 5는 본 발명의 실시예들에 따른 수직형 메모리 장치를 도시한 평면도이다.
도 6은 도 5의 수직형 메모리 장치를 IA-IB 선을 따라 절개한 단면도이다.
도 7은 도 5의 수직형 메모리 장치를 IIA-IIB 선을 따라 절개한 단면도이다.
도 5 내지 도 7을 참조하면, 수직형 메모리 장치(10a)는 반도체 기판(100) 상에 게이트 스택(160), 게이트 스택(160)을 관통하는 수직 채널들(150), 그리고 수직 채널들(150)과 전기적으로 연결된 비트라인들(BL1~BL4)을 포함할 수 있다. 수직형 메모리 장치(10a)는 수직 채널(150)을 따라 연장된 메모리막(135)을 더 포함하는 반도체 메모리 장치일 수 있다. 가령 메모리막(135)은 산화막들 사이에 삽입된 질화막을 포함할 수 있다. 다른 예로 메모리막(135)은 칼코켄화합물이나 전이금속산화막과 같은 가변저항막을 포함할 수 있다. 수직 채널들(150)은 또한 채널홀들로 호칭될 수 있다.
비트라인들(BL1~BL4)은 반도체 기판(100)에 수평한 제2 방향(D2)을 따라 연장되고, 제2 방향(D2)과 교차하여 반도체 기판(100)에 수평한 제1 방향(D1)을 따라 서로 이격될 수 있다. 수직 채널(150)은 반도체 기판(100)부터 수직한 제3 방향(D3)을 따라 신장할 수 있다.
게이트 스택(160)은 수직 채널(150)을 따라 수직 적층되고 절연막들(125)에 의해 이격된 제1 방향(D1)을 따라 연장된 복수개의 게이트들(161~166)을 포함하는 복수개의 셀 스트링들(165)을 포함할 수 있다. 게이트들(161~166)은 반도체 기판(100)에 인접하고 접지 선택라인(GSL)을 구성하는 적어도 하나의 제1 게이트(161), 비트라인들(BL1~BL4)에 인접하고 스트링 선택라인(SSL)을 구성하는 적어도 하나의 제6 게이트(166), 그리고 접지 선택라인(GSL)과 스트링 선택라인(SSL) 사이의 워드라인들(WL)을 구성하는 제2 내지 제5 게이트들(162-165)을 포함할 수있다. 본 실시예에서는 6개의 게이트들(161~166)에 대해 설명하나, 이에 한정되지 않고 그 이상일 수 있다.
수직형 메모리 장치(10a)는 게이트 스택(160)을 제2 방향(D2)을 따라 분리하는 워드라인 컷 영역들(131a, 131b, 131c)을 더 포함할 수 있다. 워드라인 컷 영역들(131a, 131b, 131c)은 분리 영역들로 호칭될 수 있따. 워드라인 컷 영역들(131a, 131b, 131c)은 제1 방향(D1)을 따라 연장된 트렌치 형태를 가질 수 있고, 절연막(141)으로 채워져 있을 수 있다.
절연막(141) 아래의 반도체 기판(100)에는 공통 소스 라인(CSL)을 구성하는 공통 소스(126)가 제공될 수 있다. 공통 소스(126)는 반도체 기판(100)의 도전형(예: P형)과 반대되는 도전형(예:N형)을 가질수 있다. 수직 채널들(150)의 상단에는 공통 소스(126)와 동일한 도전형(예: P형)을 갖는 드레인(128)이 제공될 수 있다.
수직 채널들(150)의 하단들은 반도체 기판(100)과 전기적으로 연결될 수 있고, 수직 채널들(150)의 상단들은 비트라인들(BL1~BL4)과 전기적으로 연결될 수 있다.
수직형 메모리 장치(10a)는 제2 방향(D2)을 따라 이격된 제1 셀 영역(LC)과 제2 셀 영역(RC)을 포함할 수 있다. 제1 셀 영역(LC)과 제2 셀 영역(RC)은 워드라인 컷 영역(131b)에 의해 분리될 수 있다. 제1 셀 영역(LC)을 좌측 셀 영역, 제2 셀 영역(RC)을 우측 셀 영역으로 호칭될 수 있다. 워드라인 컷 영역(131b)은 분리 영역으로 호칭될 수 있다.
수직형 메모리 장치(10a)는 수직 채널(150)과 동일한 구조를 갖는 적어도 하나의 더미 채널(170)을 더 포함할 수 있다. 예를 들어, 좌측 셀 영역(LC)과 우측 셀 영역(RC) 각각은 적어도 하나의 더미 채널(170)을 포함할 수 있다. 수직형 메모리 장치(10a)는 비트라인들(BL1~BL4)과 전기적으로 연결되는 8개의 수직채널들(150)과 1개의 더미 채널(170)로 이루어진 9개 채널을 갖는 셀 어레이가 반복되는 셀 구조를 가질 수 있다.
좌측 셀 영역(LC) 및 우측 셀 영역(RC) 각각에서 제6 게이트(166)는 적어도 2개로 분리될 수 있다. 예를 들어, 제6 게이트(166)는 제1 방향(D1)을 따라 트렌치 형태로 연장되는 선택라인 컷 영역들(133a, 133b)에 의해 제2 방향(D2)으로 이격된 제1 스트링 선택라인(SSL1)과 제2 스트링 선택라인(SSL2)으로 분리될 수 있다. 선택라인 컷 영역들(133a, 133b) 각각은 서브 분리 영역으로 호칭될 수 잇다.
선택라인 컷 영역들(133a, 133b) 각각은 절연막(143)으로 채워져 있을 수 있다. 복수개의 더미 채널들(170)은 선택라인 컷 영역들(133a, 133b) 상에서 제1 방향(D1)을 따라 일렬 배열될 수 있다. 일례로, 선택라인 컷 영역들(133a, 133b) 각각은 워드라인 컷 영역들(131a, 131b, 131c) 각각에 비해 작은 폭, 즉 제2 방향(D2)으로의 간격이 작을 수 있다.
좌측 셀 영역(LC) 및 우측 셀 영역(RC) 각각에 포함된 수직 채널들(150)과 더미 채널들(170)은 규칙적으로 배열될 수 있다. 예를 들어, 수직 채널들(150)과 더미 채널들(170)은 제1 방향(D1)을 따라 지그재그 형태로 배열될수 있고, 그 지그재그 배열이 제2 방향(D2)을 따라 반복될 수 있다.
따라서, 예를 들어, 수직 채널들이 일렬 배열된 경우에 비해 지그재그 배열된 경우 수직 채널들(150)의 밀도를 더 증가시킬 수 있어 고집적화에 유리할 수 있다. 아울러, 스트링 선택라인들(SSL1, SSL2)이 더 많은 수의 수직 채널들(150)과 연결됨으로써 수직형 메모리 장치(10a)의 페이지 크기를 확장시킬 수 있고, 이는 더 많은 데이터를 동시에 기입하고 독출하는 것을 가능하게 함으로써 동작 속도를 증가시킬 수 있다.
예를 들어, 제1 방향(D1)을 따라 최인접하는 2개의 수직 채널들(150)은 비트라인들(BL1~BL4)의 피치(이하, 비트라인 피치)의 약 2배에 상당하는 거리로 이격될 수 있다. 마찬가지로, 제1 방향(D1)을 따라 최인접하는 수직 채널(150)과 더미 채널(170)은 비트라인 피치의 약 2배에 상당하는 거리로 이격될 수 있다. 제2 방향(D2)을 따라 인접한 수직 채널들(150)과 더미 채널들(170)은 동일 간격으로 이격되어 일렬 배열될 수 있다. 여기서의 동일 간격은 비트라인 피치의 약 2배에 상당하거나 혹은 이와 다른 거리일 수 있다.
본 발명의 실시예에 따르면, 도 5에서 알 수 있듯이, 우측 셀 영역(RC)에서의 채널들(150,170)의 배열은 좌측 셀 영역(LC)에서의 채널들(150,170)의 배열에 대해 제2 분리 영역(131b)을 중심으로 선대칭을 이루는 미러 이미지(mirror image)를 가질 수 있다.
좌측 셀 영역(LC)에서 수직 채널들(150)은 제1 서브 분리 영역(133a)을 중심으로 선대칭을 이룰 수 있다. 우측 셀 영역(RC)에서 수직 채널들(150)은 제2 서브 분리 영역(133b)을 중심으로 선대칭을 이룰 수 있다.
좌측 셀 영역(LC)에서 비트라인 콘택들(180)은 제1 서브 분리 영역(133a)을 중심으로 선대칭을 이룰 수 있다. 좌측 셀 영역(LC)에서 비트라인 콘택들(180)은 제2 방향(D2)에 평행한 가상선 상에 배치되고, 비트라인 피치의 약 두 배에 해당하는 거리 단위로 제2 서브 분리 영역(133b)을 중심으로 점대칭을 이룰 수 있다. 좌측 셀 영역(LC)에서 비트라인 콘택들(180)은 제2 분리 영역(131b)을 중심으로 우측 셀 영역(RC)에서의 비트라인 콘택들(180)과 점대칭을 이룰 수 있다.
비트라인들(BL1~BL4) 중 인접한 제1 비트라인(BL1)과 제2 비트라인(BL2)은 제2 방향(D12을 따라 일렬 배열된 수직 채널들(150) 상에 제공될 수 있다. 마찬가지로, 비트라인들(BL1~BL4) 중 인접한 제3 비트라인(BL3)과 제4 비트라인(BL4)은 제2 방향(D2)을 따라 일렬 배열된 수직 채널들(150) 상에 제공될 수 있다.
비트라인 콘택들(180)이 수직 채널들(150) 상에 제공될 수 있다. 비트라인 콘택들(180)은 드레인들(128)과 접속하여 수직 채널들(150)과 비트라인들(BL1~BL4)을 전기적으로 연결시킬 수 있다. 더미 채널들(170) 상에서는 비트라인 콘택들(180)이 제공되지 않을 수 있다.
도 8은 도 5의 제1 셀 영역에서 제1 서브 분리 채널로부터 제2 방향으로의 거리에 따라 구분되는 수직 채널들의 타입들을 설명하는 도면이다.
도 8을 참조하면, 제1 셀 영역(LC)에서, 인접한 제1 서브 분리 채널(133a)로부터 제2 방향으로의 거리에 따라, 제1 거리(d1)를 가지는 수직 채널(151)은 제1 타입을 가지고, 제2 거리(d2)를 가지는 수직 채널(152)은 제2 타입을 가지고, 제3 거리(d3)를 가지는 수직 채널(153)은 제3 타입을 가지고, 제4 거리(d4)를 가지는 수직 채널(154)은 제4 타입을 가지는 것으로 가정한다. 여기서 제2 거리(d2)는 제1 거리(d1)보다 크고, 제3 거리(d3)는 제2 거리(d2)보다 크고, 제4 거리(d4)는 제3 거리(d3)보다 클 수 있다.
다시 도 5 내지 도 7을 참조하면, 비트라인 콘택들(180)은 비트라인들(BL1~BL4) 각각에 서로 다른 타입을 가지는 적어도 두 개의 수직 채널들이 연결되도록 배치될 수 있다.
도 6을 참조하면, 좌측 셀 영역(LC)에서, 비트라인 콘택(1814)은 제1 비트라인(BL1)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1822)은 제2 비트라인(BL2)와 제2 타입의 수직 채널을 연결시키고, 비트라인 콘택(1812)은 제1 비트라인(BL1)과 제2 타입의 수직 채널을 연결시키고, 비트라인 콘택(1824)는 제2 비트라인(BL2)과 제4 타입의 수직 채널을 연결시킬 수 있다.
도 7을 참조하면, 좌측 셀 영역(LC)에서, 비트라인 콘택(1833)은 제3 비트라인(BL3)과 제3 타입의 수직 채널을 연결시키고, 비트라인 콘택(1841)은 제4 비트라인(BL4)와 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1831)은 제3 비트라인(BL3)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1844)은 제4 비트라인(BL4)과 제4 타입의 수직 채널을 연결시킬 수 있다.
따라서, 도 5 내지 도 7에서와 같이, 비트라인 콘택들(180)에 의하여 제1 비트라인(BL1)에는 제2 타입의 수직 채널과 제4 타입의 수직 채널이 연결될 수 있고, 제2 비트라인(BL2)에는 제2 타입의 수직 채널과 제4 타입의 수직 채널이 연결될 수 있고, 제3 비트라인(BL3)에는 제1 타입의 수직 채널과 제3 타입의 수직 채널이 연결될 수 있고, 제4 비트라인(BL4)에는 제1 타입의 수직 채널과 제3 타입의 수직 채널이 연결될 수 있다.
따라서, 제1 비트라인(BL1)과 제2 비트라인(BL2) 각각에는 제2 타입의 수직 채널과 제4 타입의 수직 채널에 연결되므로, 제1 비트라인(BL1)과 제2 비트라인(BL2)을 해당하는 수직 채널들에 연결하는 비트라인 콘택들은 실질적으로 동일한 기생 커패시턴스를 가질 수 있다. 그러므로, 제1 비트라인(BL1)과 제2 비트라인(BL2)은 실질적으로 동일한 비트라인 로딩을 가질 수 있다. 또한 제3 비트라인(BL3)과 제4 비트라인(BL4) 각각에는 제1 타입의 수직 채널과 제3 타입의 수직 채널이 연결되므로, 제3 비트라인(BL3)과 제4비트라인(BL4)을 해당하는 수직 채널들에 연결하는 비트라인 콘택들은 실질적으로 동일한 기생 커패시턴스를 가질 수 있다. 그러므로, 제3 비트라인(BL3)과 제4 비트라인(BL4)은 실질적으로 동일한 비트라인 로딩을 가질 수 있다.
도 9는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 9의 수직형 메모리 장치(10b)는 도 5의 수직형 메모리 장치(10a)와 비트라인들(BL1~BL4) 각각에 연결되는 수직 채널들의 타입들이 다른 것을 제외하고는, 도 5의 수직형 메모리 장치(10a)와 유사하므로, 상세한 설명은 생략한다.
도 8 및 도 9를 참조하면, 좌측 셀 영역(LC)에서, 비트라인 콘택(1814)은 제1 비트라인(BL1)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1822)은 제2 비트라인(BL2)와 제2 타입의 수직 채널을 연결시키고, 비트라인 콘택(1833)은 제3 비트라인(BL3)과 제3 타입의 수직 채널을 연결시키고, 비트라인 콘택(1841)은 제4 비트라인(BL4)과 제1 타입의 수직 채널을 연결시킬 수 있다.
또한 우측 셀 영역(RC)에서, 비트라인 콘택(1812)은 제1 비트라인(BL1)과 제2 타입의 수직 채널을 연결시키고, 비트라인 콘택(1824)은 제2 비트라인(BL2)과 제4 타입의 수직 채널을 연결시키고, 비트라인 콘택(1831)은 제3 비트라인(BL3)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1843)은 제4 비트라인(BL4)과 제3 타입의 수직 채널을 연결시킬 수 있다.
좌측 셀 영역(RC)에서 채널들(150, 170)의 배열은 좌측 셀 영역(LC)에서의 채널들(150,170)의 배열에 대해 제2 분리 영역(131b)을 중심으로 선대칭을 이루는 미러 이미지(mirror image)를 가질 수 있다.
좌측 셀 영역(LC)에서 수직 채널들(150)은 배열은 제1 서브 분리 영역(133a)을 중심으로 선대칭을 이루는 미러 이미지(mirror image)를 가질 수 있다. 좌측 셀 영역(LC)에서 비트라인 콘택들(1814, 1822, 1833, 1841)의 배열을 제1 서브 분리 영역(133a)을 중심으로 선대칭을 이룰 수 있다.
우측 셀 영역(RC)에서 수직 채널들(150)은 배열은 제2 서브 분리 영역(133b)을 중심으로 선대칭을 이루는 미러 이미지(mirror image)를 가질 수 있다. 우측 셀 영역(LC)에서 비트라인 콘택들(1812, 1824, 1831, 1843)의 배열은 제2 서브 분리 영역(133b)을 중심으로 선대칭을 이룰 수 있다.
또한 좌측 셀 영역(LC)에서 제2 방향(D2)에 평행한 가상선 상에 배치되는 비트라인 콘택들(1814, 1833, 1822, 1841)과 우측 셀 영역(RC)에서 제2 방향(D2)에 평행한 가상선 상에 배치되며, 제1 방향(D1)으로 비트라인 피치의 두 배에 해당하는 거리 내에 배치되는 비트라인 콘택들(1812, 1824, 1831, 1843)은 제2 분리 영역(131b)을 중심으로 점대칭을 이룰 수 있다.
따라서, 제1 비트라인(BL1)에는 제2 타입의 수직 채널과 제4 타입의 수직 채널에 연결되고, 제2 비트라인(BL2)에는 제2 타입의 수직 채널과 제4 타입의 수직 채널이 연결될 수 있다. 그러므로, 제1 비트라인(BL1)과 제2 비트라인(BL2)을 해당하는 수직 채널들에 연결하는 비트라인 콘택들은 실질적으로 동일한 커플링 커패시턴스를 가질 수 있다. 따라서, 제1 비트라인(BL1)과 제2 비트라인(BL2)은 실질적으로 동일한 비트라인 로딩을 가질 수 있다.
또한, 제3 비트라인(BL3)에는 제1 타입의 수직 채널과 제3 타입의 수직 채널이 연결될 수 있고, 제4 비트라인(BL4)에는 제1 타입의 수직 채널과 제3 타입의 수직 채널이 연결될 수 있다. 따라서, 제3 비트라인(BL3)과 제4비트라인(BL4)을 해당하는 수직 채널들에 연결하는 비트라인 콘택들은 실질적으로 동일한 커플링 커패시턴스를 가질 수 있다. 그러므로, 제3 비트라인(BL3)과 제4 비트라인(BL4)은 실질적으로 동일한 비트라인 로딩을 가질 수 있다.
도 10은 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 10의 수직형 메모리 장치(10c)는 도 5의 수직형 메모리 장치(10a)와 비트라인들(BL1~BL4) 각각에 연결되는 수직 채널들의 타입들이 다르고, 제2 셀 영역(RC)에서 채널들의 배치가 다른 것을 제외하고는, 도 5의 수직형 메모리 장치(10a)와 유사하므로, 상세한 설명은 생략한다.
도 8 및 도 10을 참조하면, 좌측 셀 영역(LC)에서, 비트라인 콘택(1814)은 제1 비트라인(BL1)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1812)은 제1 비트라인(BL1)과 제2 타입의 수직 채널을 연결시킨다. 비트라인 콘택(1822)은 제2 비트라인(BL2)과 제2 타입의 수직 채널을 연결시키고, 비트라인 콘택(1824)은 제2 비트라인(BL2)과 제4 타입의 수직 채널을 연결시킨다. 비트라인 콘택(1833)은 제3 비트라인(BL3)과 제3 타입의 수직 채널을 연결시키고, 비트라인 콘택(1831)은 제3 비트라인(BL3)과 제1 타입의 수직 채널을 연결시킨다. 비트라인 콘택(1841)은 제4 비트라인(BL4)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1843)은 제4 비트라인(BL4)과 제3 타입의 수직 채널을 연결시킨다.
또한, 우측 셀 영역(RC)에서, 비트라인 콘택(1813)은 제1 비트라인(BL1)과 제3 타입의 수직 채널을 연결시키고, 비트라인 콘택(1811)은 제1 비트라인(BL1)과 제1 타입의 수직 채널을 연결시킨다. 비트라인 콘택(1821)은 제2 비트라인(BL2)과 제1 타입의 수직 채널을 연결시키고, 비트라인 콘택(1823)은 제2 비트라인(BL2)와 제3 타입의 수직 채널을 연결시킨다. 비트라인 콘택(1834)은 제3 비트라인(BL3)과 제4 타입의 수직 채널을 연결시키고, 비트라인 콘택(1832)은 제3 비트라인(BL3)와 제2 타입의 수직 채널을 연결시킨다. 비트라인 콘택(1842)은 제4 비트라인(BL4)과 제2 타입의 수직 채널을 연결시킬 수 있다. 비트라인 콘택(1844)은 제4 비트라인(BL4)과 제4 타입의 수직 채널을 연결시킨다.
좌측 셀 영역(LC)에서 수직 채널들(150)은 배열은 제1 서브 분리 영역(133a)을 중심으로 선대칭을 이루는 미러 이미지(mirror image)를 가질 수 있다. 좌측 셀 영역(LC)에서 제2 방향(D2)에 평행한 방향으로 배치되는 비트라인 콘택들(1814, 1833, 1822, 1841)의 배열은 비트라인 콘택들(1831, 1812, 1843, 1824)과 제1 서브 분리 영역(133a)을 중심으로 점대칭을 이룰 수 있다.
우측 셀 영역(RC)에서 수직 채널들(150)은 배열은 제2 서브 분리 영역(133b)을 중심으로 선대칭을 이루는 미러 이미지(mirror image)를 가질 수 있다. 우측 셀 영역(RC)에서 제2 방향(D2)에 평행한 방향으로 배치되는 비트라인 콘택들(1821, 1842, 1813, 1834)의 배열은 좌측 셀 영역(LC)에서의 비트라인 콘택들(1811, 1832, 1823, 1844)의 배열과 제2 서브 분리 영역(133b)을 중심으로 점대칭을 이룰 수 있다.
좌측 셀 영역(LC)에서 제2 방향(D2)에 평행한 가상선 방향으로의 채널들(150, 170)의 배열은 우측 셀 영역(RC)에서 채널들(150, 170)의 배열과 제2 분리 영역(131b)을 중심으로 점대칭을 이룰 수 있다. 또한, 좌측 셀 영역(LC)에서 제2 방향(D2)에 평행한 가상선 방향으로의, 비트라인 피치의 두 배에 해당하는 거리 내의 비트라인 콘택들의 배열은 우측 셀 영역(RC)에서의 비트라인 콘택들의 배열과 제2 분리 영역(131b)을 중심으로 점대칭을 이룰 수 있다.
따라서, 좌측 셀 영역(RC)과 우측 셀 영역(RC)을 고려할 때, 제1 내지 제4 비트라인들(BL1~BL4) 각각에는 상응하는 비트라인 콘택들에 의하여 제1 내지 제4 타입의 수직 채널들이 모두 연결된다. 따라서, 비트라인 콘택들의 커플링 커패시턴스가 실질적으로 모두 동일하므로, 제1 내지 제4 비트라인들(BL1~BL4)은 균일한 비트라인 로딩을 가질 수 있다.
도 11은 발명의 또 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 11의 수직형 메모리 장치(10d)는 더미 채널들(170) 상에 더미 콘택들(171, 173)이 형성된다는 점을 제외하고는 도 10의 수직형 메모리 장치(10c)와 실질적으로 동일하므로 동일한 부분에 대한 상세한 설명은 생략한다.
도 11을 참조하면, 수직형 메모리 장치(10d)의 좌측 셀 영역(LC)에서 적어도 하나의 더미 콘택(171)이 더미 채널(170)상에 형성되고, 우측 셀 영역(RC)에서 적어도 하나의 더미 콘택(173)이 더미 채널(170)상에 형성될 수 있다. 더미 콘택들(171, 173)은 비트라인들(BL~BL4)에 연결되지 않고, 주변의 비트라인 콘택들에 대하여 커플링 커패시턴스를 제공하는 역할을 수행한다. 따라서, 비트라인들(BL~BL4) 각각에 연결되는 비트라인 콘택들의 커플링 커패시턴스가 실질적으로 동일하므로, 1 내지 제4 비트라인들(BL1~BL4)은 균일한 비트라인 로딩을 가질 수 있다.
도 11을 참조하여 설명한 더미 콘택들(171, 173)은 도 5의 수직형 메모리 장치(10a) 및 도 9의 수직형 메모리 장치(10b) 각각에도 제공될 수 있다.
도 5, 도 9, 도 10, 도 11의 수직형 메모리 장치들(10a, 10b, 10c, 10d) 각각은 도 2의 수직형 메모리 장치(5)에서 메모리 셀 어레이(10, 또는 셀 어레이)에 해당할 수 있다.
도 12는 본 발명의 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 12의 수직형 메모리 장치(15a)는 좌측 셀 영역(LC)이 제1 서브 분리 영역(134a)과 제2 서브 분리 영역(134b)에 의하여 제2 방향(D2)으로 분리되고, 우측 셀 영역(RC)이 제3 서브 분리 영역(135a)과 제4 서브 분리 영역(135b)에 의하여 제2 방향(D2)으로 분리된다는 점이 도 5의 수직형 메모리 장치(10a)와 차이가 있다. 제1 서브 분리 영역(134a)은 스트링 선택 라인(SSL3)과 스트링 선택 라인(SSL2)을 분리하고 제2 서브 분리 영역(134b)은 스트링 선택 라인(SSL2)과 스트링 선택 라인(SSL1)을 분리한다. 또한, 제3 서브 분리 영역(135a)은 스트링 선택 라인(SSL3)과 스트링 선택 라인(SSL2)을 분리하고 제4 서브 분리 영역(135b)은 스트링 선택 라인(SSL2)과 스트링 선택 라인(SSL1)을 분리한다.
좌측 셀 영역(LC)에서 수직 채널들(150)의 배치는 제1 서브 분리 영역(134a)과 제2 서브 분리 영역(134b) 각각을 중심으로 선대칭을 이룰 수 있다. 우측 셀 영역(RC)에서 수직 채널들(150)의 배치는 제3 서브 분리 영역(135a)과 제2 서브 분리 영역(135b) 각각을 중심으로 선대칭을 이룰 수 있다.
좌측 셀 영역(LC)에서 채널들(150, 170)의 배치는 제2 분리 영역(131b)을 중심으로 우측 셀 영역(RC)에서 채널들(150, 170)의 배치와 제2 방향(D2)으로 점대칭을 이룰 수 있다.
또한, 좌측 셀 영역(LC)에서 비트라인 콘택들(180a)의 배치는 제2 분리 영역(131b)을 중심으로 우측 셀 영역(RC)에서 비트라인 콘택들(180b)의 배치와 제2 방향(D2)으로 점대칭을 이룰 수 있다. 따라서, 비트라인 콘택들(180a, 180b)은 비트라인들(BL1~BL4) 각각에 적어도 두 개의 다른 타입의 수직 채널들을 전기적으로 연결시킨다. 그러므로, 비트라인 콘택들(180a, 180b)의 커플링 커패시턴스가 실질적으로 동일해지므로, 비트라인들(BL1~BL4)은 균일한 비트라인 로딩을 가질 수 있다.
도 13은 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 13의 수직형 메모리 장치(15b)는 우측 셀 영역(RC)에서 채널들(150, 170)의 배치와 비트라인 콘택들(180c)의 배치가 도 12의 수직형 메모리 장치(15a)의 우측 셀 영역(RC)에서 채널들(150, 170)의 배치와 비트라인 콘택들(180b)의 배치와 차이가 있다.
도 13을 참조하면, 좌측 셀 영역(LC)에서 수직 채널들(150)의 배치는 제1 서브 분리 영역(134a)과 제2 서브 분리 영역(134b) 각각을 중심으로 선대칭을 구현할 수 있다. 우측 셀 영역(RC)에서 수직 채널들(150)의 배치는 제3 서브 분리 영역(135a)과 제2 서브 분리 영역(135b) 각각을 중심으로 선대칭을 이룰 수 있다.
좌측 셀 영역(LC)에서 채널들(150, 170)의 배치는 우측 셀 영역(RC)에서 채널들(150, 170)의 배치와 제2 분리 영역(131b)을 중심으로 선대칭을 이룰 수 있다.
또한, 좌측 셀 영역(LC)에서 비트라인 콘택들(180a)의 배치는 제2 분리 영역(131b)을 중심으로 우측 셀 영역(RC)에서 비트라인 콘택들(180c)의 배치와 제2 방향(D2)으로 점대칭을 이룰 수 있다. 따라서, 비트라인 콘택들(180a, 180c)은 비트라인들(BL1~BL4) 각각에 적어도 두 개의 다른 타입의 수직 채널들을 전기적으로 연결시킨다. 그러므로, 비트라인 콘택들(180a, 180b)의 커플링 커패시턴스가 실질적으로 동일해지므로, 비트라인들(BL1~BL4)은 균일한 비트라인 로딩을 가질 수 있다.
도 14는 본 발명의 다른 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 14의 수직형 메모리 장치(15c)는 좌측 셀 영역(LC)에서 제1 서브 분리 영역(134a) 및 제2 서브 분리 영역(134b) 상에 제공되는 더미 채널들(170) 상에 더미 콘택들(174, 175)을 더 포함하고, 우측 셀 영역(RC)에서 제1 서브 분리 영역(135a) 및 제2 서브 분리 영역(135b) 상에 제공되는 더미 채널들(170) 상에 더미 커택들(176, 177)을 더 포함한다는 점에서 도 13의 수직형 메모리 장치(15b)와 차이가 있다.
더미 콘택들(174, 175, 176, 177)은 비트라인들(BL1~BL4)과 전기적으로 연결되지 않는다.
따라서, 비트라인 콘택들(180a, 180b)은 비트라인들(BL1~BL4) 각각을 서로 다른 타입을 가지는 적어도 두 개의 수직 채널들에 전기적으로 연결한다. 그러므로, 비트라인 콘택들(180a, 180b)의 커플링 커패시터는 실질적으로 동일하므로, 비트라인들(BL1~BL4)은 균일한 비트라인 로딩을 가질 수 있다.
도 12, 도 13 및 도 14의 수직형 메모리 장치들(15a, 15b, 15c) 각각은 도 2의 수직형 메모리 장치(5)에서 메모리 셀 어레이(10, 또는 셀 어레이)에 해당할 수 있다.
도 15는 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 5 내지 도 14를 참조하면, 수직형 메모리 장치의 레이아웃을 설계한다(S100). 여기서 수직형 메모리 장치는 도 5 내지 도 14를 참조하여 설명한 바와 같이, 제1 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하는 복수의 셀 영역들, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된 복수의 비트라인들 및 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결하는 복수의 비트라인 콘택들을 포함할 수 있다.
여기서, 레이아웃은 수직형 메모리 장치에 대해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 다수의 패턴들(patterns)을 포함할 수 있다. 여기서, 패턴은 수직형 메모리 장치의 동작에 직접 관계되는 회로, 상호연결(interconnection) 등에 대응할 수 있다.
상기 설계된 레이아웃에서 비트라인들의 로딩 균등화를 검증한다(S200). 비트 라인의 로딩 균등화 검증은 검증 툴에 의해 수행될 수 있고, 검증 툴은 레이아웃 데이터를 수신하여, 비트 라인들의 로딩 균등화를 검증할 수 있다. 예를 들어, 비트 라인의 로딩 균등화 검증 툴은 프로세서에서 실행되는 복수의 명령어들을 포함하는 소프트웨어 모듈일 수 있고, 컴퓨터로 읽을 수 있는 저장 매체에 저장될 수 있다.
본 실시예에서, 각 비트 라인에 연결된 복수의 수직 채널들의 타입들(types)이 고르게 분포되어 있는지 및 수직 채널들과 비트라인들을 전기적으로 연결하는 비트라인 콘택들의 커플링 커패시턴스가 실질적으로 동일한지를 확인함으로써, 복수의 비트 라인들의 로딩 균등화를 검증할 수 있다. 수직형 메모리 장치에서, 서브 분리 영역과 인접한 수직 채널과의 거리에 따라 채널 홀에 형성된 메모리 셀들의 특성이 달라질 수 있다. 이에 따라, 비트 라인들 간의 로딩 미스매치(mismatch)는 수직형 메모리 장치의 동작 속도 및 성능을 저하시키는 요인이 될 수 있다.
실시예들에 있어서, 레이아웃에서 비트 라인의 로딩 균등화를 검증하고, 로딩 균등화 검증 결과 패스된 경우 해당 레이아웃으로 수직형 메모리 장치를 형성할 수 있다. 한편, 로딩 균등화 검증 결과 페일된 경우에는, 예를 들어, 해당 비트 라인과 채널 홀 사이의 라우팅(routing)을 변경함으로써 비트 라인들의 로딩을 균등화시킬수 있다.
패스된 레이아웃을 기초로 마스크를 제작한다(S310). 단계 S200과 S310 사이에 OPC(Optical Proximity Correction) 단계 또는 포스트 시뮬레이션 단계가 수행될 수 있다. 여기서, OPC는 광 근접 현상(Optical Proximity Effect, OPE)에 따른 오차를 반영하여 레이아웃에 포함된 패턴들을 변경하는 동작을 의미한다. 이때, 레이아웃에 포함된 패턴 또는 레이아웃에서 수정된 패턴을 이용하여 마스크용 기판 상에 노광 공정을 수행함으로써 마스크를 형성할 수 있다. 노광 공정 후에는, 예컨대, 현상(development), 식각, 세정, 및 베이크(bake) 등의 일련의 공정들을 더 수행하여 마스크를 형성할 수 있다.
상기 제작된 마스크를 이용하여 수직형 메모리 장치를 형성한다(S320). 마스크를 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 수직형 메모리 장치를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피(lithography) 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다.
한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 여기서, 증착 공정은 CVD, 스퍼터링, 스핀 코팅 등 다양한 물질층 형성 공정을 포함할 수 있다. 이온 공정은 이온 주입, 확산, 열처리 등의 공정을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 수직형 메모리 장치의 레이아웃 검증 방법을 나타내는 흐름도이다.
도 16의 수직형 메모리 장치의 레이아웃 검증 방법은 도 15의 단계(S200)에 대응될 수 있다.
도 5 내지 도 16을 참조하면, 수직 채널들(150)은 셀 영역들(LC, RC)을 제1 방향(D1)으로 분리하는 서브 분리 영역들(133a, 133b) 각각으로부터 제1 방향(D1)과 교차하는 제2 방향(D2)으로의 거리에 따라 구분되는 복수의 타입들을 가질 수 있다. 도 8을 참조하여 설명한 바와 같이, 수직 채널들(150)은 서브 분리 영역들(133a, 133b) 각각으로부터 제2 방향(D2)으로의 거리에 따라 제1 타입 내지 제4 타입을 가질 수 있다. 상기 레이아웃에 포함된 복수의 수직 채널들을 복수의 타입들로 분류한다(S210).
비트라인들(BL1~BL4) 각각에 서로 다른 타입을 가지는 적어도 두 개의 수직 채널들이 연결되도록 비트라인 콘택들(180)을 배치한다(S230). 수직 채널들(150), 더미 채널들(170) 및 비트라인 콘택들(180)의 배치는 도 5, 도 9 내지 도 14중 하나로 구현될 수 있다.
상기 비트라인 콘택들(180)의 상기 배치로 수직 채널들(150)과 비트라인들(BL1~BL4)을 연결하고 비트라인들(BL1~BL4)의 로딩 균등화를 검증한다(S250). 따라서 비트라인들(BL1~BL4) 각각에 서로 다른 타입을 가지는 적어도 두 개의 채널 홀들을 비트라인 콘택들로 연결함으로써, 비트라인 콘택들의 커플링 커패시턴스를 실질적으로 동일하게 함으로써, 비트라인들(BL1~BL4)의 로딩을 균증하게 할 수 있다.
도 16을 참조하여 설명한 레이아웃 검증 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
도 17은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 17을 참조하면, SSD(1000)는 복수의 수직형 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
수직형 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 수직형 메모리 장치들(1100)은 전술한 도 3의 수직형 메모리 장치(5)로 구현될 수 있다. 따라서 수직형 메모리 장치들(1100)은 제1 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하는 복수의 셀 영역들, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된 복수의 비트라인들 및 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결하는 복수의 비트라인 콘택들을 포함할 수 있다. 비트라인 콘택들은 비트라인들 각각을 서로 다른 타입을 가지는 적어도 두 개의 수직 채널들에 전기적으로 연결시켜 비트라인들의 로딩을 균등화활 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 수직형 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다.
에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 수직형 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시 예에 따른 수직형 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 수직형 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제1 방향과 교차하는 제2 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하며, 상기 제1 방향으로 연장되는 복수의 분리 영역들에 의하여 상기 제2 방향으로 분리되는 복수의 셀 영역들을 구비하는 셀 어레이;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된 복수의 비트라인들; 및
    상기 수직 채널들과 상기 비트라인들을 전기적으로 연결하는 복수의 비트라인 콘택들을 포함하고,
    상기 셀 영역들 각각은 상기 셀 영역을 상기 제2 방향을 따라 전기적으로 분리하고, 상기 제1 방향을 따라 연장된 서브 분리 영역을 포함하고,
    상기 수직 채널들은 상기 각 셀 영역에서 상기 서브 분리 영역으로부터 상기 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가지고,
    상기 비트라인 콘택들은 상기 복수의 비트라인들 각각에 적어도 두 개의 다른 타입들을 가지는 수직 채널들을 전기적으로 연결시켜 상기 복수의 비트라인들의 로딩을 균등화시키고,
    상기 복수의 분리 영역들은 워드라인 컷 영역에 해당하고,
    상기 서브 분리 영역은 선택 라인 컷 영역에 해당하는 수직형 메모리 장치.
  2. 제1항에 있어서,
    상기 수직 채널들은 상기 제1 방향을 따라 지그재그 배열되고, 상기 지그재그 배열은 상기 제2 방향을 따라 반복되고,
    상기 셀 영역들 각각은 상기 수직 채널들과 함께 상기 규칙적으로 배열된 패턴을 구현하는 적어도 하나의 더미 채널을 더 포함하고,
    상기 적어도 하나의 더미 채널은 상기 서브 분리 영역에 제공되고,
    상기 적어도 하나의 더미 채널은 상기 수직 채널들 각각과 동일한 구조를 가지는 수직형 메모리 장치.
  3. 제1항에 있어서,
    상기 셀 영역들은
    상기 복수의 분리 영역들 중 제1 분리 영역과 제2 분리 영역에 의하여 분리되는 제1 셀 영역 및 상기 복수의 분리 영역들 중 상기 제2 분리 영역과 제3 분리 영역에 의하여 분리되는 제2 셀 영역을 포함하고,
    상기 제1 셀 영역은 상기 제1 셀 영역을 상기 제2 방향에 따라 분리하는 제1 서브 분리 영역을 포함하고,
    상기 제2 셀 영역은 상기 제2 셀 영역을 상기 제2 방향에 따라 분리하는 제2 서브 분리 영역을 포함하는 수직형 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 셀 영역의 제1 수직 채널들은 상기 제1 서브 분리 영역을 중심으로 선대칭을 이루고,
    상기 제2 셀 영역의 제2 수직 채널들은 상기 제2 서브 분리 영역을 중심으로 선대칭을 이루고,
    상기 제1 수직 채널들과 상기 제2 수직 채널들은 상기 제2 분리 영역을 중심으로 선대칭을 이루고,
    상기 제1 셀 영역의 적어도 하나의 제1 더미 채널과 상기 제2 셀 영역의 적어도 하나의 제2 더미 채널은 상기 제2 분리 영역을 중심으로 선대칭을 이루는 수직형 메모리 장치.
  5. 제4항에 있어서,
    상기 적어도 하나의 제1 더미 채널은 상기 제1 서브 분리 영역에 제공되고,
    상기 적어도 하나의 제2 더미 채널은 상기 제2 서브 분리 영역에 제공되고,
    상기 제1 셀 영역에서, 상기 제2 방향에 평행한 가상선 상에 배치되는 제1 비트라인 콘택들은 상기 제1 서브 분리 영역을 중심으로 점대칭을 이루고,
    상기 제2 셀 영역에서, 상기 가상선 상에 배치되는 제2 비트라인 콘택들은 상기 제2 서브 분리 영역을 중심으로 점대칭을 이루고,
    상기 제1 비트라인 콘택들은 상기 제2 분리 영역을 중심으로 상기 제2 비트라인 콘택들과 점대칭을 이루는 수직형 메모리 장치.
  6. 제3항에 있어서,
    상기 적어도 하나의 제1 더미 채널은 상기 제1 서브 분리 영역에 제공되고,
    상기 적어도 하나의 제2 더미 채널은 상기 제2 서브 분리 영역에 제공되고,
    상기 제1 셀 영역에서, 제1 비트라인 콘택들은, 상기 제1 서브 분리 영역을 중심으로 선대칭을 이루고,
    상기 제2 셀 영역에서, 제2 비트라인 콘택들은, 상기 제2 서브 분리 영역을 중심으로 선대칭을 이루고,
    상기 제1 비트라인 콘택들 및 상기 제2 비트라인 콘택들은 상기 제2 방향에 평행한 가상선 상에 배치되고, 상기 제2 분리 영역을 중심으로 점대칭을 이루고,
    상기 제1 셀 영역은 상기 적어도 하나의 제1 더미 채널 상에 형성되는 제1 더미 콘택을 더 포함하고,
    상기 제2 셀 영역은 상기 적어도 하나의 제1 더미 채널 상에 형성되는 제2 더미 콘택을 더 포함하는 수직형 메모리 장치.
  7. 제3항에 있어서,
    상기 제1 셀 영역의 제1 수직 채널들은 상기 제1 서브 분리 영역을 중심으로 선대칭을 이루고,
    상기 제2 셀 영역의 제2 수직 채널들은 상기 제2 서브 분리 영역을 중심으로 선대칭을 이루고,
    상기 제1 수직 채널들과 상기 제2 수직 채널들은, 상기 제2 방향에 평행한 가상선 상에 배치되고, 상기 제2 분리 영역을 중심으로 점대칭을 이루고,
    상기 제1 셀 영역의 적어도 하나의 제1 더미 채널과 상기 제2 셀 영역의 적어도 하나의 제2 더미 채널은 상기 가상선을 기준으로 하여 상기 제2 분리 영역을 중심으로 점대칭을 이루는 수직형 메모리 장치.
  8. 제7항에 있어서,
    상기 적어도 하나의 제1 더미 채널은 상기 제1 서브 분리 영역에 제공되고,
    상기 적어도 하나의 제2 더미 채널은 상기 제2 서브 분리 영역에 제공되고,
    상기 제1 셀 영역에서, 제1 비트라인 콘택들은 상기 가상선 상에 배치되고 상기 제1 서브 분리 영역을 중심으로 점대칭을 이루고,
    상기 제2 셀 영역에서, 제2 비트라인 콘택들은 상기 가상선 상에 배치되고 상기 제2 서브 분리 영역을 중심으로 점대칭을 이루고,
    상기 제1 비트라인 콘택들과 상기 제2 비트라인 콘택들은 상기 제2 분리 영역을 중심으로 점대칭을 이루고,
    상기 제1 셀 영역은 상기 적어도 하나의 제1 더미 채널 상에 형성되는 제1 더미 콘택을 더 포함하고,
    상기 제2 셀 영역은 상기 적어도 하나의 제1 더미 채널 상에 형성되는 제2 더미 콘택을 더 포함하는 수직형 메모리 장치.
  9. 규칙적으로 배열된 복수의 수직 채널들을 포함하는 각각 포함하는 복수의 셀 영역들과 상기 복수의 셀 영역들을 제1 방향과 교차하는 제2 방향으로 분리하는 복수의 분리 영역들을 포함하는 셀 어레이;
    상기 셀 어레이를 상기 제2 방향을 따라 가로지르며 상기 제1 방향을 따라 이격되는 복수의 비트라인들; 및
    상기 수직 채널들과 상기 비트라인들을 전기적으로 연결하는 복수의 비트라인 콘택들을 포함하고,
    상기 수직 채널들은 상기 셀 영역들 각각을 상기 제2 방향으로 분리하는 적어도 하나의 서브 분리 영역으로부터 상기 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가지고,
    상기 비트라인들 콘택들은 상기 셀 영역들 각각에서 상기 복수의 비트라인들 각각에 적어도 두 개의 다른 타입들을 가지는 수직 채널들을 전기적으로 연결시켜 상기 복수의 비트라인들의 로딩을 균등화시키고,
    상기 복수의 분리 영역들은 워드라인 컷 영역에 해당하고,
    상기 적어도 하나의 서브 분리 영역은 선택 라인 컷 영역에 해당하는 수직형 메모리 장치.
  10. 제1 방향을 따라 이격되고, 각각이 규칙적으로 배열된 복수의 수직 채널들을 포함하는 복수의 셀 영역들, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 제1 방향으로 이격된 복수의 비트라인들 및 상기 수직 채널들과 상기 비트라인들을 전기적으로 연결하는 복수의 비트라인 콘택들을 포함하는 수직형 메모리 장치의 레이아웃을 설계하는 단계;
    상기 레이아웃에서 상기 비트라인의 로딩 균등화를 검증하는 단계;
    상기 검증된 로딩 균등화에 기초하여 마스크를 제작하는 단계; 및
    상기 마스크를 이용하여 상기 수직형 메모리 장치를 형성하는 단계를 포함하되,
    상기 수직 채널들은 상기 셀 영역들 각각을 상기 제1 방향으로 분리하는 서브 분리 영역으로부터 상기 제1 방향과 교차하는 제2 방향으로의 거리에 따라 구분되는 복수의 타입들을 가지고,
    상기 셀 영역들 각각에서, 상기 비트라인들 콘택들은 상기 비트라인들 각각에 적어도 두 개의 다른 타입들을 가지는 수직 채널들을 전기적으로 연결시키고,
    상기 로딩 균등화를 검증하는 단계는
    상기 수직 채널들을 상기 복수의 타입들로 분류하는 단계;
    상기 비트라인들 각각에 상기 적어도 두 개의 다른 타입의 수직 채널들이 연결되도록 상기 비트라인 콘택들을 배치하는 단계; 및
    상기 배치로 상기 수직 채널들과 상기 비트라인들을 연결하여 상기 로딩 균등화를 검증하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
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