KR20210144096A - 수직형 메모리 장치 - Google Patents

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KR20210144096A
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신동하
정재원
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Abstract

기판 상에서 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들, 제1 수평 방향으로 상호 평행하게 연장되고 제1 수평 방향에 수직인 제2 수평 방향에서 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들, 기판 상에서 복수의 워드 라인들을 관통하여 수직 방향으로 연장되고 허니콤 구조로 배치되는 복수의 채널 구조물들을 포함하는 메모리 셀 어레이, 복수의 채널 구조물의 위에 형성된 복수의 콘택들, 복수의 콘택들을 통해 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 메모리 셀 어레이는 복수의 워드 라인 컷 영역들에 의해 정의되고, 복수의 비트 라인들 중 일부의 동일한 비트 라인들에 각각 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고, 복수의 콘택들 중 제1 서브 어레이에 형성된 콘택들과 복수의 콘택들 중 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICE}
본 개시의 기술적 사상은 수직형 메모리 장치에 관한 것으로서, 상세하게는 복수의 수직 채널들에 연결되는 비트라인별 전기적 특성을 균일화한 수직형 메모리 장치에 관한 것이다.
정보 통신 장치의 다기능화에 따라 메모리 소자를 포함하는 집적회로 소자의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조들도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 구조의 메모리 소자를 포함하는 집적회로 소자가 요구되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는, 비트라인별 전기적 특성을 균일화한 수직형 메모리 장치를 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 기판 상에서 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들, 제1 수평 방향으로 상호 평행하게 연장되고 제1 수평 방향에 수직인 제2 수평 방향에서 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들, 기판 상에서 복수의 워드 라인들을 관통하여 수직 방향으로 연장되고 허니콤 구조로 배치되는 복수의 채널 구조물들을 포함하는 메모리 셀 어레이, 복수의 채널 구조물의 위에 형성된 복수의 콘택들, 복수의 콘택들을 통해 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 메모리 셀 어레이는 복수의 워드 라인 컷 영역들에 의해 정의되고, 복수의 비트 라인들 중 일부의 동일한 비트 라인들에 각각 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고, 복수의 콘택들 중 제1 서브 어레이에 형성된 콘택들과 복수의 콘택들 중 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 기판 상에서 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들, 제1 수평 방향으로 상호 평행하게 연장되고 제1 수평 방향에 수직인 제2 수평 방향에서 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들, 기판 상에서 복수의 워드 라인들을 관통하여 수직 방향으로 연장되고 복수의 채널 구조물들을 포함하는 메모리 셀 어레이, 복수의 채널 구조물의 위에 형성된 복수의 콘택들, 복수의 콘택들을 통해 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 메모리 셀 어레이는, 복수의 워드 라인 컷 영역들에 의해 정의되고, 복수의 비트 라인들 중 제1 내지 제4 비트 라인에 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고, 복수의 콘택들 중 제1 서브 어레이에 형성된 콘택들과 복수의 콘택들 중 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 기판 상에서 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들 및 스트링 선택 라인, 제1 수평 방향으로 상호 평행하게 연장되고 제1 수평 방향에 수직인 제2 수평 방향에서 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들, 제2 수평 방향에서 스트링 선택 라인의 폭을 한정하는 복수의 선택 라인 컷 영역들, 기판 상에서 복수의 워드 라인들을 관통하여 수직 방향으로 연장되고 허니콤 구조로 배치되는 복수의 채널 구조물들을 포함하는 메모리 셀 어레이, 복수의 채널 구조물의 위에 형성된 복수의 콘택들, 복수의 콘택들을 통해 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 복수의 채널 구조물들 중 하나의 채널 구조물 상에 2개 이상의 비트 라인들이 수직 방향으로 오버랩되도록 배치되고, 메모리 셀 어레이는 복수의 워드 라인 컷 영역들에 의해 정의되고, 복수의 비트 라인들 중 제1 내지 제4 비트 라인에 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고, 복수의 콘택들 중 제1 서브 어레이에 형성된 콘택들과 복수의 콘택들 중 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이할 수 있다.
본 개시의 기술적 사상에 따른 수직형 메모리 장치는, 채널 구조물들의 배치에 따라 발생하는 채널 구조물들 사이의 기생 커패시턴스를 고려하여 채널 구조물들과 비트 라인들을 서로 연결하는 콘택들을 배치할 수 있다. 따라서, 채널 구조물들 간의 기생 커패시턴스로 인한 비트 라인들 각각의 전기적 특성이 서로 균일해질 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 상세하게 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치의 메모리 셀 영역에 포함되는 메모리 블록의 등가 회로도이다.
도 3은 본 개시에 따른 메모리 장치에서 채널 구조물의 배치 및 비트 라인들과 채널 구조물을 연결하는 콘택들의 배치를 설명하기 위한 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5는 본 개시에 따른 메모리 장치를 도시한 평면도이다.
도 6은 도 5의 메모리 장치를 I-I' 단면으로 자른 단면도이다.
도 7은 본 개시에 따른 메모리 장치를 도시한 평면도이다.
도 8은 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 10 및 도 11은 본 개시에 따른 메모리 장치를 도시한 평면도이다.
도 12는 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 13는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 14 및 도 15는 본 개시에 따른 메모리 장치를 도시한 평면도이다.
도 16은 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 17은 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 18 및 도 19는 본 개시에 따른 메모리 장치를 도시한 평면도이다.
도 20은 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 21 및 도 22는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 23은 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 24 및 도 25는 본 개시에 따른 메모리 장치를 도시한 평면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 상세하게 나타내는 블록도이다. 도 2는 본 개시의 예시적 실시예에 따른 메모리 장치의 메모리 셀 영역에 포함되는 메모리 블록의 등가 회로도이다.
도 1을 참조하면, 수직형 메모리 장치(10)는 메모리 셀 어레이(100), 제어 로직(200), 전압 생성기(300), 로우 디코더(400) 및 페이지 버퍼(500)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함하고, 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL), 공통 소스 라인 및 복수의 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL) 및 복수의 그라운드 선택 라인들(GSL)을 통해 로우 디코더(400)에 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼(500)에 연결될 수 있다. 예시적인 실시 예에서, 비트 라인들(BL)은 기판의 주면과 수평 방향(예를 들어, Y축 방향)으로 연장될 수 있다.
예시적인 실시 예에서, 메모리 장치(10)는 플래시 메모리 장치일 수 있고, 메모리 셀 어레이(100)는 복수의 낸드 스트링들(이하 '셀 스트링들'이라 지칭함)을 포함할 수 있다. 각각의 셀 스트링들은 수직 방향으로 채널을 형성할 수 있고, 복수의 셀 스트링들은 X축 방향 및 Y축 방향을 따라 특정 거리만큼 이격되어 제공될 수 있다. 메모리 장치(10)는 복수의 워드 라인들(WL)이 적층된 워드 라인 구조물을 포함할 수 있고, 상기 셀 스트링들은 상기 워드 라인 구조물을 수직 방향(예를 들어, Z축 방향)으로 관통하도록 형성된 채널 구조물들에 형성될 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 예를 들어, 복수의 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 메모리 셀 어레이(100)에 포함된 복수의 셀 블록들의 회로도에 대해서는 도 2에서 후술하겠다.
메모리 블록들(BLK1~BLKz)은 로우 디코더(400)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(400)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 예시적인 실시 예에서, 각각의 메모리 블록들(BLK1~BLKz)의 단위로 소거 동작이 수행될 수 있다.
도 2를 참조하면, 메모리 셀 어레이(100)에 포함된 메모리 블록(BLK)은 복수의 메모리 블록들(BLK1~BLKz) 중 하나일 수 있다. 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(MS)을 포함할 수 있다. 메모리 블록(BLK)은 비트 라인들(BL1~BLm), 워드 라인들(WL1~WLn), 스트링 선택 라인들(SSL1~SSLm), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 도 1의 복수의 비트 라인들(BL1) 중 적어도 일부일 수 있고, 워드 라인들(WL1~WLn)은 도 1의 복수의 워드 라인들(WL)의 적어도 일부일 수 있고, 스트링 선택 라인들(SSL1~SSLm)은 도 1의 복수의 스트링 선택 라인들(SSL)의 적어도 일부일 수 있다. 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL) 사이에 복수의 셀 스트링(MS)이 형성될 수 있다.
복수의 메모리 셀 스트링들(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1~MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인들(BL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
복수의 메모리 셀 스트링들(MS)은 각각 독립적으로 제어되기 위하여, 복수의 메모리 셀 스트링들(MS)에 각각 포함된 스트링 선택 트랜지스터(SST)는 서로 다른 스트링 선택 라인과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(예를 들어, SSL1, SSL2, 및 SSL3 중 하나)과 연결될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 예시적인 실시 예에서, 메모리 블록(BLK)의 복수의 메모리 셀 스트링들(MS)에 포함된 서로 다른 접지 선택 트랜지스터(GST)는 동일한 접지 선택 라인(GSL)에 연결될 수 있으나, 이에 한정되는 것은 아니며, 서로 다른 접지 선택 라인(GSL)에 연결될 수도 있다.
복수의 메모리 셀 트랜지스터(MC1~MCn)는 각각 복수의 워드 라인들(WL)에 연결될 수 있다. 메모리 블록(BLK)에서 셀 스트링(MS)을 구성하는 복수의 메모리 셀들(MC1~MCn)은 기판의 주면에 수직인 Z축 방향을 따라 직렬 연결된 구조를 가질 수 있다.
다시 도 1을 참조하면, 제어 로직(200)은 메모리 장치(10)에 구비되는 각종 구성 요소들을 제어할 수 있다. 제어 로직(200)은 메모리 장치(10) 외부의 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 프로그램하거나 메모리 셀 어레이(100)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 예를 들어, 제어 로직(200)은 전압 생성기(300)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호(CTRL_vol)를 출력할 수 있다. 제어 로직(200)은 로우 디코더(400)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(500)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다.
전압 생성기(300)는 메모리 장치(10) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 예를 들어, 워드 라인 전압(VWL), 스트링 선택 라인 전압(VSSL), 그라운드 선택 라인 전압(VGSL)을 생성할 수 있다. 또한, 전압 생성기(300)는 공통 소스 라인 전압 및 메모리 셀 어레이(100)가 형성되는 기판에 인가되는 기판 전압을 생성할 수 있다.
로우 디코더(400)는 로우 어드레스(X-ADDR)에 응답하여 선택된 메모리 블록의 워드 라인들 중 적어도 하나를 선택할 수 있다. 예시적인 실시 예에서, 프리-프로그램 동작 시, 로우 디코더(400)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나의 워드 라인에 워드 라인 전압(VWL)을 인가할 수 있다.
페이지 버퍼(500)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 예를 들어, 프로그램 동작시 페이지 버퍼(500)는 비트 라인들(BL)로 프로그램될 데이터에 대응하는 전압을 전달할 수 있다. 또한, 독출 동작시 페이지 버퍼(500)는 선택된 메모리 셀에 저장된 데이터를 비트 라인들(BL)을 통해서 감지하여 입출력 버퍼로 전달할 수 있다. 입출력 버퍼는 입력 받은 데이터를 페이지 버퍼(500)로 전달하거나, 페이지 버퍼(500)로부터 제공되는 데이터를 외부로 출력할 수 있다.
본 개시에 따른 메모리 장치(10)는 셀 스트링을 형성하는 채널 구조물들의 배치에 따라 발생하는 채널 구조물들 사이의 기생 커패시턴스를 고려하여 채널 구조물들과 비트 라인들(BL)을 서로 연결하는 콘택들이 배치될 수 있다. 따라서, 비트 라인들(BL) 각각에 연결되는 채널 구조물들 간의 기생 커패시턴스로 인하여 발생하는 비트 라인들(BL) 각각의 전기적 특성이 서로 균일해질 수 있다.
도 3은 본 개시에 따른 메모리 장치에서 채널 구조물의 배치 및 비트 라인들과 채널 구조물을 연결하는 콘택들의 배치를 설명하기 위한 도면이다.
도 3을 참조하면, 복수의 채널 구조물들은 제1 내지 제4 비트 라인(BL1~BL4)과 전기적으로 연결되는 제1 내지 제4 채널 구조물(C1~C4)을 포함할 수 있다. 복수의 채널 구조물들은 허니콤(honeycomb) 구조로 배치될 수 있다. 예를 들어, 복수의 채널 구조물들은 지그재그(zigzag)로 배치될 수 있다. 제1 채널 구조물(C1) 및 제2 채널 구조물(C2)은 Y축 방향으로 나란하게 배치될 수 있고, 제3 채널 구조물(C3) 및 제4 채널 구조물(C4)은 Y축 방향으로 나란하게 배치될 수 있다. 예시적인 실시 예에서, 가장 서로 인접하게 배치되는 채널 구조물 사이의 거리인 기준 거리(CSP)는 복수의 채널 구조물들 각각의 폭(CSW)보다 클 수 있으나, 본 개시에 따른 메모리 장치는 이에 한정되지는 않는다.
복수의 비트라인들, 예를 들어, 제1 내지 제4 비트 라인(BL1~BL4)은 복수의 채널 구조물들 상에서 Y축 방향으로 연장되고, X축 방향으로 서로 이격되도록 배치될 수 있다. 예시적인 실시 예에서, 제1 내지 제4 비트 라인(BL1~BL4) 사이의 간격(BLP)은 복수의 채널 구조물들 각각의 폭(CSW)보다 좁을 수 있다. 예시적인 실시 예에서, 하나의 채널 구조물 상에는 Z축 방향으로 채널 구조물과 오버랩되도록 2개 이상의 비트 라인들이 배치될 수 있다. 예를 들어, 제1 채널 구조물(C1) 및 제2 채널 구조물(C2) 상에는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)이 배치될 수 있고, 제1 채널 구조물(C1) 및 제2 채널 구조물(C2) 각각은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 중 대응하는 하나와 연결될 수 있다. 또는, 예를 들어, 제3 채널 구조물(C3) 및 제4 채널 구조물(C4) 상에는 제3 비트 라인(BL3) 및 제4 비트 라인(BL4)이 배치될 수 있고, 제3 채널 구조물(C3) 및 제4 채널 구조물(C4) 각각은 제3 비트 라인(BL3) 및 제4 비트 라인(BL4) 중 대응하는 하나와 연결될 수 있다.
제1 내지 제4 채널 구조물(C1~C4)은 복수의 콘택들(CNT)을 통해 제1 내지 제4 비트 라인(BL1~BL4)과 전기적으로 연결될 수 있다. 4개의 채널 구조물인 제1 내지 제4 채널 구조물(C1~C4) 각각이 제1 내지 제4 비트 라인(BL1~BL4) 중 대응하는 비트 라인에 연결되는 방식은 4가지가 가능하고 복수의 콘택들(CNT)이 배치되는 방식도 4가지 타입이 가능하다.
도 3(a)를 참조하면, 제1 배치 구조(CG1)으로 배치된 복수의 콘택들(CNT)이 형성될 수 있다. 예를 들어, 제1 배치 구조(CG1)의 복수의 콘택들(CNT)은 제1 채널 구조물(C1)을 제2 비트 라인(BL2)에 연결하고, 제2 채널 구조물(C2)을 제1 비트 라인(BL1)에 연결하고, 제3 채널 구조물(C3)을 제4 비트 라인(BL4)에 연결하고, 제4 채널 구조물(C4)을 제3 비트 라인(BL3)에 연결할 수 있다.
도 3(b)를 참조하면, 제2 배치 구조(CG2)으로 배치된 복수의 콘택들(CNT)이 형성될 수 있다. 예를 들어, 제2 배치 구조(CG2)의 복수의 콘택들(CNT)은 제1 채널 구조물(C1)을 제1 비트 라인(BL1)에 연결하고, 제2 채널 구조물(C2)을 제2 비트 라인(BL2)에 연결하고, 제3 채널 구조물(C3)을 제3 비트 라인(BL3)에 연결하고, 제4 채널 구조물(C4)을 제4 비트 라인(BL4)에 연결할 수 있다.
도 3(c)를 참조하면, 제3 배치 구조(CG3)으로 배치된 복수의 콘택들(CNT)이 형성될 수 있다. 제3 배치 구조(CG3)의 복수의 콘택들(CNT)은 제1 채널 구조물(C1)을 제2 비트 라인(BL2)에 연결하고, 제2 채널 구조물(C2)을 제1 비트 라인(BL1)에 연결하고, 제3 채널 구조물(C3)을 제3 비트 라인(BL3)에 연결하고, 제4 채널 구조물(C4)을 제4 비트 라인(BL4)에 연결할 수 있다.
도 3(d)를 참조하면, 제4 배치 구조(CG4)으로 배치된 복수의 콘택들(CNT)이 형성될 수 있다. 제4 배치 구조(CG4)의 복수의 콘택들(CNT)은 제1 채널 구조물(C1)을 제1 비트 라인(BL1)에 연결하고, 제2 채널 구조물(C2)을 제2 비트 라인(BL2)에 연결하고, 제3 채널 구조물(C3)을 제4 비트 라인(BL4)에 연결하고, 제4 채널 구조물(C4)을 제3 비트 라인(BL3)에 연결할 수 있다.
복수의 채널 구조물들 각각은 인접하게 배치된 다른 채널 구조물들에 의해 다양한 크기의 기생 커패시턴스가 발생될 수 있다. 복수의 채널 구조물들 각각은 인접하게 배치된 다른 채널 구조물의 수가 증가될수록, 인접하게 배치된 다른 채널 구조물과의 거리가 가까워질수록 발생되는 기생 커패시턴스의 크기가 증가될 수 있다. 따라서, 복수의 채널 구조물들 각각의 기생 커패시턴스에 의해 발생하는 복수의 비트 라인들 각각의 전기적 특성을 균일하게 관리하기 위해 본 개시에 따른 메모리 장치는, 복수의 채널 구조물들의 배치를 고려하여, 복수의 채널 구조물들과 복수의 비트 라인들을 연결하는 복수의 콘택들(CNT)이 배치될 수 있다. 메모리 셀 어레이에 형성된 채널 구조물들에는 도 3(a) 내지 도 3(d)에 도시된 제1 내지 제4 배치 구조(CG1~CG4) 중 적어도 하나의 배치 구조의 콘택들(CNT)이 선택적으로 형성될 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL1~BLj, 예를 들어, 도 1의 BL)과 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인 컷들에 의해 구분되는 복수의 서브 어레이들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(100)는 복수의 워드 라인 컷들에 의해 구분되고 제1 내지 제4 비트 라인(BL1~BL4)과 연결되는 서브 어레이들을 포함할 수 있고, 상기 서브 어레이들은 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2)를 포함할 수 있다. 도 4에서는 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2)만을 도시하였으나 설명의 편의를 위한 것이며, 메모리 셀 어레이(100)는 다른 비트 라인들(BL5~BLj)에 연결되는 서브 어레이들을 더 포함할 수 있고, 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2) 이외의 서브 어레이들이 제1 내지 제4 비트 라인(BL1~BL4)과 추가로 연결될 수 있다.
예시적인 실시 예에서, 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2)는 서로 인접하게 배치될 수도 있다. 또는, 예시적인 실시 예에서, 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2) 사이에 다른 서브 어레이가 배치됨으로써 서로 이격될 수도 있다.
예시적인 실시 예에서, 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2)는 채널 구조물들과 제1 내지 제4 비트 라인(BL1~BL4)을 서로 연결하는 콘택들의 배치 구조가 서로 상이할 수 있다. 예를 들어, 제1 서브 어레이(SA1)에는 도 3의 제1 배치 구조(CG1)의 콘택들이 형성될 수 있고, 제2 서브 어레이(SA2)에는 도 3의 제2 배치 구조(CG2)의 콘택들이 형성될 수 있다. 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2) 각각에 형성되는 콘택들의 배치 구조가 서로 상이하므로, 제1 서브 어레이(SA1)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이로 인하여 발생된 제1 내지 제4 비트 라인(BL1~BL4) 각각의 전기적 특성의 차이를, 제2 서브 어레이(SA2)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이를 이용하여 상쇄시킬 수 있다. 따라서, 제1 내지 제4 비트 라인(BL1~BL4)의 전기적 특성이 서로 균일해질 수 있다.
다만, 본 개시에 따른 메모리 셀 어레이(100)는 제1 배치 구조(CG1)의 콘택들을 포함하는 제1 서브 어레이(SA1) 및 제2 배치 구조(CG2)의 콘택들을 포함하는 제2 서브 어레이(SA2)를 포함하는 것에 한정되지는 않는다. 본 개시에 따른 메모리 셀 어레이(100)는 도 3의 제1 내지 제4 배치 구조(CG1~CG4) 중 선택된 적어도 하나의 배치 구조의 콘택들을 포함하는 특정 서브 어레이를 포함할 수 있고, 상기 특정 서브 어레이에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이를 상쇄시키기 위한 다른 서브 어레이를 포함할 수 있다.
도 5는 본 개시에 따른 메모리 장치를 도시한 평면도로서 도 4의 제1 서브 어레이를 설명하기 위한 도면이다. 도 6은 도 5의 메모리 장치를 I-I' 단면으로 자른 단면도이다.
도 5를 참조하면, 제1 서브 어레이(SA1)는 Y축 방향의 경계에 워드 라인 컷 영역(WLC1)이 형성될 수 있고, Y축 방향의 역방향의 경계에 워드 라인 컷 영역(WLC2)이 형성될 수 있다. 워드 라인 컷 영역들(WLC1, WLC2)에 의해 제1 서브 어레이(SA1)가 정의될 수 있고, 다른 서브 어레이와 분리될 수 있다.
제1 서브 어레이(SA1)는 복수의 채널 구조물들(CS)을 포함할 수 있다. 복수의 채널 구조물들(CS)은 허니콤 구조로 배치될 수 있다.
제1 서브 어레이(SA1)는 제1 내지 제4 채널 그룹(CA1~CA4)을 포함할 수 있다. 제1 채널 그룹(CA1)에 포함된 복수의 채널 구조물들(CS)의 배치 구조는 제2 채널 그룹(CA2)에 포함된 복수의 채널 구조물들(CS)의 배치 구조를 Y축 방향으로 이동시킨 것과 일치할 수 있다. 또한, 제2 채널 그룹(CA2)에 포함된 복수의 채널 구조물들(CS)의 배치 구조는 제3 채널 그룹(CA3)에 포함된 복수의 채널 구조물들(CS)의 배치 구조를 Y축 방향으로 이동시킨 것과 일치할 수 있고, 제3 채널 그룹(CA3)에 포함된 복수의 채널 구조물들(CS)의 배치 구조는 제4 채널 그룹(CA4)에 포함된 복수의 채널 구조물들(CS)의 배치 구조를 Y축 방향으로 이동시킨 것과 일치할 수 있다.
제1 채널 그룹(CA1) 및 제2 채널 그룹(CA2)의 경계에는 제1 선택 라인 컷 영역(SSLC1)이 형성될 수 있고, 제2 채널 그룹(CA2) 및 제3 채널 그룹(CA3)의 경계에는 제2 선택 라인 컷 영역(SSLC2)이 형성될 수 있고, 제3 채널 그룹(CA3) 및 제4 채널 그룹(CA4)의 경계에는 제3 선택 라인 컷 영역(SSLC3)이 형성될 수 있다. 워드 라인 컷 영역들(WLC1, WLC2), 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3)에 의하여 제1 내지 제4 채널 그룹(CA1~CA4)이 정의될 수 있다.
예시적인 실시 예에서, 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3)에는 채널 구조물들(CS)이 형성되지 않을 수 있고, 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3)은 채널 구조물들(CS)과 이격될 수 있다.
예시적인 실시 예에서, 제1 내지 제3 선택 라인 컷 영역(SSLC1~SSLC3) 각각은 채널 구조물들(CS)과의 일정한 거리를 확보하기 위해 기판의 주면과 평행한 면(예를 들어, X-Y평면)에서 물결 모양(Wave shape)을 가질 수 있다. 도 5에서는 하나의 서브 어레이에 3개의 선택 라인 컷 영역들이 형성된 예에 대해 도시하였으나, 본 개시에 따른 메모리 장치는 이에 한정되지 않는다. 도 24에 도시된 바와 같이 워드 라인 컷 영역들(WLC1, WLC2) 사이에 형성되는 선택 라인 컷 영역의 수는 다양하게 변형될 수 있고, 제1 서브 어레이(SA1)에 포함되는 채널 그룹의 수도 다양하게 변형될 수 있다.
복수의 채널 구조물들(CS) 각각은 인접한 다른 채널 구조물의 수 및 다른 채널 구조물과의 거리에 따라 기생 커패시턴스의 크기가 달라질 수 있다. 복수의 채널 구조물들(CS) 각각은 인접한 다른 채널 구조물의 수가 증가할수록, 다른 채널 구조물과의 거리가 가까워질수록 기생 커패시턴스의 크기가 증가할 수 있다.
예를 들어, 워드 라인 컷 영역들(WLC1, WLC2)과 가장 인접하게 배치되는 제1 타입의 채널 구조물들(CS1)은 워드 라인 컷 영역들(WLC1, WLC2)에 의하여 다른 채널 구조물과의 거리가 일정 거리 이상 멀어질 수 있다. 제1 타입의 채널 구조물들(CS1)의 제1 기생 커패시턴스는 상대적으로 작을 수 있다.
또한, 예를 들어, 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3) 중 하나와 가장 인접하게 배치되는 제2 타입의 채널 구조물들(CS2)의 제2 기생 커패시턴스는 제1 타입의 채널 구조물들(CS1)의 제1 기생 커패시턴스보다 클 수 있다. 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3)은 스트링 선택 라인이 제거될 뿐 워드 라인들이 제거되지는 않고, 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3)의 폭은 워드 라인 컷 영역들(WLC1, WLC2)의 폭보다 작을 수 있으므로, 제2 타입의 채널 구조물들(CS2)의 제2 기생 커패시턴스는 제1 타입의 채널 구조물들(CS1)의 제1 기생 커패시턴스보다 클 수 있다.
반면, 워드 라인 컷 영역들(WLC1, WLC2), 제1 선택 라인 컷 영역(SSLC1), 제2 선택 라인 컷 영역(SSLC2), 및 제3 선택 라인 컷 영역(SSLC3)으로부터 거리가 상대적으로 멀고, 다른 채널 구조물들에 의해 둘러싸이는 제3 타입의 채널 구조물들(CS3)의 제3 기생 커패시턴스는 제2 타입의 채널 구조물들(CS2)의 제2 기생 커패시턴스보다 클 수 있다.
도 5에는 제1 내지 제4 비트 라인(BL1~BL4)에 연결된 제1 서브 어레이(SA1)만이 도시되었으나, 제1 서브 어레이(SA1)에 X축 방향으로 인접한 다른 서브 어레이 역시 복수의 채널 구조물들(CS)을 포함할 수 있고, 제1 서브 어레이(SA1)에 X축 방향의 역방향으로 인접한 다른 서브 어레이 역시 복수의 채널 구조물들(CS)을 포함할 수 있다. 복수의 채널 구조물들(CS)은 허니콤 구조로 배치되므로 제1 타입의 채널 구조물들(CS1), 및 제2 타입의 채널 구조물들(CS2) 각각은 2개의 다른 채널 구조물들이 기준 거리(예를 들어, 도 3의 CSP)만큼 인접하게 배치될 수 있다. 반면, 제3 타입의 채널 구조물들(CS3) 각각은 4개의 다른 채널 구조물들이 기준 거리(예를 들어, 도 3의 CSP)만큼 인접하게 배치될 수 있다.
제1 내지 제4 비트 라인(BL1~BL4) 각각은 제1 채널 그룹(CA1)에 포함된 하나의 채널 구조물, 제2 채널 그룹(CA2)에 포함된 하나의 채널 구조물, 제3 채널 그룹(CA3)에 포함된 하나의 채널 구조물, 및 제4 채널 그룹(CA4)에 포함된 하나의 채널 구조물과 복수의 콘택들(CNT)을 통해 연결될 수 있다. 예시적인 실시 예에서, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 동일한 콘택 그룹이 반복적으로 형성될 수 있다. 예를 들어, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제1 배치 구조(CG1)의 콘택들(CNT)이 형성될 수 있다. 제1 배치 구조(CG1)은 도 3에서 설명된 제1 배치 구조(CG1)과 동일한 콘택의 배치 방식을 의미할 수 있다.
도 5 및 도 6을 참조하면, 메모리 장치의 기판(102)은 X축 방향 및 Y축 방향으로 연장되는 주면을 가질 수 있다. 예시적인 실시 예에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 예시적인 실시 예에서, 기판(102)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
복수의 워드 라인들(WL~WLn)은 기판(102) 상에서 주면에 평행한 수평 방향, 즉, X-Y 평면을 따라 연장되고, 기판(102)의 주면에 수직인 수직 방향(Z축 방향)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다.
워드 라인 컷 영역들(WLC1, WLC2)이 기판(102)의 주면에 평행한 X축 방향으로 연장될 수 있다. 워드 라인 컷 영역들(WLC1, WLC2)은 Y축 방향을 따르는 복수의 워드 라인들(WL1~WLn)의 폭을 한정할 수 있다. 복수의 워드 라인들(WL1~WLn)은 워드 라인 컷 영역들(WLC1, WLC2)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
기판(102)에는 복수의 공통 소스 영역(172)이 X축 방향을 따라 연장될 수 있다. 예시적인 실시 예에서, 복수의 공통 소스 영역(172)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
워드 라인 컷 영역들(WLC1, WLC2) 각각의 내부에 절연 스페이서(192) 및 공통 소스 라인(CSL)이 형성될 수 있다. 복수의 공통 소스 라인(CSL)은 복수의 공통 소스 영역(172) 상에서 X축 방향을 따라 연장될 수 있다. 복수의 공통 소스 라인(CSL)은 한 쌍의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 및 한 쌍의 스트링 선택 라인(SSL1)의 일 측에서 워드 라인 컷 영역들(WLC1, WLC2)의 일부를 채우도록 형성될 수 있다.
이웃하는 2 개의 워드 라인 컷 영역들(WLC1, WLC2) 사이에는 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 및 적어도 하나의 스트링 선택 라인(SSL1)이 차례로 적층될 수 있다. 도 5에서는 기판(102) 상에 1 개의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn) 및 1 개의 스트링 선택 라인(SSL1)이 수직 방향을 따라 차례로 적층된 경우를 예시하였으나, 이는 설명 및 도시의 편의를 위한 것으로서, 본 발명의 기술적 사상이 첨부 도면에 예시된 바에 한정되는 것은 아니다. Y축 방향에서 이웃하는 2 개의 스트링 선택 라인(SSL1)은 제1 내지 제3 선택 라인 컷 영역(SSLC1~SSLC3)에 의해 서로 분리될 수 있고 상호 이격될 수 있다. 제1 내지 제3 선택 라인 컷 영역(SSLC1~SSLC3)은 절연막(174)으로 채워질 수 있다. 절연막(174)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제1 내지 제3 선택 라인 컷 영역(SSLC1~SSLC3)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다.
적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 및 적어도 하나의 스트링 선택 라인(SSL1)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 및 적어도 하나의 스트링 선택 라인(SSL1)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
기판(102)과 적어도 하나의 접지 선택 라인(GSL)과의 사이와, 상기 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 및 적어도 하나의 스트링 선택 라인(SSL1) 각각의 사이에는 절연막(176)이 배치될 수 있다. 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다.
복수의 채널 구조물들(CS)은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 적어도 하나의 스트링 선택 라인(SSL1), 및 복수의 절연막(176)을 관통하여 Z축 방향으로 연장될 수 있다. 복수의 채널 구조물(CS)은 X축 방향 및 Y축 방향을 따라 소정 간격을 사이에 두고 상호 이격되어 배치될 수 있다.
복수의 채널 구조물(CS)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 예시적인 실시 예에서, 게이트 유전막(182)과 그라운드 선택 라인(GSL)과의 사이, 게이트 유전막(182)과 복수의 워드 라인들(WL1~WLn)과의 사이, 및 게이트 유전막(182)과 스트링 선택 라인(SSL1)과의 사이에는 각각 배리어 금속막이 형성될 수도 있다.
채널 영역(184)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(184)은 실린더 형상을 가질 수 있다. 채널 영역(184)의 내부 공간은 매립 절연막(186)으로 채워질 수 있다.
매립 절연막(186)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(186)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시 예에서 매립 절연막(186)은 생략 가능하며, 이 경우 채널 영역(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다.
드레인 영역(188)은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 드레인 영역(188)은 절연막(187)에 의해 상호 절연될 수 있다. 절연막(187)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
각각의 드레인 영역(188)은 복수의 콘택들(CNT)을 통해 복수의 비트 라인들(예를 들어, 도 1의 BL) 중 대응하는 하나의 제1 비트 라인(BL1)에 연결될 수 있다. 복수의 콘택들(CNT)은 절연막(193)에 의해 상호 절연될 수 있다.
도 7은 본 개시에 따른 메모리 장치를 도시한 평면도로서 도 4의 제2 서브 어레이를 설명하기 위한 도면이다. 도 7에 대한 설명에서는 도 5에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 7을 참조하면, 제2 서브 어레이(SA2)는 Y축 방향의 경계 및 Y축 방향의 역방향의 경계에 워드 라인 컷 영역들(WLC1, WLC2)이 각각 형성될 수 있다. 워드 라인 컷 영역들(WLC1, WLC2)에 의해 제2 서브 어레이(SA2)가 정의될 수 있다.
제2 서브 어레이(SA2)는 제1 내지 제4 채널 그룹(CA1~CA4)을 포함할 수 있다. 제2 서브 어레이(SA2)는 허니콤 구조로 배치된 복수의 채널 구조물들(CS)을 포함할 수 있다.
제1 내지 제4 비트 라인(BL1~BL4) 각각은 제1 채널 그룹(CA1)에 포함된 하나의 채널 구조물, 제2 채널 그룹(CA2)에 포함된 하나의 채널 구조물, 제3 채널 그룹(CA3)에 포함된 하나의 채널 구조물, 및 제4 채널 그룹(CA4)에 포함된 하나의 채널 구조물과 복수의 콘택들(CNT)을 통해 연결될 수 있다.
제2 서브 어레이(SA2)는 도 5의 제1 서브 어레이(SA1)와 비교하여, 콘택들(CNT)의 배치가 상이할 수 있다. 예시적인 실시 예에서, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제2 배치 구조(CG2)의 콘택들(CNT)이 형성될 수 있다. 제2 배치 구조(CG2)은 도 3에서 설명된 제2 배치 구조(CG2)과 동일한 콘택 배치 방식을 의미할 수 있다.
도 8은 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 5 및 도 8을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제1 배치 구조(CG1)의 콘택들(CNT)이 배치됨에 따라, 제1 서브 어레이(SA1)의 콘택 배치 구조를 CG1-CG1-CG1-CG1으로 지칭할 수 있다.
기생 커패시턴스를 개략적으로 계산하기 위해 제1 타입의 채널 구조물(CS1)의 제1 기생 커패시턴스를 ‘1’로 정의할 수 있고, 제2 타입의 채널 구조물(CS2)의 제2 기생 커패시턴스를 ‘2’로 정의할 수 있고, 제3 타입의 채널 구조물(CS3)의 제2 기생 커패시턴스를 ‘3’으로 정의할 수 있다.
제1 비트 라인(BL1) 및 제4 비트 라인(BL4) 각각에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1) 및 제4 비트 라인(BL4) 각각에 연결되는 제1 서브 어레이(SA1)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+3+3=12’일 수 있다.
또는, 제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제1 서브 어레이(SA1)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+2+2+2=7’일 수 있다.
반면, 제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제1 서브 어레이(SA1)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+2+2+1=7’일 수 있다.
도 7 및 도 8을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제2 배치 구조(CG2)의 콘택들(CNT)이 배치됨에 따라, 제2 서브 어레이(SA2)의 콘택 배치 구조를 CG2-CG2-CG2-CG2으로 지칭할 수 있다.
제2 비트 라인(BL2) 및 제3 비트 라인(BL3) 각각에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2) 및 제3 비트 라인(BL3) 각각에 연결되는 제2 서브 어레이(SA2)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+3+3=12’일 수 있다.
또는, 제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제2 서브 어레이(SA2)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+2+2+2=7’일 수 있다.
반면, 제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제2 서브 어레이(SA2)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+2+2+1=7’일 수 있다.
도 4 및 도 8을 참조하면, 제1 내지 제4 비트 라인(BL1~BL4)에 연결되는 모든 서브 어레이들이 CG1-CG1-CG1-CG1의 타입으로 배치된 콘택들(CNT)을 포함한다고 가정하는 경우, 제1 비트 라인(BL1) 및 제4 비트 라인(BL4)은 제2 비트 라인(BL2) 및 제4 비트 라인(BL4)에 비해 비트 라인 로딩이 커질 수 있고, 비트 라인별로 전기적 특성이 달라질 수 있다.
본 개시에 따른 메모리 장치의 메모리 셀 어레이(100)는, 채널 구조물과 이에 대응하는 비트라인을 연결하는 콘택들의 배치 구조가 서로 상이한 서브 어레이들(예를 들어, 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2))을 포함함으로써, 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스들을 균일하게 유지할 수 있고, 비트 라인들 별로 전기적 특성이 균일화될 수 있다.
도 5에 도시된 제1 서브 어레이(SA1)에 형성된 콘택들(CNT) 및 도 7에 도시된 제2 서브 어레이(SA2)에 형성된 콘택들(CNT)의 배치는 본 개시에 따른 일 예시로서, 본 개시에 따른 메모리 장치는 이에 한정되지는 않는다. 본 개시에 따른 메모리 장치는 비트 라인들(BL1~BLj)의 전기적 특성이 균일하록 메모리 셀 어레이(100)에 도 3의 제1 내지 제4 배치 구조(CG1~CG4)의 콘택들이 다양하게 형성될 수 있다. 예를 들어, 메모리 셀 어레이(100)는 제3 배치 구조(CG3)의 콘택들이 순차적으로 배치되는 제1 내지 제4 채널 그룹(CA4)을 포함하는 서브 어레이를 포함할 수도 있고, 제4 배치 구조(CG4)의 콘택들이 순차적으로 배치되는 제1 내지 제4 채널 그룹(CA4)을 포함하는 서브 어레이를 포함할 수도 있다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다. 도 9에 대한 설명에서는 도 4의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 9를 참조하면, 메모리 셀 어레이(100a)는 복수의 워드 라인 컷들에 의해 정의되고 제1 내지 제4 비트 라인(BL1~BL4)과 연결되는 제3 서브 어레이(SA3) 및 제4 서브 어레이(SA4)를 포함할 수 있다.
제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2) 각각에는 도 3의 제1 배치 구조(CG1) 및 제2 배치 구조(CG2)의 콘택들이 형성될 수 있다. 예시적인 실시 예에서, 제3 서브 어레이(SA3) 및 제4 서브 어레이(SA4)는 채널 구조물들과 제1 내지 제4 비트 라인(BL1~BL4)을 서로 연결하는 콘택들의 배치 구조가 서로 상이할 수 있다. 제3 서브 어레이(SA3)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이로 인하여 제1 내지 제4 비트 라인(BL1~BL4)에 발생된 비트 라인 로딩의 차이를, 제4 서브 어레이(SA4)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이를 이용하여 상쇄시킬 수 있다. 채널 구조물들 간의 기생 커패시턴스로 인하여 제1 내지 제4 비트 라인(BL1~BL4) 각각에 발생하는 비트 라인 로딩이 서로 균일해질 수 있다.
도 10 및 도 11은 본 개시에 따른 메모리 장치를 도시한 평면도로서 도 9의 제3 서브 어레이 및 제4 서브 어레이를 각각 설명하기 위한 도면이다. 도 10 및 도 11에 대한 설명에서는 도 5 및 도 7의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 10을 참조하면, 제3 서브 어레이(SA3)는 워드 라인 컷 영역들(WLC1, WLC2)에 의해 정의될 수 있다. 제3 서브 어레이(SA3)는 제1 내지 제4 채널 그룹(CA1~CA4)을 포함할 수 있고, 허니콤 구조로 배치된 복수의 채널 구조물들(CS)을 포함할 수 있다.
제3 서브 어레이(SA3)의 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제1 배치 구조(CG1)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 및 제2 배치 구조(CG2)의 콘택들(CNT)이 순차적으로 배치될 수 있다. 제1 배치 구조(CG1) 및 제2 배치 구조(CG2) 각각은 도 3에서 설명된 제1 배치 구조(CG1) 및 제2 배치 구조(CG2)과 동일한 콘택 배치 방식을 의미할 수 있다.
도 11을 참조하면, 제4 서브 어레이(SA4)는 워드 라인 컷 영역들(WLC1, WLC2)에 의해 정의될 수 있다. 제4 서브 어레이(SA4)는 제1 내지 제4 채널 그룹(CA1~CA4)을 포함할 수 있고, 허니콤 구조로 배치된 복수의 채널 구조물들(CS)을 포함할 수 있다.
제4 서브 어레이(SA4)의 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제2 배치 구조(CG2)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 및 제1 배치 구조(CG1)의 콘택들(CNT)이 순차적으로 이 배치될 수 있다. 제1 배치 구조(CG1) 및 제2 배치 구조(CG2) 각각은 도 3에서 설명된 제1 배치 구조(CG1) 및 제2 배치 구조(CG2)과 동일한 콘택 배치 방식을 의미할 수 있다.
도 12는 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 10 및 도 12을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제1 배치 구조(CG1)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 및 제2 배치 구조(CG2)의 콘택들(CNT)이 배치됨에 따라, 제3 서브 어레이(SA3)의 콘택 배치 구조를 CG1-CG1-CG2-CG2으로 지칭할 수 있다.
제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제3 서브 어레이(SA3)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+2=10’일 수 있다.
제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제3 서브 어레이(SA3)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+2+3+3=9’일 수 있다.
제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제3 서브 어레이(SA3)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+2+3+3=10’일 수 있다.
제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제3 서브 어레이(SA3)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+1=9’일 수 있다.
도 11 및 도 12를 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제2 배치 구조(CG2)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 및 제1 배치 구조(CG1)의 콘택들(CNT)이 배치됨에 따라, 제4 서브 어레이(SA4)의 콘택 배치 구조를 CG2-CG2-CG1-CG1으로 지칭할 수 있다.
제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제4 서브 어레이(SA4)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+2+3+3=9’일 수 있다.
제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제4 서브 어레이(SA4)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+2=10’일 수 있다.
제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제4 서브 어레이(SA4)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+1=9’일 수 있다.
제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제4 서브 어레이(SA4)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+2+3+3=10’일 수 있다.
본 개시에 따른 메모리 장치의 메모리 셀 어레이(예를 들어 도 9의 100a)는, 채널 구조물과 이에 대응하는 비트 라인을 연결하는 콘택들의 배치 구조가 서로 상이한 서브 어레이들(예를 들어, 제3 서브 어레이(SA3) 및 제4 서브 어레이(SA4))을 포함함으로써, 채널 구조물들의 기생 커패시턴스로 인한 비트 라인들 각각의 전기적 특성이 균일화될 수 있다.
도 13는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다. 도 13에 대한 설명에서는 도 4의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 13을 참조하면, 메모리 셀 어레이(100b)는 복수의 워드 라인 컷들에 의해 정의되고 제1 내지 제4 비트 라인(BL1~BL4)과 연결되는 제5 서브 어레이(SA5) 및 제6 서브 어레이(SA6)를 포함할 수 있다.
예시적인 실시 예에서, 제5 서브 어레이(SA5) 및 제6 서브 어레이(SA6)는 채널 구조물들과 제1 내지 제4 비트 라인(BL1~BL4)을 서로 연결하는 콘택들의 배치 구조가 서로 상이할 수 있다. 제5 서브 어레이(SA5)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이로 인한 제1 내지 제4 비트 라인(BL1~BL4) 각각의 전기적 특성의 차이를, 제6 서브 어레이(SA6)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이를 이용하여 상쇄시킬 수 있다.
도 14 및 도 15는 본 개시에 따른 메모리 장치를 도시한 평면도로서 도 13의 제5 서브 어레이 및 제6 서브 어레이를 각각 설명하기 위한 도면이다. 도 14 및 도 15에 대한 설명에서는 도 5 및 도 7의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 14를 참조하면, 제5 서브 어레이(SA5)의 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제1 배치 구조(CG1)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 및 제1 배치 구조(CG1)의 콘택들(CNT)이 순차적으로 배치될 수 있다.
도 15을 참조하면, 제6 서브 어레이(SA6)의 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제2 배치 구조(CG2)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 및 제2 배치 구조(CG2)의 콘택들(CNT)이 순차적으로 이 배치될 수 있다.
도 16은 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 14 및 도 16을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제1 배치 구조(CG1)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 및 제1 배치 구조(CG1)의 콘택들(CNT)이 배치됨에 따라, 제5 서브 어레이(SA5)의 콘택 배치 구조를 CG1-CG2-CG2-CG1으로 지칭할 수 있다.
제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제5 서브 어레이(SA5)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+2+2+3=10’일 수 있다.
제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제5 서브 어레이(SA5)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+3+3+2=9’일 수 있다.
제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제5 서브 어레이(SA5)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+3+3+1=9’일 수 있다.
제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제5 서브 어레이(SA5)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+2+2+3=10’일 수 있다.
도 15 및 도 16을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제2 배치 구조(CG2)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 및 제2 배치 구조(CG2)의 콘택들(CNT)이 배치됨에 따라, 제6 서브 어레이(SA6)의 콘택 배치 구조를 CG2-CG1-CG1-CG2으로 지칭할 수 있다.
제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제6 서브 어레이(SA6)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+3+3+2=9’일 수 있다.
제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제6 서브 어레이(SA6)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+2+2+3=10’일 수 있다.
제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제6 서브 어레이(SA6)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+2+2+3=10’일 수 있다.
제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제6 서브 어레이(SA6)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+3+3+1=9’일 수 있다.
본 개시에 따른 메모리 장치의 메모리 셀 어레이(예를 들어 도 13의 100b)는, 채널 구조물과 이에 대응하는 비트라인을 연결하는 콘택들의 배치 구조가 서로 상이한 서브 어레이들(예를 들어, 제6 서브 어레이(SA6) 및 제7 서브 어레이(SA7))을 포함함으로써, 채널 구조물들 간의 기생 커패시턴스로 인한 비트 라인들의 전기적 특성이 균일화될 수 있다.
도 17은 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다. 도 17에 대한 설명에서는 도 4의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 17을 참조하면, 메모리 셀 어레이(100c)는 복수의 워드 라인 컷들에 의해 정의되고 제1 내지 제4 비트 라인(BL1~BL4)과 연결되는 제7 서브 어레이(SA7) 및 제8 서브 어레이(SA8)를 포함할 수 있다.
제7 서브 어레이(SA7)는 도 3의 제1 배치 구조(CG1), 제2 배치 구조(CG2), 및 제3 배치 구조(CG3)의 콘택들이 형성될 수 있고, 제8 서브 어레이(SA8)는 도 3의 제1 배치 구조(CG1), 제2 배치 구조(CG2), 및 제4 배치 구조(CG4)의 콘택들이 형성될 수 있다. 예시적인 실시 예에서, 제7 서브 어레이(SA7) 및 제8 서브 어레이(SA8)는 채널 구조물들과 제1 내지 제4 비트 라인(BL1~BL4)을 서로 연결하는 콘택들의 배치 구조가 서로 상이할 수 있다. 제7 서브 어레이(SA7)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이로 인하여 발생된 제1 내지 제4 비트 라인(BL1~BL4) 각각의 전기적 특성 차이를, 제8 서브 어레이(SA8)에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이를 이용하여 상쇄시킬 수 있다.
도 18 및 도 19는 본 개시에 따른 메모리 장치를 도시한 평면도로서 도 17의 제7 서브 어레이 및 제8 서브 어레이를 각각 설명하기 위한 도면이다. 도 18 및 도 19에 대한 설명에서는 도 5 및 도 7의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 18을 참조하면, 제7 서브 어레이(SA7)의 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제1 배치 구조(CG1)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 및 제3 배치 구조(CG3)의 콘택들(CNT)이 순차적으로 배치될 수 있다.
도 19를 참조하면, 제8 서브 어레이(SA8)의 제1 내지 제4 채널 그룹(CA1~CA4) 각각에는 제2 배치 구조(CG2)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 및 제4 배치 구조(CG4)의 콘택들(CNT)이 순차적으로 이 배치될 수 있다.
도 20은 본 개시에 따른 메모리 장치의 비트 라인들 각각에 연결되는 채널 구조물들의 기생 커패시턴스를 설명하기 위한 도면이다.
도 18 및 도 20을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제1 배치 구조(CG1)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 및 제3 배치 구조(CG3)의 콘택들(CNT)이 배치됨에 따라, 제7 서브 어레이(SA7)의 콘택 배치 구조를 CG1-CG1-CG2-CG3으로 지칭할 수 있다.
제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제7 서브 어레이(SA7)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+3=11’일 수 있다.
제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제7 서브 어레이(SA7)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+2+3+2=8’일 수 있다.
제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제7 서브 어레이(SA7)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+3+3+3=11’일 수 있다.
제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제7 서브 어레이(SA7)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+1=9’일 수 있다.
도 19 및 도 20을 참조하면, 제1 내지 제4 채널 그룹(CA1~CA4) 각각에 순차적으로 제2 배치 구조(CG2)의 콘택들(CNT), 제2 배치 구조(CG2)의 콘택들(CNT), 제1 배치 구조(CG1)의 콘택들(CNT), 및 제4 배치 구조(CG4)의 콘택들(CNT)이 배치됨에 따라, 제8 서브 어레이(SA8)의 콘택 배치 구조를 CG2-CG2-CG1-CG4으로 지칭할 수 있다.
제1 비트 라인(BL1)에는, 제1 채널 그룹(CA1)의 제1 타입의 채널 구조물(CS1), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제2 타입의 채널 구조물(CS2)가 연결될 수 있다. 따라서, 제1 비트 라인(BL1)에 연결되는 제8 서브 어레이(SA8)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘1+2+3+2=8’일 수 있다.
제2 비트 라인(BL2)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제2 비트 라인(BL2)에 연결되는 제8 서브 어레이(SA8)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+3=11’일 수 있다.
제3 비트 라인(BL3)에는, 제1 채널 그룹(CA1)의 제3 타입의 채널 구조물(CS3), 제2 채널 그룹(CA2)의 제3 타입의 채널 구조물(CS3), 제3 채널 그룹(CA3)의 제2 타입의 채널 구조물(CS2), 제4 채널 그룹(CA4)의 제1 타입의 채널 구조물(CS1)가 연결될 수 있다. 따라서, 제3 비트 라인(BL3)에 연결되는 제8 서브 어레이(SA8)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘3+3+2+1=9’일 수 있다.
제4 비트 라인(BL4)에는, 제1 채널 그룹(CA1)의 제2 타입의 채널 구조물(CS2), 제2 채널 그룹(CA2)의 제2 타입의 채널 구조물(CS2), 제3 채널 그룹(CA3)의 제3 타입의 채널 구조물(CS3), 제4 채널 그룹(CA4)의 제3 타입의 채널 구조물(CS3)가 연결될 수 있다. 따라서, 제4 비트 라인(BL4)에 연결되는 제8 서브 어레이(SA8)의 채널 구조물들(CS)의 기생 커패시턴스의 합은 ‘2+2+3+3=10’일 수 있다.
본 개시에 따른 메모리 장치의 메모리 셀 어레이(예를 들어 도 17의 100c)는, 채널 구조물과 이에 대응하는 비트라인을 연결하는 콘택들의 배치 구조가 서로 상이한 서브 어레이들(예를 들어, 제7 서브 어레이(SA7) 및 제8 서브 어레이(SA8))을 포함함으로써, 채널 구조물들의 기생 커패시턴스에 의한 비트 라인들 각각의 전기적 특성이 균일화될 수 있다.
도 21 및 도 22는 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 셀 어레이(100d)에서는 동일한 콘택 배치 구조를 갖는 서브 어레이들이, 복수의 비트 라인들(BL1~BLj)이 연장되는 방향의 수직 방향(예를 들어, X축 방향)으로 나란하게 배치될 수 있다.
제1 내지 제4 비트 라인(BL1~BL4)과 연결되는 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2)를 포함할 수 있고, 제i 내지 제i+4 비트 라인(BLi~BLi+4)과 연결되는 제1 서브 어레이(SA1d) 및 제2 서브 어레이(SA2d)를 포함할 수 있다. 제1 서브 어레이(SA1) 및 제1 서브 어레이(SA1d)는 도 5의 제1 서브 어레이(SA1)와 동일한 구조를 가질 수 있고, 제2 서브 어레이(SA2) 및 제2 서브 어레이(SA2d)는 도 7의 제2 서브 어레이(SA2)와 동일한 구조를 가질 수 있다.
제1 서브 어레이(SA1) 및 제1 서브 어레이(SA1d)는 X축 방향으로 서로 나란하게 배치될 수 있고, 제2 서브 어레이(SA2) 및 제2 서브 어레이(SA2d)는 X축 방향으로 서로 나란하게 배치될 수 있다. 다만, 이는 설명의 편의를 위한 일 예시이며, 본 개시에 따른 메모리 셀 어레이(100d)는 도 21에 도시된 바에 한정되지는 않는다.
제1 서브 어레이(SA1)의 경계에 배치되어 제1 서브 어레이(SA1)를 정의하는 워드 라인 컷들은 X축 방향으로 연장될 수 있고, 제1 서브 어레이(SA1d)도 정의할 수 있다. 제1 서브 어레이(SA1) 및 제1 서브 어레이(SA1d)는 서로 인접하게 배치(i=5)될 수도 있고, 또는 제1 서브 어레이(SA1) 및 제1 서브 어레이(SA1d) 사이에 다른 서브 어레이가 배치될 수도 있다.
제2 서브 어레이(SA2)의 경계에 배치되어 제2 서브 어레이(SA2)를 정의하는 워드 라인 컷들은 X축 방향으로 연장될 수 있고, 제2 서브 어레이(SA2d)도 정의할 수 있다. 이 때, 제2 서브 어레이(SA2) 및 제2 서브 어레이(SA2d)는 서로 인접하게 배치(i=5)될 수도 있고, 또는 제2 서브 어레이(SA2) 및 제2 서브 어레이(SA2d) 사이에 다른 서브 어레이가 배치될 수도 있다. 다만, 도 21에 도시된 예는 설명의 편의를 위한 일 예시이며, 본 개시에 따른 메모리 셀 어레이(100d)는 도 21에 도시된 바에 한정되지는 않는다. 메모리 셀 어레이(100d)는 다양한 콘택 배치 구조를 갖는 서브 어레이들을 포함할 수 있고, 동일한 콘택 배치 구조를 갖는 서브 어레이들이, X축 방향으로 나란하게 배치될 수 있다.
도 22을 참조하면, 메모리 셀 어레이(100e)에서는 상이한 콘택 배치 구조를 갖는 서브 어레이들이, X축 방향으로 나란하게 배치될 수 있다.
메모리 셀 어레이(100e)는 제1 내지 제4 비트 라인(BL1~BL4)과 연결되는 제1 서브 어레이(SA1) 및 제2 서브 어레이(SA2)를 포함할 수 있고, 제i 내지 제i+4 비트 라인(BLi~BLi+4)과 연결되는 제3 서브 어레이(SA3e) 및 제4 서브 어레이(SA4e)를 포함할 수 있다. 제3 서브 어레이(SA3e)는 도 10의 제3 서브 어레이(SA3)와 동일한 구조를 가질 수 있고, 제4 서브 어레이(SA4e)는 도 11의 제4 서브 어레이(SA4)와 동일한 구조를 가질 수 있다.
예를 들어, 제1 서브 어레이(SA1) 및 제3 서브 어레이(SA3e)는 X축 방향으로 서로 나란하게 배치될 수 있고, 제2 서브 어레이(SA2) 및 제4 서브 어레이(SA4d)는 X축 방향으로 서로 나란하게 배치될 수 있다. 다만, 도 22에 도시된 예는 설명의 편의를 위한 일 예시이며, 본 개시에 따른 메모리 셀 어레이(100e)는 도 22에 도시된 바에 한정되지는 않는다. 메모리 셀 어레이(100e)는 다양한 콘택 배치 구조를 갖는 서브 어레이들을 포함할 수 있고, 상이한 콘택 배치 구조를 갖는 서브 어레이들이, X축 방향으로 나란하게 배치될 수 있다.
도 23은 본 개시의 예시적 실시 예에 따른 메모리 장치의 메모리 셀 어레이를 설명하기 위한 도면이다. 도 24 및 도 25는 본 개시에 따른 메모리 장치를 도시한 평면도로서 도 23의 제1 서브 어레이 및 제2 서브 어레이를 각각 설명하기 위한 도면이다. 도 23에 대한 설명에서는 도 4의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하고, 도 24 및 도 25에 대한 설명에서는 도 5 및 도 7의 부호와 동일한 부호에 대해서는 중복되는 설명을 생략하겠다.
도 23을 참조하면, 메모리 셀 어레이(100f)는 제1 서브 어레이(SA1f) 및 제2 서브 어레이(SA2f)를 포함할 수 있다. 제1 서브 어레이(SA1f) 및 제2 서브 어레이(SA2f)는 채널 구조물들과 제1 내지 제4 비트 라인(BL1~BL4)을 서로 연결하는 콘택들의 배치 구조가 서로 상이할 수 있다. 예시적인 실시 예에서, 제1 서브 어레이(SA1f) 및 제2 서브 어레이(SA2f) 각각에는 특정 배치 구조의 컨택 배치 패턴이 반복적으로 형성될 수 있다.
도 24를 참조하면, 제1 서브 어레이(SA1f)는 허니콤 구조로 배치되는 복수의 채널 구조물들(CS)를 포함하고, 제1 내지 제x-1 선택 라인 컷 영역(SSLC1~SSLCx-1)에 의해 분리되는 제1 내지 제x 채널 그룹(CA1~CAx)을 포함할 수 있다. 이 때, x는 4보다 큰 자연수일 수 있고, x의 값은 다양하게 변형될 수 있다.
제1 채널 그룹(CA1)에 포함된 복수의 채널 구조물들(CS)의 배치 구조는 제2 채널 그룹(CA2)에 포함된 복수의 채널 구조물들(CS)의 배치 구조를 Y축 방향으로 이동시킨 것과 일치할 수 있다. 또한, 제2 채널 그룹(CA2)에 포함된 복수의 채널 구조물들(CS)의 배치 구조는 제x 채널 그룹(CAx)에 포함된 복수의 채널 구조물들(CS)의 배치 구조를 Y축 방향으로 이동시킨 것과 일치할 수 있다.
예시적인 실시 예에서, 제1 서브 어레이(SA1f)의 제1 내지 제x 채널 그룹(CA1~CAx) 각각에는 제1 배치 구조(CG1)의 콘택들(CNT)이 순차적으로 배치될 수 있다.
도 25를 참조하면, 제2 서브 어레이(SA2f)는 허니콤 구조로 배치되는 복수의 채널 구조물들(CS)를 포함하고, 제1 내지 제x-1 선택 라인 컷 영역(SSLC1~SSLCx-1)에 의해 분리되는 제1 내지 제x 채널 그룹(CA1~CAx)을 포함할 수 있다. 이 때, x는 4보다 큰 자연수일 수 있다.
예시적인 실시 예에서, 제2 서브 어레이(SA2f)의 제1 내지 제x 채널 그룹(CA1~CAx) 각각에는 제2 배치 구조(CG2)의 콘택들(CNT)이 순차적으로 배치될 수 있다.
다만, 본 개시에 따른 메모리 셀 어레이(예를 들어, 도 23의 100f)는 제1 배치 구조(CG1)의 콘택들만을 포함하는 제1 서브 어레이(SA1f) 및 제2 배치 구조(CG2)의 콘택들만을 포함하는 제2 서브 어레이(SA2f)를 포함하는 것에 한정되지는 않는다. 본 개시에 따른 메모리 셀 어레이(100f)는 도 3의 제1 내지 제4 배치 구조(CG1~CG4) 중 선택된 적어도 하나의 배치 구조의 콘택들을 포함하는 특정 서브 어레이를 포함할 수 있고, 상기 특정 서브 어레이에 포함된 채널 구조물들 각각의 기생 커패시턴스 차이를 상쇄시키기 위한 다른 서브 어레이를 포함할 수 있다.

Claims (10)

  1. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들;
    제1 수평 방향으로 상호 평행하게 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들;
    상기 기판 상에서 상기 복수의 워드 라인들을 관통하여 상기 수직 방향으로 연장되고 허니콤(honeycomb) 구조로 배치되는 복수의 채널 구조물들을 포함하는 메모리 셀 어레이;
    상기 복수의 채널 구조물의 위에 형성된 복수의 콘택들;
    상기 복수의 콘택들을 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고,
    상기 메모리 셀 어레이는, 상기 복수의 워드 라인 컷 영역들에 의해 정의되고, 상기 복수의 비트 라인들 중 일부의 동일한 비트 라인들에 각각 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고,
    상기 복수의 콘택들 중 상기 제1 서브 어레이에 형성된 콘택들과 상기 복수의 콘택들 중 상기 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이한 것을 특징으로 하는 수직형 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 비트 라인들 사이의 간격은 상기 복수의 채널 구조물들의 폭보다 작은 것을 특징으로 하는 수직형 메모리 장치.
  3. 제1 항에 있어서,
    상기 복수의 워드 라인들과 상기 수직 방향에서 중첩되는 스트링 선택 라인; 및
    상기 제2 수평 방향에서 상기 스트링 선택 라인의 폭을 한정하는 복수의 선택 라인 컷 영역들을 더 포함하고,
    상기 제1 서브 어레이 및 상기 제2 서브 어레이 각각은 상기 복수의 선택 라인 컷 영역들에 의해 서로 분리되는 복수의 채널 그룹들을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제3 항에 있어서,
    상기 복수의 채널 그룹들 각각에 포함되는 채널 구조물들의 배치는 서로 일치하는 것을 특징으로 하는 수직형 메모리 장치.
  5. 제3 항에 있어서,
    상기 제1 서브 어레이 및 상기 제2 서브 어레이 각각은 상기 복수의 비트 라인들 중 제1 내지 제4 비트 라인과 연결되고,
    상기 복수의 채널 그룹들 각각은 상기 제2 수평 방향으로 나란하게 배치되는 제1 채널 구조물 및 제2 채널 구조물을 포함하고, 상기 제2 수평 방향으로 나란하게 배치되는 제3 채널 구조물 및 제4 채널 구조물을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 서브 어레이에 포함된 상기 복수의 채널 그룹들 각각의 상기 제1 채널 구조물은 상기 제2 비트 라인에 연결되고, 상기 제2 서브 어레이에 포함된 상기 복수의 채널 그룹들 각각의 상기 제1 채널 구조물은 상기 제1 비트 라인에 연결되는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제1 항에 있어서,
    상기 메모리 셀 어레이는, 상기 제1 서브 어레이와 연결된 비트 라인들과 다른 비트 라인들과 연결되는 제3 서브 어레이를 포함하고,
    상기 제3 서브 어레이는 상기 제1 서브 어레이와 상기 제1 수평 방향으로 나란하게 배치되고,
    상기 복수의 콘택들 중 상기 제1 서브 어레이에 형성된 콘택들과 상기 복수의 콘택들 중 상기 제3 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이한 것을 특징으로 하는 수직형 메모리 장치.
  8. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들;
    제1 수평 방향으로 상호 평행하게 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들;
    상기 기판 상에서 상기 복수의 워드 라인들을 관통하여 상기 수직 방향으로 연장되고 복수의 채널 구조물들을 포함하는 메모리 셀 어레이;
    상기 복수의 채널 구조물의 위에 형성된 복수의 콘택들;
    상기 복수의 콘택들을 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고,
    상기 메모리 셀 어레이는, 상기 복수의 워드 라인 컷 영역들에 의해 정의되고, 상기 복수의 비트 라인들 중 제1 내지 제4 비트 라인에 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고,
    상기 복수의 콘택들 중 상기 제1 서브 어레이에 형성된 콘택들과 상기 복수의 콘택들 중 상기 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이한 것을 특징으로 하는 수직형 메모리 장치.
  9. 제8 항에 있어서,
    상기 복수의 채널 구조물들 중 하나의 채널 구조물 상에 2개 이상의 비트 라인들이 상기 수직 방향으로 오버랩되도록 배치되는 것을 특징으로 하는 수직형 메모리 장치.
  10. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인들 및 스트링 선택 라인;
    제1 수평 방향으로 상호 평행하게 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인들의 폭을 한정하는 복수의 워드 라인 컷 영역들;
    상기 제2 수평 방향에서 상기 스트링 선택 라인의 폭을 한정하는 복수의 선택 라인 컷 영역들;
    상기 기판 상에서 상기 복수의 워드 라인들을 관통하여 상기 수직 방향으로 연장되고 허니콤 구조로 배치되는 복수의 채널 구조물들을 포함하는 메모리 셀 어레이;
    상기 복수의 채널 구조물의 위에 형성된 복수의 콘택들;
    상기 복수의 콘택들을 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고,
    상기 복수의 채널 구조물들 중 하나의 채널 구조물 상에 2개 이상의 비트 라인들이 상기 수직 방향으로 오버랩되도록 배치되고,
    상기 메모리 셀 어레이는 상기 복수의 워드 라인 컷 영역들에 의해 정의되고, 상기 복수의 비트 라인들 중 제1 내지 제4 비트 라인에 연결되는 제1 서브 어레이 및 제2 서브 어레이를 포함하고,
    상기 복수의 콘택들 중 상기 제1 서브 어레이에 형성된 콘택들과 상기 복수의 콘택들 중 상기 제2 서브 어레이에 형성된 콘택들의 배치 구조가 서로 상이한 것을 특징으로 하는 수직형 메모리 장치.
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