KR20200021779A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20200021779A
KR20200021779A KR1020180097561A KR20180097561A KR20200021779A KR 20200021779 A KR20200021779 A KR 20200021779A KR 1020180097561 A KR1020180097561 A KR 1020180097561A KR 20180097561 A KR20180097561 A KR 20180097561A KR 20200021779 A KR20200021779 A KR 20200021779A
Authority
KR
South Korea
Prior art keywords
bit lines
memory
disposed
word lines
page buffer
Prior art date
Application number
KR1020180097561A
Other languages
English (en)
Other versions
KR102547947B1 (ko
Inventor
윤경화
곽판석
김찬호
임봉순
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180097561A priority Critical patent/KR102547947B1/ko
Priority to US16/449,286 priority patent/US11075216B2/en
Priority to CN201910738613.8A priority patent/CN110853683A/zh
Publication of KR20200021779A publication Critical patent/KR20200021779A/ko
Priority to US16/937,815 priority patent/US11296066B2/en
Priority to US17/357,581 priority patent/US11665907B2/en
Application granted granted Critical
Publication of KR102547947B1 publication Critical patent/KR102547947B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 제1 방향으로 연장된 제1 워드 라인들 및 제2 방향으로 연장된 제1 비트 라인들을 포함하는 제1 메모리 그룹과, 제2 방향으로 연장된 제2 워드 라인들 및 제1 방향으로 연장된 제2 비트 라인들을 포함하고 제1 메모리 그룹에 인접한 제2 메모리 그룹이 배치된 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 제1 메모리 그룹에 대응하는 제1 영역에 배치된 제1 구동 회로들 및 제2 메모리 그룹에 대응하는 제2 영역에 배치된 제2 구동 회로들을 포함하는 제2 반도체 층을 포함하고, 제1 구동 회로들 중 적어도 하나는, 제2 워드 라인들 중 적어도 일부와 연결되어 제2 워드 라인들 중 적어도 일부를 구동하거나, 또는 제2 비트 라인들 중 적어도 일부와 연결되어 제2 비트 라인들 중 적어도 일부를 구동한다.

Description

비휘발성 메모리 장치{Non-volatile memory}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, COP(Cell Over Periphery) 구조의 비휘발성 메모리 장치에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 개시의 기술적 사상은, 주변 회로 영역의 사이즈를 감소시킬 수 있는 COP 구조의 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 방향으로 연장된 제1 워드 라인들 및 제2 방향으로 연장된 제1 비트 라인들을 포함하는 제1 메모리 그룹, 및 상기 제2 방향으로 연장된 제2 워드 라인들 및 상기 제1 방향으로 연장된 제2 비트 라인들을 포함하고 상기 제1 메모리 그룹에 인접한 제2 메모리 그룹이 배치된 제1 반도체 층, 및 상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 메모리 그룹에 대응하는 제1 영역에 배치된 제1 구동 회로들 및 상기 제2 메모리 그룹에 대응하는 제2 영역에 배치된 제2 구동 회로들을 포함하는 제2 반도체 층을 포함하고, 상기 제1 구동 회로들 중 적어도 하나는, 상기 제2 워드 라인들 중 적어도 일부와 연결되어 상기 제2 워드 라인들 중 적어도 일부를 구동하거나, 또는 상기 제2 비트 라인들 중 적어도 일부와 연결되어 상기 제2 비트 라인들 중 적어도 일부를 구동한다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 워드 라인들 및 제1 비트 라인들이 배치된 제1 메모리 그룹, 제2 워드 라인들 및 제2 비트 라인들이 배치되고 제1 방향으로 상기 제1 메모리 그룹에 인접한 제2 메모리 그룹, 제3 워드 라인들 및 제3 비트 라인들이 배치되고 제2 방향으로 상기 제2 메모리 그룹에 인접한 제3 메모리 그룹, 및 제4 워드 라인들 및 제4 비트 라인들이 배치되고 상기 제1 방향으로 상기 제3 메모리 그룹에 인접하고 상기 제2 방향으로 제1 메모리 그룹에 인접한 제4 메모리 그룹을 포함하는 메모리 셀 어레이가 배치된 제1 반도체 층, 및 상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 내지 제4 메모리 그룹들에 대응하는 제1 내지 제4 영역들에 각각 배치된 제1 내지 제4 구동 회로들을 포함하는 제2 반도체 층을 포함하고, 상기 제1 내지 제4 구동 회로들 중 적어도 하나는, 인접한 구동 회로의 상부에 배치된 메모리 그룹을 구동하고, 상기 제1 및 제3 워드 라인들과 상기 제2 및 제4 비트 라인들은 상기 제1 방향으로 연장되고, 상기 제2 및 제4 워드 라인들과 상기 제1 및 제3 비트 라인들은 상기 제2 방향으로 연장된다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 워드 라인들 및 제1 비트 라인들이 배치된 제1 메모리 그룹, 제2 워드 라인들 및 제2 비트 라인들이 배치되고 제1 방향으로 상기 제1 메모리 그룹에 인접한 제2 메모리 그룹, 및 제3 워드 라인들 및 제3 비트 라인들이 배치되고 제2 방향으로 상기 제1 메모리 그룹에 인접한 제3 메모리 그룹을 포함하는 메모리 셀 어레이가 배치된 제1 반도체 층, 및 상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 내지 제3 메모리 그룹들에 대응하는 제1 내지 제3 영역들에 각각 배치된 제1 내지 제3 구동 회로들을 포함하는 제2 반도체 층을 포함하고, 상기 제1 내지 제3 구동 회로들 중 적어도 하나는, 인접한 구동 회로의 상부에 배치된 메모리 그룹을 구동하고, 상기 제1 워드 라인들과 상기 제2 및 제3 비트 라인들은 상기 제1 방향으로 연장되고, 상기 제2 및 제3 워드 라인들과 상기 제1 비트 라인들은 상기 제2 방향으로 연장된다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 서로 독립적으로 제어 가능한 제1 및 제2 메모리 플레인들을 포함하는 메모리 셀 어레이가 배치되고, 상기 제1 및 제2 메모리 플레인들 각각은 적어도 제1 및 제2 메모리 그룹들을 포함하는, 제1 반도체 층, 및 상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 메모리 그룹에 대응하는 제1 영역에 배치된 제1 구동 회로들 및 상기 제2 메모리 그룹에 대응하는 제2 영역에 배치된 제2 구동 회로들을 포함하는 제2 반도체 층을 포함하고, 상기 제1 구동 회로들 중 적어도 하나는, 상기 제2 구동 회로들의 상부에 배치된 상기 제2 메모리 그룹을 구동하고, 상기 제1 메모리 그룹은, 제1 방향으로 연장된 제1 워드 라인들 및 제2 방향으로 연장된 제1 비트 라인들을 포함하고, 상기 제2 메모리 그룹은, 상기 제2 방향으로 연장된 제2 워드 라인들 및 상기 제1 방향으로 연장된 제2 비트 라인들을 포함한다.
본 개시의 기술적 사상에 따르면, 비휘발성 메모리 장치는 복수의 메모리 그룹들이 배치된 제1 반도체 층과 제1 반도체 층의 하부의 제2 반도체 층을 포함하고, 제2 반도체 층에 배치된 복수의 구동 회로들 중 적어도 하나는 인접한 구동 회로의 상부에 배치된 메모리 그룹을 구동하도록 배치함으로써, 메모리 그룹들의 배치 영역의 사이즈가 감소하더라도 구동 회로들을 효율적으로 배치할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸다.
도 3은 도 2의 메모리 그룹을 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따른 도 3의 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5는 본 개시의 일 실시예에 따른 도 3의 메모리 블록을 나타내는 사시도이다.
도 6은 본 개시의 일 실시예에 따라 제1 반도체 층 및 제2 반도체 층을 포함하는 메모리 장치의 구조를 나타낸다.
도 7 내지 도 11은 본 개시의 일부 실시예들에 따른 제2 반도체 층의 상면을 각각 나타낸다.
도 12는 본 개시의 일 실시예에 따라 제1 반도체 층에 두 개의 메모리 그룹들이 배치된 메모리 장치를 나타낸다.
도 13은 본 개시의 일 실시예에 따라, 도 12의 제2 반도체 층의 상면을 나타낸다.
도 14는 본 개시의 일 실시예에 따라 제1 반도체 층에 세 개의 메모리 그룹들이 배치된 메모리 장치를 나타낸다.
도 15는 본 개시의 일 실시예에 따라, 도 14의 제2 반도체 층의 상면을 나타낸다.
도 16은 본 개시의 일 실시예에 따라, 제1 반도체 층에 복수의 메모리 플레인들이 배치된 메모리 장치를 나타낸다.
도 17은 본 개시의 일 실시예에 따른 제2 반도체 층의 배치 구조의 일 예를 나타낸다.
도 18은 본 개시의 일 실시예에 따른 제2 반도체 층의 배치 구조의 다른 예를 나타낸다.
도 19는 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있고, 주변 회로(200)는 로우 디코더(210), 페이지 버퍼부(220), 제어 로직(230) 및 전압 생성부(240)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다. 또한, 주변 회로(200)는 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼부(220)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(210)에 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 3 내지 5를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(100)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
제어 로직(230)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 프로그램, 메모리 셀 어레이(100)로부터 데이터를 독출, 또는 메모리 셀 어레이(100)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직(230)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성부(240)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(240)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(240)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
로우 디코더(210)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 페이지 버퍼부(220)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼부(220)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
일 실시예에서, 메모리 셀 어레이(100)은 주변 회로(200)에 대해 수직 방향으로 상부에 배치될 수 있다. 예를 들어, 주변 회로(200)는 기판에 상대적으로 가깝게 배치되고, 메모리 셀 어레이(100)는 기판에 상대적으로 멀게 배치될 수 있다. 예를 들어, 메모리 셀 어레이(100)는 복수의 메모리 그룹들을 포함할 수 있고, 주변 회로(200)는 복수의 메모리 그룹들에 각각 대응하는 영역들에 배치된 복수의 구동 회로들을 포함할 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(100)에 배치되는 메모리 셀들의 단수가 높아질수록, 다시 말해, 워드 라인들의 적층 개수가 증가할수록, 메모리 셀 어레이(100)의 면적이 줄어들게 되고, 이에 따라, 주변 회로(200)의 면적도 줄어들게 된다. 따라서, 주변 회로(200)에 포함되는 일부 구동 회로들이 주변 회로(200)의 허용 면적을 벗어나서 배치되는 문제점이 발생할 수 있다.
본 실시예에 따르면, 복수의 구동 회로들 중 적어도 하나는, 상부에 배치되는 메모리 그룹이 아니라 상부에 배치되는 메모리 그룹에 인접한 다른 메모리 그룹에 연결되도록 배치될 수 있다. 이에 따라, 복수의 구동 회로들은 주변 회로(200)의 허용 면적 내에 배치될 수 있다. 이하에서는, 도 2를 참조하여 메모리 셀 어레이(100)가 복수의 메모리 그룹들을 포함하는 실시예에 대해 상술하기로 한다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(10)의 구조를 개략적으로 나타낸다.
도 2를 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 1의 메모리 셀 어레이(100)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 주변 회로(200)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(10)는 메모리 셀 어레이(100)가 주변 회로(200)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(10)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제2 반도체 층(L2)에 주변 회로(200)를 포함하는 회로들을 형성할 수 있다. 제2 반도체 층(L2)에 회로들이 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(100)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다.
본 실시예에 따르면, 제1 반도체 층(L1)에 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)이 배치될 수 있다. 제1 및 제2 메모리 그룹들(MG1, MG2)은 제1 수평 방향(HD1)으로 서로 인접하고, 제3 및 제4 메모리 그룹들(MG3, MG4)은 제1 수평 방향(HD1)으로 서로 인접하게 배치될 수 있다. 또한, 제1 및 제4 메모리 그룹들(MG1, MG4)은 제2 수평 방향(HD2)으로 서로 인접하고, 제2 및 제3 메모리 그룹들(MG2, MG3)은 제2 수평 방향(HD2)으로 서로 인접하게 배치될 수 있다. 제1 반도체 층(L1)이 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)을 포함하는 실시예들에 대해서는, 이하에서 도 7 내지 도 11을 참조하여 상세하게 설명하기로 한다.
그러나, 본 발명은 이에 한정되지 않으며, 일 실시예에서, 제1 반도체 층(L1)에 2개의 메모리 그룹들이 배치될 수 있고, 이에 대해, 도 12 및 도 13을 참조하여 상세하게 설명하기로 한다. 또한, 일 실시예에서, 제1 반도체 층(L1)에 3개의 메모리 그룹들이 배치될 수 있고, 이에 대해, 도 14 및 도 15를 참조하여 상세하게 설명하기로 한다. 나아가, 일부 실시예들에서, 제1 반도체 층(L1)에 복수의 메모리 플레인들이 배치될 수 있고, 각 메모리 플레인은 복수의 메모리 그룹들을 포함할 수 있고, 이에 대해, 도 16 및 도 17을 참조하여 상세하게 설명하기로 한다.
일 실시예에서, 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)은 각각 워드 라인과 비트 라인의 길이 단위로 정의될 수 있다. 예를 들어, 제1 메모리 그룹(MG1)에 포함된 워드 라인들과 비트 라인들의 길이는 실질적으로 동일할 수 있다. 여기서, 워드 라인들의 길이는 워드 라인들 중 가장 긴 워드 라인의 길이를 지칭할 수 있다. 또한, 비트 라인들의 길이는 비트 라인들 중 가장 긴 비트 라인의 길이를 지칭할 수 있다. 실시예들에 따라, "메모리 그룹"은 "타일(tile)"이라고 지칭될 수도 있다.
예를 들어, 제1 메모리 그룹(MG1)은 제1 워드 라인들, 제1 비트 라인들 및 제1 메모리 셀들을 포함할 수 있고, 제2 메모리 그룹(MG2)은 제2 워드 라인들, 제2 비트 라인들 및 제2 메모리 셀들을 포함할 수 있다. 이때, 제2 반도체 층(L2)에서, 제1 메모리 그룹(MG1)에 대응하는 제1 영역에는 제1 구동 회로들이 배치되고, 제2 메모리 그룹(MG2)에 대응하는 제2 영역에는 제2 구동 회로들이 배치될 수 있다.
일 실시예에서, 제1 구동 회로들 중 적어도 하나는, 제2 워드 라인들 중 적어도 일부와 연결되어 제2 워드 라인들 중 적어도 일부를 구동할 수 있다. 예를 들어, 제1 구동 회로들은 로우 디코더를 포함할 수 있고, 로우 디코더는 제2 워드 라인들 중 적어도 하나와 연결되어, 연결된 적어도 하나의 제2 워드 라인을 구동할 수 있다. 이에 대해, 도 7, 도 8, 도 12 및 도 13을 참조하여 더욱 상세하게 설명하기로 한다.
일 실시예에서, 제1 구동 회로들 중 적어도 하나는, 제2 비트 라인들 중 적어도 일부와 연결되어 제2 비트 라인들 중 적어도 일부를 구동할 수 있다. 예를 들어, 제1 구동 회로들은 페이지 버퍼를 포함할 수 있고, 페이지 버퍼는 제2 비트 라인들 중 적어도 하나와 연결되어, 연결된 적어도 하나의 제2 비트 라인을 구동할 수 있다. 이에 대해, 도 9 내지 도 11을 참조하여 더욱 상세하게 설명하기로 한다.
도 3은 본 개시의 일 실시예에 따른 메모리 그룹(MG)을 나타낸다. 예를 들어, 메모리 그룹(MG)은 도 2의 제1 내지 제4 메모리 그룹들(MG1 내지 MG4) 중 하나에 대응할 수 있다.
도 3을 참조하면, 메모리 그룹(MG)는 복수의 메모리 블록들(BLK1 내지 BLKi)을 포함할 수 있고, i는 양의 정수일 수 있다. 복수의 메모리 블록들(BLK1 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK1 내지 BLKi) 중 각각은 수직 방향(VD)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 수평 방향(HD1, HD2)을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 메모리 블록들(BLK1 내지 BLKi)은 로우 디코더(도 1의 210)에 의해서 선택될 수 있다. 예를 들면, 로우 디코더(210)는 메모리 블록들(BLK1 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 블록(BLK)의 등가 회로를 나타내는 회로도이다. 예를 들어, 메모리 블록(BLK)은 도 3의 복수의 메모리 블록들(BLK1 내지 BLKi) 중 하나에 대응할 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 도 4에서는 세 개의 스트링 선택 라인들(SSL1 내지 SSL3)이 동일 높이의 워드 라인을 공유하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 두 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다. 다른 예를 들어, 네 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다.
도 5는 도 4의 메모리 블록(BLK)을 예시적으로 나타내는 사시도이다.
도 5를 참조하면, 메모리 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 6은 본 개시의 일 실시예에 따라 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함하는 메모리 장치(10a)의 구조를 나타낸다. 예를 들어, 메모리 장치(10a)는 도 2의 메모리 장치(10)의 일 예에 대응할 수 있다.
도 6을 참조하면, 제1 메모리 그룹(MG1)은 제1 워드 라인들(WLa) 및 제1 비트 라인들(BLa)을 포함할 수 있고, 제2 메모리 그룹(MG2)은 제2 워드 라인들(WLb) 및 제2 비트 라인들(BLb)을 포함할 수 있고, 제3 메모리 그룹(MG3)은 제3 워드 라인들(WLc) 및 제3 비트 라인들(BLc)을 포함할 수 있고, 제4 메모리 그룹(MG4)은 제4 워드 라인들(WLd) 및 제4 비트 라인들(BLd)을 포함할 수 있다.
일 실시예에서, 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)은 각각 워드 라인과 비트 라인의 길이 단위로 정의될 수 있다. 예를 들어, 제1 메모리 그룹(MG1)에 포함된 제1 워드 라인들(WLa)과 제1 비트 라인들(BLa)의 길이는 실질적으로 동일할 수 있다. 여기서, 제1 워드 라인들(WLa)의 길이는 제1 워드 라인들(WLa) 중 가장 긴 워드 라인의 길이를 지칭할 수 있다. 또한, 제1 비트 라인들(BLa)의 길이는 제1 비트 라인들(BLa) 중 가장 긴 비트 라인의 길이를 지칭할 수 있다. 실시예들에 따라, "메모리 그룹"은 "타일(tile)"이라고 지칭될 수도 있다.
일 실시예에서, 인접한 메모리 그룹들에 포함된 워드 라인들의 연장 방향들은 서로 다를 수 있다. 예를 들어, 제1 워드 라인들(WLa)은 제1 수평 방향(HD1)으로 연장되고, 제2 워드 라인들(WLb)은 제2 수평 방향(HD2)으로 연장될 수 있다. 또한, 제3 워드 라인들(WLc)은 제1 수평 방향(HD1)으로 연장되고, 제4 워드 라인들(WLd)은 제2 수평 방향(HD2)으로 연장될 수 있다. 이때, 제1 내지 제4 워드 라인들(WLa 내지 WLd)는 서로 연결되지 않는다.
또한, 일 실시예에서, 인접한 메모리 그룹들에 포함된 비트 라인들의 연장 방향들은 서로 다를 수 있다. 예를 들어, 제1 비트 라인들(BLa)은 제2 수평 방향(HD2)으로 연장되고, 제2 비트 라인들(BLb)은 제1 수평 방향(HD1)으로 연장될 수 있다. 또한, 제3 비트 라인들(BLc)은 제2 수평 방향(HD2)으로 연장되고, 제4 비트 라인들(BLd)은 제1 수평 방향(HD1)으로 연장될 수 있다. 이때, 제1 내지 제4 비트 라인들(BLa 내지 BLd)는 서로 연결되지 않는다.제2 반도체 층(L2)은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 예를 들어, 제1 영역(R1)은 수직 방향(VD)으로 제1 메모리 그룹(MG1)과 오버랩될 수 있고, 제1 영역(R1)의 사이즈는 제1 메모리 그룹(MG1)의 사이즈에 대응할 수 있다. 제2 영역(R2)은 수직 방향(VD)으로 제2 메모리 그룹(MG2)과 오버랩될 수 있고, 제2 영역(R2)의 사이즈는 제2 메모리 그룹(MG2)의 사이즈에 대응할 수 있다. 제3 영역(R3)은 수직 방향(VD)으로 제3 메모리 그룹(MG3)과 오버랩될 수 있고, 제3 영역(R3)의 사이즈는 제3 메모리 그룹(MG3)의 사이즈에 대응할 수 있다. 제4 영역(R4)은 수직 방향(VD)으로 제4 메모리 그룹(MG4)과 오버랩될 수 있고, 제4 영역(R4)의 사이즈는 제4 메모리 그룹(MG4)의 사이즈에 대응할 수 있다. 이하에서는 도 7 내지 도 15를 참조하여, 제2 반도체 층(L2) 상의 주변 회로들의 배치에 대한 다양한 실시예들을 상술하기로 한다.
도 7은 본 개시의 일 실시예에 따른 제2 반도체 층(30)의 상면을 나타낸다.
도 7을 참조하면, 제2 반도체 층(30)은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 예를 들어, 제1 내지 제4 영역들(R1 내지 R4)은 도 6의 제1 내지 제4 영역들(R1 내지 R4)에 각각 대응할 수 있다. 이에 따라, 제1 내지 제4 영역들(R1 내지 R4) 각각의 상부에는 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)이 배치될 수 있다. 제1 내지 제4 영역들(R1 내지 R4) 각각에는 로우 디코더(Row Decoder)(RD) 및 페이지 버퍼(Page Buffer)(PB)가 배치될 수 있다. 본 실시예에 따르면, 페이지 버퍼(PB)는 상부에 배치되는 메모리 그룹에 연결될 수 있고, 로우 디코더(RD)는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다. 일 실시예에서, 페이지 버퍼(PB)의 사이즈는 로우 디코더(RD)의 사이즈보다 클 수 있다. 또한, 일 실시예에서, 페이지 버퍼(PB)의 사이즈는 제1 내지 제4 영역들(R1 내지 R4) 각각의 사이즈의 절반보다 클 수 있다.
제1 영역(R1)에는 로우 디코더(311) 및 페이지 버퍼(321)가 배치될 수 있다. 예를 들어, 로우 디코더(311)는 제1 워드 라인(WLa)의 연장 방향인 제1 수평 방향(HD1)을 따라 배치될 수 있고, 제2 수평 방향(HD2)으로 제4 영역(R4)에 인접하게 배치될 수 있다. 예를 들어, 로우 디코더(311)는 제2 반도체 층(30)의 중심 영역에 배치될 수 있고, 페이지 버퍼(321)는 제2 반도체 층(30)의 외곽 영역에 배치될 수 있다. 이에 따라, 로우 디코더(311)는 제4 메모리 그룹(MG4)에 연결될 수 있다.
페이지 버퍼(321)는 상부에 배치되는 제1 메모리 그룹(MG1)과 연결될 수 있고, 로우 디코더(311)는 제1 메모리 그룹(MG1)에 대해 제2 수평 방향(HD2)으로 인접한 제4 메모리 그룹(MG4)과 연결될 수 있다. 구체적으로, 페이지 버퍼(321)는 제1 메모리 그룹(MG1)의 제1 비트 라인(BLa)과 연결될 수 있고, 이에 따라, 제1 비트 라인(BLa)을 구동할 수 있다. 로우 디코더(311)는 제4 메모리 그룹(MG4)의 제4 워드 라인(WLd)과 연결될 수 있고, 이에 따라, 제4 워드 라인(WLd)을 구동할 수 있다. 이와 같이, 로우 디코더(311)가 구동하는 제4 워드 라인(WLd)은, 로우 디코더(311)의 상부에 배치된 제1 메모리 그룹(MG1)이 아닌, 제1 메모리 그룹(MG1)에 인접한 제4 메모리 그룹(MG4)에 포함될 수 있다.
제2 영역(R2)에는 로우 디코더(312) 및 페이지 버퍼(322)가 배치될 수 있다. 예를 들어, 로우 디코더(312)는 제2 워드 라인(WLb)의 연장 방향인 제2 수평 방향(HD2)을 따라 배치될 수 있고, 제1 수평 방향(HD1)으로 제1 영역(R1)에 인접하게 배치될 수 있다. 예를 들어, 로우 디코더(312)는 제2 반도체 층(30)의 중심 영역에 배치될 수 있고, 페이지 버퍼(322)는 제2 반도체 층(30)의 외곽 영역에 배치될 수 있다. 이에 따라, 로우 디코더(312)는 제1 메모리 그룹(MG1)에 연결될 수 있다.
페이지 버퍼(322)는 상부에 배치되는 제2 메모리 그룹(MG2)과 연결될 수 있고, 로우 디코더(312)는 제2 메모리 그룹(MG2)에 대해 제1 수평 방향(HD1)으로 인접한 제1 메모리 그룹(MG1)과 연결될 수 있다. 구체적으로, 페이지 버퍼(322)는 제2 메모리 그룹(MG2)의 제2 비트 라인(BLb)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb)을 구동할 수 있다. 로우 디코더(312)는 제1 메모리 그룹(MG1)의 제1 워드 라인(WLa)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa)을 구동할 수 있다.
제3 영역(R3)에는 로우 디코더(313) 및 페이지 버퍼(323)가 배치될 수 있다. 예를 들어, 로우 디코더(313)는 제3 워드 라인(WLc)의 연장 방향인 제1 수평 방향(HD1)을 따라 배치될 수 있고, 제1 수평 방향(HD1)으로 제2 영역(R2)에 인접하게 배치될 수 있다. 예를 들어, 로우 디코더(313)는 제2 반도체 층(30)의 중심 영역에 배치될 수 있고, 페이지 버퍼(323)는 제2 반도체 층(30)의 외곽 영역에 배치될 수 있다. 이에 따라, 로우 디코더(313)는 제2 메모리 그룹(MG2)에 연결될 수 있다.
페이지 버퍼(323)는 상부에 배치되는 제3 메모리 그룹(MG3)과 연결될 수 있고, 로우 디코더(313)는 제3 메모리 그룹(MG3)에 대해 제2 수평 방향(HD2)으로 인접한 제2 메모리 그룹(MG2)과 연결될 수 있다. 구체적으로, 페이지 버퍼(323)는 제3 비트 라인(BLc)과 연결될 수 있고, 이에 따라, 제3 비트 라인(BLc)을 구동할 수 있다. 로우 디코더(313)는 제2 메모리 그룹(MG2)의 제2 워드 라인(WLb)과 연결될 수 있고, 이에 따라, 제2 워드 라인(WLb)을 구동할 수 있다.
제4 영역(R4)에는 로우 디코더(314) 및 페이지 버퍼(324)가 배치될 수 있다. 예를 들어, 로우 디코더(314)는 제4 워드 라인(WLd)의 연장 방향인 제2 수평 방향(HD2)을 따라 배치될 수 있고, 제2 수평 방향(HD2)으로 제3 영역(R3)에 인접하게 배치될 수 있다. 예를 들어, 로우 디코더(314)는 제2 반도체 층(30)의 중심 영역에 배치될 수 있고, 페이지 버퍼(324)는 제2 반도체 층(30)의 외곽 영역에 배치될 수 있다. 이에 따라, 로우 디코더(314)는 제3 메모리 그룹(MG3)에 연결될 수 있다.
페이지 버퍼(324)는 상부에 배치되는 제4 메모리 그룹(MG4)과 연결될 수 있고, 로우 디코더(314)는 제4 메모리 그룹(MG4)과 제1 수평 방향(HD1)으로 인접한 제3 메모리 그룹(MG3)과 연결될 수 있다. 구체적으로, 페이지 버퍼(324)는 제4 비트 라인(BLd)과 연결될 수 있고, 이에 따라, 제4 비트 라인(BLd)을 구동할 수 있다. 로우 디코더(314)는 제3 메모리 그룹(MG3)의 제3 워드 라인(WLc)과 연결될 수 있고, 이에 따라, 제3 워드 라인(WLc)을 구동할 수 있다.
도 7에서는, 제1 내지 제4 영역들(R1 내지 R4) 각각의 대부분의 영역에, 로우 디코더(RD) 및 페이지 버퍼(PB)가 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 내지 제4 영역들(R1 내지 R4) 각각에서, 로우 디코더(RD) 및 페이지 버퍼(PB)는 도 7에 비해 작은 사이즈를 가질 수 있고, 나머지 영역들에 제어 로직 등과 같은 주변 회로들이 배치될 수 있다. 예를 들어, 제1 영역(R1)에서 로우 디코더(311) 또는 페이지 버퍼(321)의 제2 수평 방향(HD2)에 따른 길이는 도 7에 비해 짧을 수 있다. 예를 들어, 제2 영역(R2)에서 로우 디코더(312) 또는 페이지 버퍼(322)의 제1 수평 방향(HD1)에 따른 길이는 도 7에 비해 짧을 수 있다.
도 1 및 도 7을 함께 참조하면, 제2 반도체 층(30)은 패드 영역(PAD)을 더 포함할 수 있다. 패드 영역(PAD)에는 복수의 패드들이 배치될 수 있고, 복수의 패드들은 제2 반도체 층(30) 상의 메탈 배선들을 통해 제1 내지 제4 영역들(R1 내지 R4)에 연결될 수 있다. 구체적으로, 패드 영역(PAD)에는 메모리 장치(10)와 외부 장치(예를 들어, 메모리 컨트롤러 등)의 전기적 연결을 위한 복수의 패드들이 배치될 수 있다. 예를 들어, 패드 영역(PAD)에는 메모리 컨트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 위한 복수의 패드들이 배치될 수 있고, 데이터(DATA)를 입출력하기 위한 복수의 패드들이 배치될 수 있다. 패드들은 메모리 장치(10) 외부로부터 수신된 신호 또는 메모리 장치(10) 외부로 전송되는 신호를 처리하는 주변 회로와 수직 방향(VD), 제1 또는 제2 수평 방향(HD1, HD2)으로 인접하게 배치될 수 있다.
도 8은 본 개시의 일 실시예에 따른 제2 반도체 층(30a)의 상면을 나타낸다.
도 8을 참조하면, 제2 반도체 층(30a)은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 제1 내지 제4 영역들(R1 내지 R4) 각각에는 제1 로우 디코더(RD1), 제2 로우 디코더(RD2) 및 페이지 버퍼(PB)가 배치될 수 있다. 본 실시예에 따르면, 제1 로우 디코더(RD1) 및 페이지 버퍼(PB)는 상부에 배치되는 메모리 그룹에 연결될 수 있고, 제2 로우 디코더(RD2)는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다. 예를 들어, 제2 반도체 층(30a)은 도 7의 제2 반도체 층(30)의 변형 예에 대응할 수 있다. 이하에서는 본 실시예에 따른 제2 반도체 층(30a)과 도 7의 제2 반도체 층(30)의 차이점을 중심으로 설명하기로 한다.
제1 내지 제4 영역들(R1 내지 R4)의 상부에는 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)이 각각 배치될 수 있다. 제1 메모리 그룹(MG1)은 제1 워드 라인들(WLa1, WLa2) 및 제1 비트 라인(BLa)을 포함하고, 제2 메모리 그룹(MG2)은 제2 워드 라인들(WLb1, WLb2) 및 제2 비트 라인(BLb)을 포함하고, 제3 메모리 그룹(MG3)은 제3 워드 라인들(WLc1, WLc2) 및 제3 비트 라인(BLc)을 포함하고, 제4 메모리 그룹(MG4)은 제4 워드 라인들(WLd1, WLd2) 및 제4 비트 라인(BLd)을 포함할 수 있다.
제1 영역(R1)에는 제1 및 제2 로우 디코더들(311a, 311b) 및 페이지 버퍼(321)가 배치될 수 있다. 예를 들어, 제1 및 제2 로우 디코더들(311a, 311b)은 제1 워드 라인(WLa)의 연장 방향인 제1 수평 방향(HD1)을 따라 인접하게 배치될 수 있고, 제2 수평 방향(HD2)으로 제4 영역(R4)에 인접하게 배치될 수 있다. 또한, 제1 로우 디코더(311a)는 제1 수평 방향(HD1)으로 제2 영역(R2)에 인접하게 배치될 수 있다.
제1 로우 디코더(311a) 및 페이지 버퍼(321)는 상부에 배치되는 제1 메모리 그룹(MG1)과 연결될 수 있고, 제2 로우 디코더(311b)는 제1 메모리 그룹(MG1)에 대해 제2 수평 방향(HD2)으로 인접한 제4 메모리 그룹(MG4)과 연결될 수 있다. 구체적으로, 제1 로우 디코더(311a)는 제1 워드 라인(WLa1)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa1)을 구동할 수 있다. 한편, 제2 로우 디코더(311b)는 제4 메모리 그룹(MG4)의 제4 워드 라인(WLd2)과 연결될 수 있고, 이에 따라, 제4 워드 라인(WLd2)을 구동할 수 있다. 페이지 버퍼(321)는 제1 비트 라인(BLa)과 연결될 수 있고, 이에 따라, 제1 비트 라인(BLa)을 구동할 수 있다.
제2 영역(R2)에는 제1 및 제2 로우 디코더들(312a, 312b) 및 페이지 버퍼(322)가 배치될 수 있다. 예를 들어, 제1 및 제2 로우 디코더들(312a, 312b)은 제2 워드 라인(WLb)의 연장 방향인 제2 수평 방향(HD2)을 따라 인접하게 배치될 수 있고, 제1 수평 방향(HD1)으로 제1 영역(R1)에 인접하게 배치될 수 있다. 또한, 제1 로우 디코더(312a)는 제2 수평 방향(HD2)으로 제3 영역(R3)에 인접하게 배치될 수 있다.
제1 로우 디코더(312a) 및 페이지 버퍼(322)는 상부에 배치되는 제2 메모리 그룹(MG2)과 연결될 수 있고, 제2 로우 디코더(312b)는 제2 메모리 그룹(MG2)에 대해 제1 수평 방향(HD1)으로 인접한 제1 메모리 그룹(MG1)과 연결될 수 있다. 구체적으로, 제1 로우 디코더(312a)는 제2 워드 라인(WLb1)과 연결될 수 있고, 이에 따라, 제2 워드 라인(WLb1)을 구동할 수 있다. 한편, 제2 로우 디코더(312b)는 제1 메모리 그룹(MG1)의 제1 워드 라인(WLa2)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa2)을 구동할 수 있다. 페이지 버퍼(322)는 제2 비트 라인(BLb)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb)을 구동할 수 있다.
제3 영역(R3)에는 제1 및 제2 로우 디코더들(313a, 313b) 및 페이지 버퍼(323)가 배치될 수 있다. 예를 들어, 제1 및 제2 로우 디코더들(313a, 313b)은 제3 워드 라인(WLc)의 연장 방향인 제1 수평 방향(HD1)을 따라 인접하게 배치될 수 있고, 제2 수평 방향(HD2)으로 제2 영역(R2)에 인접하게 배치될 수 있다. 또한, 제1 로우 디코더(313a)는 제1 수평 방향(HD1)으로 제4 영역(R4)에 인접하게 배치될 수 있다.
제1 로우 디코더(313a) 및 페이지 버퍼(323)는 상부에 배치되는 제3 메모리 그룹(MG3)과 연결될 수 있고, 제2 로우 디코더(313b)는 제3 메모리 그룹(MG3)에 대해 제2 수평 방향(HD2)으로 인접한 제2 메모리 그룹(MG2)과 연결될 수 있다. 구체적으로, 제1 로우 디코더(313a)는 제3 워드 라인(WLc1)과 연결될 수 있고, 이에 따라, 제3 워드 라인(WLc1)을 구동할 수 있다. 한편, 제2 로우 디코더(313b)는 제2 메모리 그룹(MG2)의 제2 워드 라인(WLb2)과 연결될 수 있고, 이에 따라, 제2 워드 라인(WLb2)을 구동할 수 있다. 페이지 버퍼(323)는 제3 비트 라인(BLc)과 연결될 수 있고, 이에 따라, 제3 비트 라인(BLc)을 구동할 수 있다.
제4 영역(R4)에는 제1 및 제2 로우 디코더들(314a, 314b) 및 페이지 버퍼(324)가 배치될 수 있다. 예를 들어, 제1 및 제2 로우 디코더들(314a, 314b)은 제4 워드 라인(WLd)의 연장 방향인 제2 수평 방향(HD2)을 따라 인접하게 배치될 수 있고, 제1 수평 방향(HD1)으로 제3 영역(R3)에 인접하게 배치될 수 있다. 또한, 제1 로우 디코더(314a)는 제2 수평 방향(HD2)으로 제1 영역(R1)에 인접하게 배치될 수 있다.
제1 로우 디코더(314a) 및 페이지 버퍼(324)는 상부에 배치되는 제4 메모리 그룹(MG4)과 연결될 수 있고, 제2 로우 디코더(314b)는 제4 메모리 그룹(MG4)에 대해 제1 수평 방향(HD1)으로 인접한 제3 메모리 그룹(MG3)과 연결될 수 있다. 구체적으로, 제1 로우 디코더(314a)는 제4 워드 라인(WLd1)과 연결될 수 있고, 이에 따라, 제4 워드 라인(WLd1)을 구동할 수 있다. 한편, 제2 로우 디코더(314b)는 제3 메모리 그룹(MG3)의 제3 워드 라인(WLc2)과 연결될 수 있고, 이에 따라, 제3 워드 라인(WLc2)을 구동할 수 있다. 페이지 버퍼(324)는 제4 비트 라인(BLd)과 연결될 수 있고, 이에 따라, 제4 비트 라인(BLd)을 구동할 수 있다.
도 9는 본 개시의 일 실시예에 따른 제2 반도체 층(40)의 상면을 나타낸다.
도 9를 참조하면, 제2 반도체 층(40)은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 제1 내지 제4 영역들(R1 내지 R4) 각각에는 로우 디코더(RD) 및 페이지 버퍼(PB)가 배치될 수 있다. 본 실시예에 따르면, 로우 디코더(RD)는 상부에 배치되는 메모리 그룹에 연결될 수 있고, 페이지 버퍼(PB)는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다. 일 실시예에서, 페이지 버퍼(PB)의 사이즈는 로우 디코더(RD)의 사이즈보다 클 수 있다. 또한, 일 실시예에서, 페이지 버퍼(PB)의 사이즈는 제1 내지 제4 영역들(R1 내지 R4) 각각의 사이즈의 절반보다 클 수 있다.
제1 영역(R1)에는 로우 디코더(411) 및 페이지 버퍼(421)가 배치될 수 있다. 로우 디코더(411)는 제1 메모리 그룹(MG1)과 연결될 수 있고, 페이지 버퍼(421)는 제2 메모리 그룹(MG2)과 연결될 수 있다. 구체적으로, 로우 디코더(411)는 제1 워드 라인(WLa)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa)을 구동할 수 있다. 한편, 페이지 버퍼(421)는 제2 메모리 그룹(MG2)의 제2 비트 라인(BLb)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb)을 구동할 수 있다. 이와 같이, 페이지 버퍼(421)가 구동하는 제2 비트 라인(BLb)은, 페이지 버퍼(421)의 상부에 배치된 제1 메모리 그룹(MG1)이 아닌, 제1 메모리 그룹(MG1)에 인접한 제2 메모리 그룹(MG2)에 포함될 수 있다.
마찬가지로, 제2 영역(R2)에는 로우 디코더(412) 및 페이지 버퍼(422)가 배치될 수 있고, 로우 디코더(412)는 제2 메모리 그룹(MG2)과 연결될 수 있고, 페이지 버퍼(422)는 제3 메모리 그룹(MG3)과 연결될 수 있다. 제3 영역(R3)에는 로우 디코더(413) 및 페이지 버퍼(423)가 배치될 수 있고, 로우 디코더(413)는 제3 메모리 그룹(MG3)과 연결될 수 있고, 페이지 버퍼(423)는 제2 메모리 그룹(MG2)과 연결될 수 있다. 제4 영역(R4)에는 로우 디코더(414) 및 페이지 버퍼(424)가 배치될 수 있고, 로우 디코더(414)는 제4 메모리 그룹(MG4)과 연결될 수 있고, 페이지 버퍼(424)는 제1 메모리 그룹(MG1)과 연결될 수 있다.
도 10은 본 개시의 일 실시예에 따른 제2 반도체 층(50)의 상면을 나타낸다.
도 10을 참조하면, 제2 반도체 층(50)은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 제1 내지 제4 영역들(R1 내지 R4) 각각에는 로우 디코더(RD) 및 제1 및 제2 페이지 버퍼들(PB1, PB2)이 배치될 수 있다. 본 실시예에 따르면, 로우 디코더(RD) 및 제1 페이지 버퍼(PB1)는 상부에 배치되는 메모리 그룹에 연결될 수 있고, 제2 페이지 버퍼(PB2)는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다. 일 실시예에서, 제1 페이지 버퍼(PB1)의 사이즈는 로우 디코더(RD)의 사이즈보다 클 수 있다. 일 실시예에서, 제1 페이지 버퍼(PB1)의 사이즈는 제2 페이지 버퍼(PB2)의 사이즈보다 클 수 있다. 일 실시예에서, 로우 디코더(RD)의 사이즈는 제2 페이지 버퍼(PB2)의 사이즈와 상이할 수 있다. 또한, 일 실시예에서, 제1 페이지 버퍼(PB1)의 사이즈는 제1 내지 제4 영역들(R1 내지 R4) 각각의 사이즈의 절반보다 클 수 있다.
제1 영역(R1)에는 로우 디코더(511) 및 제1 및 제2 페이지 버퍼들(521a, 521b)이 배치될 수 있다. 예를 들어, 제1 페이지 버퍼(521a)는 제2 반도체 층(50)의 중심 영역에 배치될 수 있고, 로우 디코더(511) 및 제2 페이지 버퍼(521b)는 제2 반도체 층(50)의 외곽 영역에 배치될 수 있다. 예를 들어, 제2 페이지 버퍼(521b)는 제1 수평 방향(HD1)으로 제2 영역(R2)에 인접하게 배치될 수 있고, 이에 따라, 제2 페이지 버퍼(521b)는 제2 메모리 그룹(MG2)에 연결될 수 있다.
로우 디코더(511) 및 제1 페이지 버퍼(521a)는 상부에 배치되는 제1 메모리 그룹(MG1)과 연결될 수 있고, 제2 페이지 버퍼(521b)는 제1 메모리 그룹(MG1)과 제1 수평 방향(HD1)으로 인접한 제2 메모리 그룹(MG2)과 연결될 수 있다. 구체적으로, 로우 디코더(511)는 제1 워드 라인(WLa)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa)을 구동할 수 있다. 제1 페이지 버퍼(521a)는 제1 비트 라인(BLa1)과 연결될 수 있고, 이에 따라, 제1 비트 라인(BLa1)을 구동할 수 있다. 한편, 제2 페이지 버퍼(521b)는 제2 메모리 그룹(MG2)의 제2 비트 라인(BLb2)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb2)을 구동할 수 있다.
제2 영역(R2)에는 로우 디코더(512) 및 제1 및 제2 페이지 버퍼들(522a, 522b)이 배치될 수 있다. 예를 들어, 제1 페이지 버퍼(522a)는 제2 반도체 층(50)의 중심 영역에 배치될 수 있고, 로우 디코더(512) 및 제2 페이지 버퍼(522b)는 제2 반도체 층(50)의 외곽 영역에 배치될 수 있다. 예를 들어, 제2 페이지 버퍼(522b)는 제2 수평 방향(HD2)으로 제3 영역(R3)에 인접하게 배치될 수 있고, 이에 따라, 제2 페이지 버퍼(522b)는 제3 메모리 그룹(MG3)에 연결될 수 있다.
로우 디코더(512) 및 제1 페이지 버퍼(522a)는 상부에 배치되는 제2 메모리 그룹(MG2)과 연결될 수 있고, 제2 페이지 버퍼(522b)는 제2 메모리 그룹(MG2)과 제2 수평 방향(HD2)으로 인접한 제3 메모리 그룹(MG3)과 연결될 수 있다. 구체적으로, 로우 디코더(512)는 제2 워드 라인(WLb)과 연결될 수 있고, 이에 따라, 제2 워드 라인(WLb)을 구동할 수 있다. 제1 페이지 버퍼(522a)는 제2 비트 라인(BLb1)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb1)을 구동할 수 있다. 한편, 제2 페이지 버퍼(522b)는 제3 메모리 그룹(MG3)의 제3 비트 라인(BLc2)과 연결될 수 있고, 이에 따라, 제3 비트 라인(BLc2)을 구동할 수 있다.
제3 영역(R3)에는 로우 디코더(513) 및 제1 및 제2 페이지 버퍼들(523a, 523b)이 배치될 수 있다. 예를 들어, 제1 페이지 버퍼(523a)는 제2 반도체 층(50)의 중심 영역에 배치될 수 있고, 로우 디코더(513) 및 제2 페이지 버퍼(523b)는 제2 반도체 층(50)의 외곽 영역에 배치될 수 있다. 예를 들어, 제2 페이지 버퍼(523b)는 제1 수평 방향(HD1)으로 제4 영역(R4)에 인접하게 배치될 수 있고, 이에 따라, 제2 페이지 버퍼(523b)는 제4 메모리 그룹(MG4)에 연결될 수 있다.
로우 디코더(513) 및 제1 페이지 버퍼(523a)는 상부에 배치되는 제3 메모리 그룹(MG3)과 연결될 수 있고, 제2 페이지 버퍼(523b)는 제3 메모리 그룹(MG3)과 제1 수평 방향(HD1)으로 인접한 제4 메모리 그룹(MG4)과 연결될 수 있다. 구체적으로, 로우 디코더(513)는 제3 워드 라인(WLc)과 연결될 수 있고, 이에 따라, 제3 워드 라인(WLc)을 구동할 수 있다. 제1 페이지 버퍼(523a)는 제3 비트 라인(BLc1)과 연결될 수 있고, 이에 따라, 제3 비트 라인(BLc1)을 구동할 수 있다. 한편, 제2 페이지 버퍼(523b)는 제4 메모리 그룹(MG4)의 제4 비트 라인(BLd2)과 연결될 수 있고, 이에 따라, 제4 비트 라인(BLd2)을 구동할 수 있다.
제4 영역(R4)에는 로우 디코더(514) 및 제1 및 제2 페이지 버퍼들(524a, 524b)이 배치될 수 있다. 예를 들어, 제1 페이지 버퍼(524a)는 제2 반도체 층(50)의 중심 영역에 배치될 수 있고, 로우 디코더(514) 및 제2 페이지 버퍼(524b)는 제2 반도체 층(50)의 외곽 영역에 배치될 수 있다. 예를 들어, 제2 페이지 버퍼(524b)는 제2 수평 방향(HD2)으로 제1 영역(R1)에 인접하게 배치될 수 있고, 이에 따라, 제2 페이지 버퍼(524b)는 제1 메모리 그룹(MG1)에 연결될 수 있다.
로우 디코더(514) 및 제1 페이지 버퍼(524a)는 상부에 배치되는 제4 메모리 그룹(MG4)과 연결될 수 있고, 제2 페이지 버퍼(524b)는 제4 메모리 그룹(MG4)과 제2 수평 방향(HD2)으로 인접한 제1 메모리 그룹(MG1)과 연결될 수 있다. 구체적으로, 로우 디코더(514)는 제4 워드 라인(WLd)과 연결될 수 있고, 이에 따라, 제4 워드 라인(WLd)을 구동할 수 있다. 제1 페이지 버퍼(524a)는 제4 비트 라인(BLd1)과 연결될 수 있고, 이에 따라, 제4 비트 라인(BLd1)을 구동할 수 있다. 한편, 제2 페이지 버퍼(524b)는 제1 메모리 그룹(MG1)의 제1 비트 라인(BLa2)과 연결될 수 있고, 이에 따라, 제1 비트 라인(BLa2)을 구동할 수 있다.
도 11은 본 개시의 일 실시예에 따른 제2 반도체 층(50')의 상면을 나타낸다.
도 11을 참조하면, 제2 반도체 층(50')은 도 10의 제2 반도체 층(50)의 변형 실시예에 대응할 수 있다. 제1 내지 제4 영역들(R1 내지 R4) 각각에는 로우 디코더(RD) 및 제1 및 제2 페이지 버퍼들(PB1, PB2)이 배치될 수 있다. 본 실시예에 따르면, 로우 디코더(RD) 및 제1 페이지 버퍼(PB1)는 상부에 배치되는 메모리 그룹에 연결될 수 있고, 제2 페이지 버퍼(PB2)는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다. 또한, 본 실시예에 따르면, 로우 디코더(RD)와 제2 페이지 버퍼(PB2)의 사이즈는 서로 다를 수 있다.
제1 영역(R1)에는 로우 디코더(511') 및 제1 및 제2 페이지 버퍼들(521a', 521b')이 배치될 수 있다. 로우 디코더(511') 및 제1 페이지 버퍼(521a')는 제1 메모리 그룹(MG1)과 연결될 수 있고, 제2 페이지 버퍼(521b')는 제2 메모리 그룹(MG2)과 연결될 수 있다. 이때, 제1 및 제2 페이지 버퍼들(521a', 521b')의 제1 수평 방향(HD1)에 따른 길이는 실질적으로 동일할 수 있다. 한편, 제2 페이지 버퍼(521b')의 제2 수평 방향(HD2)에 따른 길이는, 로우 디코더(511')의 제1 수평 방향(HD1)에 따른 길이보다 길 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 로우 디코더(511') 및 제1 및 제2 페이지 버퍼들(521a', 521b')의 사이즈는 다양하게 변경될 수 있다.
제2 영역(R2)에는 로우 디코더(512') 및 제1 및 제2 페이지 버퍼들(522a', 522b')이 배치될 수 있고, 제2 페이지 버퍼(522b')의 제1 수평 방향(HD1)에 따른 길이는, 로우 디코더(512')의 제2 수평 방향(HD2)에 따른 길이보다 길 수 있다. 또한, 제1 페이지 버퍼들(521a', 522a')의 제2 수평 방향(HD2)의 길이는 서로 동일할 수 있다.
제3 영역(R3)에는 로우 디코더(513') 및 제1 및 제2 페이지 버퍼들(523a', 523b')이 배치될 수 있고, 제2 페이지 버퍼(523b')의 제2 수평 방향(HD2)에 따른 길이는, 로우 디코더(513')의 제1 수평 방향(HD1)에 따른 길이보다 길 수 있다. 또한, 제1 페이지 버퍼들(522a', 523a')의 제1 수평 방향(HD1)의 길이는 서로 동일할 수 있다.
제4 영역(R4)에는 로우 디코더(514') 및 제1 및 제2 페이지 버퍼들(524a', 524b')이 배치될 수 있고, 제2 페이지 버퍼(524b')의 제1 수평 방향(HD1)에 따른 길이는, 로우 디코더(514')의 제2 수평 방향(HD2)에 따른 길이보다 길 수 있다. 또한, 제1 페이지 버퍼들(523a', 524a')의 제2 수평 방향(HD2)의 길이는 서로 동일할 수 있다.
한편, 도 11에서는 로우 디코더들(511' 내지 514')의 사이즈가 모두 동일한 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 실시예들에 따라, 로우 디코더들(511' 내지 514')의 사이즈는 다양하게 변경될 수 있다. 또한, 도 11에서는 제2 페이지 버퍼들(521b' 내지 524b')의 사이즈가 모두 동일한 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 실시예들에 따라, 제2 페이지 버퍼들(521b' 내지 524b')의 사이즈는 다양하게 변경될 수 있다.
도 12는 본 개시의 일 실시예에 따라 제1 반도체 층(L1)에 두 개의 메모리 그룹들이 배치된 메모리 장치(10b)를 나타낸다. 예를 들어, 본 실시예에 따른 메모리 장치(10b)는 도 6의 메모리 장치(10a)의 변형 실시예에 대응할 수 있다.
도 12를 참조하면, 제1 반도체 층(L1)에 제1 및 제2 메모리 그룹들(MG1, MG2)이 배치될 수 있다. 제1 및 제2 메모리 그룹들(MG1, MG2)은 제1 수평 방향(HD1)으로 서로 인접하게 배치될 수 있다. 이와 같이, 본 실시예에 따르면, 제1 반도체 층(L1)은 제1 및 제2 메모리 그룹들(MG1, MG2)이 배치된 2-타일(2-tiles) 구조를 가질 수 있다.
도 13은 본 개시의 일 실시예에 따라, 도 12의 제2 반도체 층(60)의 상면을 나타낸다.
도 13을 참조하면, 제2 반도체 층(60)은 제1 및 제2 영역들(R1, R2), 주변회로 영역(PERI) 및 패드 영역(PAD)을 포함할 수 있다. 제1 및 제2 영역들(R1, R2)의 상부에는 제1 및 제2 메모리 그룹들(MG1, MG2)이 각각 배치될 수 있다. 제1 메모리 그룹(MG1)은 제1 워드 라인(WLa) 및 제1 비트 라인(BLa)을 포함하고, 제2 메모리 그룹(MG2)은 제2 워드 라인(WLb) 및 제2 비트 라인(BLb)을 포함할 수 있다.
제1 영역(R1)에는 제1 페이지 버퍼(621)가 배치될 수 있고, 제2 영역(R2)에는 제1 로우 디코더(611) 및 제2 페이지 버퍼(622)가 배치될 수 있다. 주변 회로 영역(PERI)의 일부에는 제2 로우 디코더(612)가 배치될 수 있다. 제1 로우 디코더(611)는 제1 메모리 그룹(MG1)의 제1 워드 라인(WLa)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa)을 구동할 수 있다. 제1 페이지 버퍼(621)는 상부에 배치되는 제1 메모리 그룹(MG1)의 제1 비트 라인(BLa)과 연결될 수 있고, 이에 따라, 제1 비트 라인(BLa)을 구동할 수 있다. 제2 로우 디코더(612)는 제2 메모리 그룹(MG2)의 제2 워드 라인(WLb)과 연결될 수 있고, 이에 따라, 제2 워드 라인(WLb)을 구동할 수 있다. 제2 페이지 버퍼(622)는 상부에 배치되는 제2 메모리 그룹(MG2)의 제2 비트 라인(BLb)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb)을 구동할 수 있다. 일 실시예에서, 제1 및 제2 페이지 버퍼들(621, 622) 각각의 사이즈는 제1 및 제2 로우 디코더들(611, 612)의 사이즈보다 클 수 있다. 또한, 일 실시예에서, 제1 및 제2 페이지 버퍼들(621, 622) 각각의 사이즈는 제1 및 제2 영역들(R1, R2) 각각의 사이즈의 절반보다 클 수 있다.
한편, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 및 제2 영역들(R1, R2) 각각에 제1 및 제2 페이지 버퍼들이 배치될 수 있고, 제1 페이지 버퍼는 상부에 배치되는 메모리 그룹에 연결되고, 제2 페이지 버퍼는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다. 또한, 다른 실시예에서, 제2 영역(R2)에 제1 및 제2 로우 디코더들이 배치될 수 있고, 제1 로우 디코더는 상부에 배치되는 메모리 그룹에 연결되고, 제2 로우 디코더는 상부에 배치되는 메모리 그룹에 인접한 메모리 그룹에 연결될 수 있다.
예를 들어, 주변 회로 영역(PERI)에는 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 무빙 존 제어부, 스케쥴러 또는 테스트/측정 회로 등이 배치될 수 있다. 패드 영역(PAD)에는 복수의 패드들이 배치될 수 있고, 복수의 패드들은 제2 반도체 층(60) 상의 메탈 배선들을 통해 제1 및 제2 영역들(R1, R2) 및 주변 회로 영역(PERI)에 연결될 수 있다.
컬럼 로직은 제1 및 제2 페이지 버퍼들(621, 622)을 구동하기 위한 신호를 생성할 수 있다. 프리-디코더는 제1 및 제2 로우 디코더들(611, 612)를 구동하기 위한 신호의 타이밍을 결정하기 위한 신호를 생성할 수 있다. 전압 생성부(예를 들어, 도 1의 240)는 메모리 장치(10)의 내부에서 사용되는 전압들, 예를 들면, 워드 라인 및 비트 라인에 인가되는 전압들, 기준(reference) 전압들 및 전원 전압들을 생성할 수 있다. 온도 센서는 메모리 장치(10)의 온도를 감지할 수 있고, 감지된 온도에 대응하는 신호를 출력할 수 있다.
커맨드 디코더는 메모리 장치(10)의 외부로부터 수신한 커맨드 신호(CMD)를 래치하고 디코딩할 수 있고, 디코딩된 커맨드에 따라 메모리 장치(10)의 동작 모드를 설정할 수 있다. 어드레스 디코더는 메모리 장치(10)의 외부로부터 수신한 어드레스 신호(ADDR)를 래치하고 디코딩할 수 있고, 디코딩된 어드레스에 따라 선택된 메모리 블록을 활성화할 수 있다. 무빙 존 제어부는 메모리 셀 어레이(100)에 포함된 스트링들에 다양한 전압을 인가하는 동작을 제어할 수 있고, 스케쥴러는 프로세서 또는 스테이트 머신을 포함할 수 있고, 커맨드에 의해서 설정된 모드에 따라 적절한 타이밍에 복수의 제어신호들을 생성할 수 있다.
테스트/측정 회로는 메모리 장치(10)의 제조과정에서 메모리 장치(10)의 특성을 파악하기 위한 정보를 제공할 목적으로 메모리 장치(10)의 특성을 테스트하거나 측정할 수 있다. 또한, 테스트/측정 회로는 메모리 장치(10)의 외부로부터 수신되는 커맨드 신호(CMD)에 의해서 동작할 수 있고, 메모리 장치(10)를 포함하는 시스템은 동작 초기에 메모리 장치(10)의 특성에 관한 정보를 얻기 위하여 테스트/측정 회로를 사용할 수 있다.
도 14는 본 개시의 일 실시예에 따라 제1 반도체 층(L1)에 세 개의 메모리 그룹들이 배치된 메모리 장치(10c)를 나타낸다. 예를 들어, 본 실시예에 따른 메모리 장치(10c)는 도 6의 메모리 장치(10a)의 변형 실시예에 대응할 수 있다.
도 14를 참조하면, 제1 반도체 층(L1)에 제1 내지 제3 메모리 그룹들(MG1 내지 MG3)이 배치될 수 있다. 제1 및 제2 메모리 그룹들(MG1, MG2)은 제1 수평 방향(HD1)으로 서로 인접하게 배치될 수 있다. 제1 및 제3 메모리 그룹들(MG1, MG3)은 제2 수평 방향(HD2)으로 서로 인접하게 배치될 수 있다. 이와 같이, 본 실시예에 따르면, 제1 반도체 층(L1)은 제1 내지 제3 메모리 그룹들(MG1 내지 MG3)이 배치된 3-타일(3-tiles) 구조를 가질 수 있다. 그러나, 본 실시예는 도 14의 배치 구조에 한정되지 않으며, 다른 실시예에서, 제2 및 제3 메모리 그룹들(MG2, MG3)이 제2 수평 방향(HD2)으로 서로 인접하게 배치될 수도 있다.
도 15는 본 개시의 일 실시예에 따라, 도 14의 제2 반도체 층(70)의 상면을 나타낸다.
도 15를 참조하면, 제2 반도체 층(70)은 제1 내지 제4 영역들(R1 내지 R4) 및 패드 영역(PAD)을 포함할 수 있다. 이때, 제3 영역(R3)은 주변 회로 영역(PERI)에 대응할 수 있다. 예를 들어, 제1, 제2 및 제4 영역들(R1, R2, R4)의 상부에 제1 내지 제3 메모리 그룹들(MG1 내지 MG3)이 각각 배치될 수 있다. 제1 메모리 그룹(MG1)은 제1 워드 라인(WLa) 및 제1 비트 라인(BLa)을 포함하고, 제2 메모리 그룹(MG2)은 제2 워드 라인(WLb) 및 제2 비트 라인(BLb)을 포함할 수 있고, 제3 메모리 그룹(MG3)은 제3 워드 라인(WLc) 및 제3 비트 라인(BLc)을 포함할 수 있다.
제1 영역(R1)에는 제1 로우 디코더(711) 및 제1 페이지 버퍼(721)가 배치될 수 있고, 제2 영역(R2)에는 제2 로우 디코더(712) 및 제2 페이지 버퍼(722)가 배치될 수 있고, 제3 영역(R3)에는 제3 로우 디코더(713)가 배치될 수 있고, 제4 영역(R4)에는 제3 페이지 버퍼(723)가 배치될 수 있다. 제3 영역(R3)의 일부에는 제2 로우 디코더(612)가 배치될 수 있다. 일 실시예에서, 제1 내지 제3 페이지 버퍼들(721, 722, 723) 각각의 사이즈는 제1 내지 제3 로우 디코더들(711, 712, 713)의 사이즈보다 클 수 있다. 또한, 일 실시예에서, 제1 내지 제3 페이지 버퍼들(721, 722, 723) 각각의 사이즈는 제1, 제2 및 제4 영역들(R1, R2, R4) 각각의 사이즈의 절반보다 클 수 있다.
제1 로우 디코더(711)는 제3 메모리 그룹(MG3)의 제3 워드 라인(WLc)과 연결될 수 있고, 이에 따라, 제3 워드 라인(WLc)을 구동할 수 있다. 제1 페이지 버퍼(721)는 제1 메모리 그룹(MG1)의 제1 비트 라인(BLa)과 연결될 수 있고, 이에 따라, 제1 비트 라인(BLa)을 구동할 수 있다. 제2 로우 디코더(712)는 제1 메모리 그룹(MG1)의 제1 워드 라인(WLa)과 연결될 수 있고, 이에 따라, 제1 워드 라인(WLa)을 구동할 수 있다. 제2 페이지 버퍼(722)는 제2 메모리 그룹(MG2)의 제2 비트 라인(BLb)과 연결될 수 있고, 이에 따라, 제2 비트 라인(BLb)을 구동할 수 있다. 제3 로우 디코더(713)는 제2 메모리 그룹(MG2)의 제2 워드 라인(WLb)과 연결될 수 있고, 이에 따라, 제2 워드 라인(WLb)을 구동할 수 있다. 제3 페이지 버퍼(723)는 제3 메모리 그룹(MG3)의 제3 비트 라인(BLc)과 연결될 수 있고, 이에 따라, 제3 비트 라인(BLc)을 구동할 수 있다.
예를 들어, 제3 영역(R3)에는 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 무빙 존 제어부, 스케쥴러 또는 테스트/측정 회로 등이 배치될 수 있다. 패드 영역(PAD)에는 복수의 패드들이 배치될 수 있고, 복수의 패드들은 제2 반도체 층(70) 상의 메탈 배선들을 통해 제1 내지 제4 영역들(R1 내지 R4)에 연결될 수 있다.
도 16은 본 개시의 일 실시예에 따라, 제1 반도체 층(L1)에 복수의 메모리 플레인들이 배치된 메모리 장치(20)를 나타낸다.
도 16을 참조하면, 제1 반도체 층(L1)은 제1 내지 제4 메모리 플레인들(planes)(PL1 내지 PL4)이 배치될 수 있고, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각은 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)을 포함할 수 있다. 여기서, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들은 서로 독립적으로 수행될 수 있다. 예를 들어, 제1 메모리 플레인(PL1)에 대해 프로그램 동작이 수행되고, 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)에 대해서는 독출 동작이 수행될 수 있다. 메모리 장치(20)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함함으로써, 입출력 버스를 공유하는 네 개의 메모리 칩들을 구비한 것과 유사한 효과를 얻을 수 있고, 이에 따라, 메모리 장치(20)를 포함하는 시스템의 성능을 향상시킬 수 있다.
메모리 장치(20)가 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함하는 경우, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 면적이 작을 수 있다. 이에 따라, 제2 반도체 층(L2)에서 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각에 대응하는 제1 내지 제4 영역들의 면적도 작을 수 있다. 이때, 제1 영역에, 제1 메모리 플레인(PL1)에 연결되는 페이지 버퍼들과 로우 디코더들을 윈드밀(windmill) 구조로 배치할 경우, 제1 메모리 플레인(PL1)에 연결되는 페이지 버퍼들과 로우 디코더들은 제1 영역의 허용 면적을 벗어나서 배치되는 문제가 발생할 수 있다. 이하에서는, 도 17 및 도 18을 참조하여 본 발명의 예시적인 실시예들에 따른 제2 반도체 층의 배치 구조들에 대해 설명하기로 한다.
도 17은 본 개시의 일 실시예에 따른 제2 반도체 층(80)의 배치 구조의 일 예를 나타낸다. 예를 들어, 제2 반도체 층(80)은 도 16의 제2 반도체 층(L2)의 일 예에 대응할 수 있다. 도 17을 참조하면, 제2 반도체 층(80)은 제1 내지 제5 영역들(81 내지 85)을 포함할 수 있다. 제1 내지 제4 영역들(81 내지 84)의 상부에는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)이 각각 배치될 수 있고, 제5 영역(85)은 외부 주변 회로 및 패드가 배치될 수 있다.
제1 내지 제4 영역들(81 내지 84) 각각은 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)에 각각 대응하는 제1 내지 제4 서브 영역들을 포함할 수 있다. 예를 들어, 제1 영역(81)은 제1 내지 제4 서브 영역들(R1a 내지 R4a)을 포함할 수 있고, 제1 내지 제4 서브 영역들(R1a 내지 R4a)은 도 7의 제1 내지 제4 영역들(R1 내지 R4)과 실질적으로 동일하게 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제4 서브 영역들(R1a 내지 R4a)은 도 8 또는 도 9의 제1 내지 제4 영역들(R1 내지 R4)과 실질적으로 동일하게 구현될 수 있다. 마찬가지로, 제2 영역(82)은 제1 내지 제4 서브 영역들(R1b 내지 R4b)을 포함할 수 있고, 제3 영역(83)은 제1 내지 제4 서브 영역들(R1c 내지 R4c)을 포함할 수 있고, 제4 영역(84)은 제1 내지 제4 서브 영역들(R1d 내지 R4d)을 포함할 수 있다.
도 18은 본 개시의 일 실시예에 따른 제2 반도체 층(90)의 배치 구조의 다른 예를 나타낸다. 예를 들어, 제2 반도체 층(90)은 도 16의 제2 반도체 층(L2)의 다른 예에 대응할 수 있다. 도 18을 참조하면, 제2 반도체 층(90)은 제1 내지 제5 영역들(91 내지 95)을 포함할 수 있다. 제1 내지 제4 영역들(91 내지 94)의 상부에는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)이 각각 배치될 수 있고, 제5 영역(95)은 외부 주변 회로 및 패드가 배치될 수 있다.
제1 내지 제4 영역들(91 내지 94) 각각은 제1 내지 제4 메모리 그룹들(MG1 내지 MG4)에 각각 대응하는 제1 내지 제4 서브 영역들을 포함할 수 있다. 예를 들어, 제1 영역(91)은 제1 내지 제4 서브 영역들(R1a' 내지 R4a')을 포함할 수 있고, 제1 내지 제4 서브 영역들(R1a' 내지 R4a')은 도 10의 제1 내지 제4 영역들(R1 내지 R4)과 실질적으로 동일하게 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제4 서브 영역들(R1a' 내지 R4a')은 도 11의 제1 내지 제4 영역들(R1 내지 R4)과 실질적으로 동일하게 구현될 수 있다. 마찬가지로, 제2 영역(92)은 제1 내지 제4 서브 영역들(R1b' 내지 R4b')을 포함할 수 있고, 제3 영역(93)은 제1 내지 제4 서브 영역들(R1c' 내지 R4c')을 포함할 수 있고, 제4 영역(94)은 제1 내지 제4 서브 영역들(R1d' 내지 R4d')을 포함할 수 있다.
도 19는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 19를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 18을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 방향으로 연장된 제1 워드 라인들 및 제2 방향으로 연장된 제1 비트 라인들을 포함하는 제1 메모리 그룹, 및 상기 제2 방향으로 연장된 제2 워드 라인들 및 상기 제1 방향으로 연장된 제2 비트 라인들을 포함하고 상기 제1 메모리 그룹에 인접한 제2 메모리 그룹이 배치된 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 메모리 그룹에 대응하는 제1 영역에 배치된 제1 구동 회로들 및 상기 제2 메모리 그룹에 대응하는 제2 영역에 배치된 제2 구동 회로들을 포함하는 제2 반도체 층을 포함하고,
    상기 제1 구동 회로들 중 적어도 하나는, 상기 제2 워드 라인들 중 적어도 일부와 연결되어 상기 제2 워드 라인들 중 적어도 일부를 구동하거나, 또는 상기 제2 비트 라인들 중 적어도 일부와 연결되어 상기 제2 비트 라인들 중 적어도 일부를 구동하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 구동 회로들은 로우 디코더를 포함하고,
    상기 로우 디코더는, 상기 제2 워드 라인들 중 적어도 하나와 연결되어 상기 제2 워드 라인들 중 적어도 하나를 구동하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 로우 디코더는,
    상기 제1 영역에서 상기 제2 영역에 인접하게, 상기 제1 워드 라인들의 연장 방향을 따라 배치된 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 구동 회로들은 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 상기 제1 비트 라인들 중 적어도 하나와 연결되어 상기 제1 비트 라인들 중 적어도 하나를 구동하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제1 구동 회로들은,
    상기 제1 비트 라인들 중 일부 비트 라인들과 연결되어, 연결된 상기 일부 비트 라인들을 구동하는 제1 페이지 버퍼; 및
    상기 제2 비트 라인들 중 일부 비트 라인들과 연결되어, 연결된 상기 일부 비트 라인들을 구동하는 제2 페이지 버퍼를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 제2 페이지 버퍼는,
    상기 제1 영역에서 상기 제2 영역에 인접하게 배치된 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 구동 회로들은 로우 디코더를 더 포함하고,
    상기 로우 디코더는 상기 제1 워드 라인들과 연결되어 상기 제1 워드 라인들을 구동하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 제1 구동 회로들은,
    상기 제2 워드 라인들 중 적어도 하나와 연결되어 상기 제2 워드 라인들 중 적어도 하나를 구동하는 로우 디코더; 및
    상기 제1 비트 라인들 중 적어도 하나와 연결되어 상기 제1 비트 라인들 중 적어도 하나를 구동하는 페이지 버퍼를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1항에 있어서, 상기 제1 구동 회로들은,
    상기 제1 워드 라인들과 연결되어 상기 제1 워드 라인들을 구동하는 로우 디코더; 및
    상기 제2 비트 라인들 중 적어도 하나와 연결되어 상기 제2 비트 라인들 중 적어도 하나를 구동하는 페이지 버퍼를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서, 상기 제1 구동 회로들은,
    로우 디코더, 및 페이지 버퍼를 포함하고,
    상기 페이지 버퍼의 사이즈는 상기 로우 디코더의 사이즈보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 방향과 상기 제2 방향은 실질적으로 직교하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제1항에 있어서,
    상기 제1 워드 라인들은 상기 제1 반도체 층의 상부에 상기 수직 방향으로 적층되고, 상기 제2 워드 라인들은 상기 제1 반도체 층의 상부에 상기 수직 방향으로 적층되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제1항에 있어서,
    상기 제1 메모리 그룹은, 상기 제1 워드 라인들에 각각 연결되고, 서로 직렬로 연결된 복수의 메모리 셀들을 각각 포함하는 제1 낸드 스트링들을 더 포함하고,
    상기 제2 메모리 그룹은, 상기 제2 워드 라인들에 각각 연결되고, 서로 직렬로 연결된 복수의 메모리 셀들을 각각 포함하는 제2 낸드 스트링들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제1항에 있어서,
    상기 제1 워드 라인들과 상기 제1 비트 라인들의 길이는 실질적으로 동일하고,
    상기 제2 워드 라인들과 상기 제2 비트 라인들의 길이는 실질적으로 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제1 워드 라인들 및 제1 비트 라인들이 배치된 제1 메모리 그룹, 제2 워드 라인들 및 제2 비트 라인들이 배치되고 제1 방향으로 상기 제1 메모리 그룹에 인접한 제2 메모리 그룹, 제3 워드 라인들 및 제3 비트 라인들이 배치되고 제2 방향으로 상기 제2 메모리 그룹에 인접한 제3 메모리 그룹, 및 제4 워드 라인들 및 제4 비트 라인들이 배치되고 상기 제1 방향으로 상기 제3 메모리 그룹에 인접하고 상기 제2 방향으로 제1 메모리 그룹에 인접한 제4 메모리 그룹을 포함하는 메모리 셀 어레이가 배치된 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 내지 제4 메모리 그룹들에 대응하는 제1 내지 제4 영역들에 각각 배치된 제1 내지 제4 구동 회로들을 포함하는 제2 반도체 층을 포함하고,
    상기 제1 내지 제4 구동 회로들 중 적어도 하나는, 인접한 구동 회로의 상부에 배치된 메모리 그룹을 구동하고,
    상기 제1 및 제3 워드 라인들과 상기 제2 및 제4 비트 라인들은 상기 제1 방향으로 연장되고,
    상기 제2 및 제4 워드 라인들과 상기 제1 및 제3 비트 라인들은 상기 제2 방향으로 연장되는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 구동 회로들은, 상기 제4 워드 라인들 중 적어도 하나에 연결된 제1 로우 디코더를 포함하고,
    상기 제2 구동 회로들은, 상기 제1 워드 라인들 중 적어도 하나에 연결된 제2 로우 디코더를 포함하고,
    상기 제3 구동 회로들은, 상기 제2 워드 라인들 중 적어도 하나에 연결된 제3 로우 디코더를 포함하고,
    상기 제4 구동 회로들은, 상기 제3 워드 라인들 중 적어도 하나에 연결된 제4 로우 디코더를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제15항에 있어서,
    상기 제1 구동 회로들은, 상기 제1 비트 라인들 중 적어도 하나에 연결된 제1 페이지 버퍼를 포함하고,
    상기 제2 구동 회로들은, 상기 제2 비트 라인들 중 적어도 하나에 연결된 제2 페이지 버퍼를 포함하고,
    상기 제3 구동 회로들은, 상기 제3 비트 라인들 중 적어도 하나에 연결된 제3 페이지 버퍼를 포함하고,
    상기 제4 구동 회로들은, 상기 제4 비트 라인들 중 적어도 하나에 연결된 제4 페이지 버퍼를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제15항에 있어서,
    상기 제1 구동 회로들은, 상기 제1 워드 라인들에 연결된 제1 로우 디코더를 포함하고,
    상기 제2 구동 회로들은, 상기 제2 워드 라인들에 연결된 제2 로우 디코더를 포함하고,
    상기 제3 구동 회로들은, 상기 제3 워드 라인들에 연결된 제3 로우 디코더를 포함하고,
    상기 제4 구동 회로들은, 상기 제4 워드 라인들에 연결된 제4 로우 디코더를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제18항에 있어서,
    상기 제1 구동 회로들은, 상기 제1 비트 라인들 중 일부에 연결된 제1 페이지 버퍼, 및 상기 제2 비트 라인들 중 일부에 연결된 제2 페이지 버퍼를 더 포함하고,
    상기 제2 구동 회로들은, 상기 제2 비트 라인들 중 나머지에 연결된 제3 페이지 버퍼, 및 상기 제3 비트 라인들 중 일부에 연결된 제4 페이지 버퍼를 더 포함하고,
    상기 제3 구동 회로들은, 상기 제3 비트 라인들 중 나머지에 연결된 제5 페이지 버퍼, 및 상기 제4 비트 라인들 중 일부에 연결된 제6 페이지 버퍼를 더 포함하고,
    상기 제4 구동 회로들은, 상기 제4 비트 라인들 중 나머지에 연결된 제7 페이지 버퍼, 및 상기 제1 비트 라인들 중 나머지에 연결된 제8 페이지 버퍼를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제1 워드 라인들 및 제1 비트 라인들이 배치된 제1 메모리 그룹, 제2 워드 라인들 및 제2 비트 라인들이 배치되고 제1 방향으로 상기 제1 메모리 그룹에 인접한 제2 메모리 그룹, 및 제3 워드 라인들 및 제3 비트 라인들이 배치되고 제2 방향으로 상기 제1 메모리 그룹에 인접한 제3 메모리 그룹을 포함하는 메모리 셀 어레이가 배치된 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 상기 제1 내지 제3 메모리 그룹들에 대응하는 제1 내지 제3 영역들에 각각 배치된 제1 내지 제3 구동 회로들을 포함하는 제2 반도체 층을 포함하고,
    상기 제1 내지 제3 구동 회로들 중 적어도 하나는, 인접한 구동 회로의 상부에 배치된 메모리 그룹을 구동하고,
    상기 제1 워드 라인들과 상기 제2 및 제3 비트 라인들은 상기 제1 방향으로 연장되고, 상기 제2 및 제3 워드 라인들과 상기 제1 비트 라인들은 상기 제2 방향으로 연장되는 것을 특징으로 하는 비휘발성 메모리 장치.

KR1020180097561A 2018-08-21 2018-08-21 비휘발성 메모리 장치 KR102547947B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180097561A KR102547947B1 (ko) 2018-08-21 2018-08-21 비휘발성 메모리 장치
US16/449,286 US11075216B2 (en) 2018-08-21 2019-06-21 Non-volatile memory
CN201910738613.8A CN110853683A (zh) 2018-08-21 2019-08-12 非易失性存储器
US16/937,815 US11296066B2 (en) 2018-08-21 2020-07-24 Non-volatile memory
US17/357,581 US11665907B2 (en) 2018-08-21 2021-06-24 Non-volatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180097561A KR102547947B1 (ko) 2018-08-21 2018-08-21 비휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20200021779A true KR20200021779A (ko) 2020-03-02
KR102547947B1 KR102547947B1 (ko) 2023-06-26

Family

ID=69586377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180097561A KR102547947B1 (ko) 2018-08-21 2018-08-21 비휘발성 메모리 장치

Country Status (3)

Country Link
US (2) US11075216B2 (ko)
KR (1) KR102547947B1 (ko)
CN (1) CN110853683A (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102515463B1 (ko) * 2018-06-18 2023-03-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
KR20210124631A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 웨이퍼 대 웨이퍼 본딩 구조를 갖는 반도체 메모리 장치
KR20210135376A (ko) * 2020-05-04 2021-11-15 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
WO2021243641A1 (en) * 2020-06-04 2021-12-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd An array and cmos architecture for 3d phase change memory with higher array efficiency
KR20210158546A (ko) * 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US11672132B2 (en) 2020-07-09 2023-06-06 Samsung Electronics Co., Ltd. Variable resistance memory device
TWI759015B (zh) * 2020-12-17 2022-03-21 旺宏電子股份有限公司 三維記憶體元件及其製造方法
US11778823B2 (en) 2020-12-17 2023-10-03 Macronix International Co., Ltd. Three-dimensional memory device and method for manufacturing the same
US12029144B2 (en) * 2021-03-24 2024-07-02 Eugenus, Inc. Encapsulation layer for chalcogenide material
US11475947B1 (en) 2021-04-15 2022-10-18 Micron Technology, Inc. Decoding architecture for memory tiles

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130229846A1 (en) * 2010-12-14 2013-09-05 Sandisk 3D Llc Memories with Cylindrical Read/Write Stacks
US8896046B2 (en) * 2010-11-05 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150138862A1 (en) * 2013-11-15 2015-05-21 Jintaek Park Three-dimensional semiconductor devices and fabricating methods thereof
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
KR20170124019A (ko) * 2016-04-29 2017-11-09 삼성전자주식회사 비휘발성 메모리 장치
KR20180082133A (ko) * 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 멀티 플레인을 포함하는 비휘발성 메모리 장치
US10768222B1 (en) * 2017-06-02 2020-09-08 Pdf Solutions, Inc. Method and apparatus for direct testing and characterization of a three dimensional semiconductor memory structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
KR20140028969A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102151183B1 (ko) * 2014-06-30 2020-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR102151176B1 (ko) * 2014-08-22 2020-09-02 삼성전자 주식회사 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR20160108052A (ko) 2015-03-06 2016-09-19 에스케이하이닉스 주식회사 반도체 소자
KR102398666B1 (ko) * 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR102579920B1 (ko) 2015-12-17 2023-09-18 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
SG11201802573UA (en) * 2016-01-13 2018-04-27 Toshiba Memory Corp Semiconductor memory device
KR102601214B1 (ko) * 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
KR20180001296A (ko) 2016-06-27 2018-01-04 삼성전자주식회사 수직형 구조를 가지는 메모리 장치
US10726921B2 (en) * 2017-09-19 2020-07-28 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896046B2 (en) * 2010-11-05 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130229846A1 (en) * 2010-12-14 2013-09-05 Sandisk 3D Llc Memories with Cylindrical Read/Write Stacks
US20150138862A1 (en) * 2013-11-15 2015-05-21 Jintaek Park Three-dimensional semiconductor devices and fabricating methods thereof
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
KR20170124019A (ko) * 2016-04-29 2017-11-09 삼성전자주식회사 비휘발성 메모리 장치
KR20180082133A (ko) * 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 멀티 플레인을 포함하는 비휘발성 메모리 장치
US10768222B1 (en) * 2017-06-02 2020-09-08 Pdf Solutions, Inc. Method and apparatus for direct testing and characterization of a three dimensional semiconductor memory structure

Also Published As

Publication number Publication date
US11075216B2 (en) 2021-07-27
US20200066744A1 (en) 2020-02-27
CN110853683A (zh) 2020-02-28
US11665907B2 (en) 2023-05-30
US20210320116A1 (en) 2021-10-14
KR102547947B1 (ko) 2023-06-26

Similar Documents

Publication Publication Date Title
KR102547947B1 (ko) 비휘발성 메모리 장치
JP7187281B2 (ja) 不揮発性メモリ装置
US9941009B2 (en) Memory device having vertical structure and memory system including the same
JP6847201B2 (ja) マルチデッキメモリデバイス及び操作
KR20180001296A (ko) 수직형 구조를 가지는 메모리 장치
KR102335107B1 (ko) 로우 디코더를 포함하는 비휘발성 메모리 장치
KR101325492B1 (ko) 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
US10804293B2 (en) Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same
KR102631350B1 (ko) 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
US11348910B2 (en) Non-volatile memory device
CN112038348A (zh) 三维存储器装置
KR102635683B1 (ko) 비휘발성 메모리 장치
KR20190128895A (ko) 수직형 메모리 장치
JP7129312B2 (ja) 不揮発性メモリ装置
KR20220068540A (ko) 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
KR101458792B1 (ko) 플래시 메모리 장치
US11315646B2 (en) Memory device having improved data reliability by varying program sequences
KR20120091687A (ko) 불휘발성 메모리 장치
US10803958B2 (en) Non-volatile memory device and a method of operating the same
TW202036855A (zh) 半導體記憶體裝置
US11676836B2 (en) Semiconductor device
US11195587B2 (en) Semiconductor device
US11205485B2 (en) Three-dimensional NAND flash memory device having improved data reliability by varying program intervals, and method of operating the same
TWI810780B (zh) 半導體記憶裝置
KR20240110432A (ko) 비휘발성 메모리 장치 및 그의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant