TW202036855A - 半導體記憶體裝置 - Google Patents

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Abstract

實施例提供了一種操作可靠性可以得到改善的半導體記憶體裝置。 一種半導體記憶體裝置包含彼此在Y方向上相鄰佈置的第一方塊和第二方塊。所述第一方塊和所述第二方塊中之各者包含在X方向上延伸的導電層、所述導電層之間的記憶體溝槽、橫跨兩個導電層設置有記憶體溝槽於其間的記憶體支柱，以及設置在記憶體支柱和導電層之間的電晶體。在所述Y方向上設置在所述第一方塊的一端的所述導電層中之一者係電連接到設置在所述第二方塊的一端的所述導電層中之一者。

Description

半導體記憶體裝置
本文中描述的實施例通常關於半導體記憶體裝置。 相關申請的相交參照 本申請案基於並要求2019年3月22日提交的日本專利申請案第2019-054118號的優先權，其全部內容藉由參照併入本文中。
三維佈置的記憶體單元的半導體記憶體裝置是已知的。
實施例提供一種操作可靠性可以得到改進的半導體記憶體裝置。
通常，根據一個實施例，一種半導體記憶體裝置，包含第一方塊和第二方塊，各包含複數個記憶體單元電晶體並且在第一方向上彼此相鄰佈置，所述第一方塊和所述第二方塊中之各者包含複數個第一導電層，其在正交於所述第一方向的第二方向上延伸並且沿著所述第一方向佈置、複數個第一絕緣層，其設置在所述第一導電層之間，並且在正交於所述第一方向和所述第二方向兩者的第三方向上延伸、複數個第一支柱，其橫跨隔著第一絕緣層於其間、在所述第三方向上延伸的兩個第一導電層設置，並且沿著所述第二方向佈置，以及複數個第一電晶體，其由所述第一支柱和所述第一導電層設置。
設置在所述第一方向的所述第一方塊的一端的第一導電層係電連接到設置在所述第一方向的所述第一方塊的另一端的第一導電層。
在下文中，將參考附圖描述實施例。在以下描述中，具有類似功能或配置的部件將用相同的參考符號來表示。此外，將在下文中描述的每個實施例是裝置或用於實施本發明的技術思想的方法的範例，並且不侷限於實施例中描述的那些材料、形狀、結構、佈置和其它部件。
每個功能方塊可以被實現為硬體、電腦軟體或其組合。各個功能方塊可以不必像在下文中描述的範例中那樣區分。例如，一些功能可以由所述範例中的功能方塊之外的其它功能方塊執行。此外，所述範例的功能方塊可以被劃分為細密的功能子方塊。在此，堆疊在半導體基板上的記憶體單元電晶體的三維堆疊型NAND快閃記憶體將被描述為半導體記憶體裝置的範例。在本文的描述中，記憶體單元電晶體可以稱為記憶體單元。
1. 第一實施例 在下文中，將描述第一實施例的半導體記憶體裝置。
1.1半導體記憶體裝置的電路方塊配置 首先，將描述第一實施例的半導體記憶體裝置的電路方塊配置。第一實施例的半導體記憶體裝置是能夠以非揮發性方式儲存資料的NAND型快閃記憶體。
圖1是顯示第一實施例的半導體記憶體裝置的電路配置的方塊圖。半導體記憶體裝置1包含記憶體單元陣列10、列解碼器11、驅動器12、感測放大器13、位址暫存器14、命令暫存器15、輸入/輸出電路16，和定序器17。此外，例如，外部裝置(例如，主機裝置或控制器)(未顯示)經由外部NAND匯流排連接到半導體記憶體裝置1。
1.1.1每個方塊的配置 記憶體單元陣列10包含多個方塊BLK0、BLK1、BLK2、…、和BLKn(n是大於等於0的整數)。多個方塊BLK0至BLKn中之各者包含與列和行相關的多個記憶體單元電晶體。每個記憶體單元電晶體能夠以非揮發性方式儲存資料，並且電性地重寫資料。在記憶體單元陣列10中，佈置多個字元線、多個位元線、源極線等以控制施加到記憶體單元電晶體的電壓。在下文中，方塊BLK是指方塊BLK0至BLKn中之各者。稍後將描述記憶體單元陣列10和方塊BLK的細節。
列解碼器11從位址暫存器14接收列位址並且將列位址解碼。列解碼器11基於列位址的解碼結果來選擇方塊BLK中之一者，並且進一步在所選擇的方塊BLK中選擇字元線。此外，列解碼器11傳送了多個用於記憶體單元陣列10的寫入操作、讀取操作和抹除操作所需的電壓。
驅動器12經由列解碼器11將多個電壓提供給所選擇的方塊BLK。
當資料被讀取時，感測放大器13將從記憶體單元電晶體讀取的資料進行檢測並且放大到位元線。此外，當資料被寫入時，感測放大器13將資料DAT寫入到位元線。
位址暫存器14儲存從例如外部裝置接收的位址ADD。位址ADD包含指定操作目標的方塊BLK的方塊位址，以及指定特定方塊中的操作目標的字元線的頁面位址。命令暫存器15儲存從外部裝置接收的命令CMD。命令CMD包含例如指示定序器17執行寫入操作的寫入命令，以及指示定序器17執行讀取操作的讀取命令。
輸入/輸出電路16係經由多個輸入/輸出線(DQ線)連接到外部裝置。輸入/輸出電路16從外部裝置接收所述命令CMD和位址ADD。輸入/輸出電路16將接收的命令CMD發送到命令暫存器15，並且將接收的位址ADD發送到位址暫存器14。此外，輸入/輸出電路16利用外部裝置發送/接收資料DAT。
定序器17接收來自外部裝置的控制訊號CNT。控制訊號CNT包含晶片致能訊號CEn、命令鎖存致能訊號CLE、位址鎖存致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn等。訊號名稱附加的「n」表示訊號是低位準有效訊號。
定序器17基於儲存在命令暫存器15中的命令CMD和控制訊號CNT來控制半導體記憶體裝置1的操作。具體地，定序器17基於從命令暫存器15接收到的寫入命令來控制列解碼器11、驅動器12，以及感測放大器13，以執行對於以位址ADD指定的多個記憶體單元電晶體的寫入。此外，定序器17基於從命令暫存器15接收到的讀取命令來控制列解碼器11、驅動器12，以及感測放大器13，以執行從以位址ADD指定的多個記憶體單元電晶體的讀取。
1.1.2記憶體單元陣列10的電路配置 接下來，將描述記憶體單元陣列10的電路配置。如上所述，記憶體單元陣列10包含多個方塊BLK0至BLKn。在此，描述了一個方塊BLK的電路配置，並且每個其它方塊的電路配置是基本上相似的。
圖2是記憶體單元陣列10中的一個方塊BLK的電路圖。方塊BLK包含多個字串單元。在此，將作為範例描述方塊BLK包含字串單元SU0、SU1、SU2、…和SU7的情況。字串單元SU0至SU7中之各者對應於一個頁面，所述頁面例如是寫入單元。圖2顯示字串單元SU0至SU3。此外，方塊BLK中的字串單元的數量可以依照需要來設置。在下文中，字串單元SU是指字串單元SU0至SU7中之各者。
字串單元SU0至SU7包含偶數編號的字串單元SU0、SU2、SU4和SU6，以及奇數編號的字串單元SU1、SU3、SU5和SU7。在下文中，對各偶數編號的字串單元SU0、SU2、SU4和SU6將由SUe表示，並且各奇數編號的字串單元SU1、SU3、SU5和SU7將由SUo表示。
偶數編號的字串單元SUe包含多個NAND字串NSe。奇數編號的字串單元SUo包含多個NAND字串NSo。此外，當NAND字串NSe和NSo單獨提及而不彼此區別時，每個NAND字串將被稱為NAND字串NS。
NAND字串NS包含例如八個記憶體單元電晶體MT0、MT1、MT2、…、和MT7，並且選擇電晶體ST1和ST2。在此，將NAND字串NS包含八個記憶體單元電晶體的情況作為範例描述，但是NAND字串NS中的記憶體單元電晶體的數量可以依照需要設置。
記憶體單元電晶體MT0至MT7中之各者包含控制閘極和電荷儲存層，並且以非揮發性方式儲存資料。記憶體單元電晶體MT0至MT7在選擇電晶體ST1的源極和選擇電晶體ST2的汲極之間串聯連接。記憶體單元電晶體MT可以是使用絕緣膜作為電荷儲存層的金屬-氧化物-氮化物-氧化物-矽(MONOS)型的，或使用導電層作為電荷儲存層的浮接閘極(FG)型的。在下文中，記憶體單元電晶體MT是指記憶體單元電晶體MT0至MT7中之各者。
各個字串單元SU0至SU7中的選擇電晶體ST1的閘極分別連接到選擇閘極線SGD0、SGD1、SGD2、…、SDG7。選擇閘極線SGD0至SGD7中之各者獨立地由列解碼器11控制。
偶數編號的字串單元SU0、SU2、…、和SU6中之各者中的選擇電晶體ST2的閘極係連接到，例如，選擇閘極線SGSe。每個奇數編號的字串單元SU1、SU3、…、和SU7中之各者中的選擇電晶體ST2的閘極係連接到，例如，選擇閘極線SGSo。例如，選擇閘極線SGSe和SGSo可以彼此連接到相同的線，或者可以是獨立的佈線。
此外，同一方塊BLK的字串單元SUe中的記憶體單元電晶體MT0至MT7的控制閘極分別連接到字元線WLe0、WLe1、WLe2、…、和WLe7。同時，在同一方塊BLK的字串單元SUo中的記憶體單元電晶體MT0至MT7的控制閘極分別連接到字元線WLo0、WLo1、WLo2、…、和WLo7。字元線WLe0至WLe7和WLo0至WLo7中之各者係獨立地由列解碼器11控制。
方塊BLK例如是資料的抹除單位。也就是說，儲存在同一方塊BLK中的記憶體單元電晶體MT中的資料被一併地抹除。此外，資料可以依字串單元SU的單位或依比字串單元SU小的單位被抹除。
此外，記憶體單元陣列10中的同一行中的NAND字串NS的選擇電晶體ST1的汲極係連接到位元線BL0至BL(m-1)中的每個對應的位元線。在此，m是大於或等於1的自然數。也就是說，每個位元線BL0至BL(m-1)通常將多個字串單元SU中的NAND字串NS彼此連接。此外，多個選擇電晶體ST2的源極係連接到源極線SL。
也就是說，字串單元SU包含連接到不同的位元線BL和連接到同一選擇閘極線SGD的多個NAND字串NS。此外，方塊BLK包含共享字元線WLe的多個字串單元SUe和共享字元線WLo的多個字串單元SUo。此外，記憶體單元陣列10包含共享位元線BL的多個方塊BLK。
在記憶體單元陣列10中，選擇閘極線SGS、字元線WL和選擇閘極線SGD被依序堆疊在半導體基板上，以形成記憶體單元陣列10，其中選擇電晶體ST2、記憶體單元電晶體MT和選擇電晶體ST1是三維堆疊的。
此外，記憶體單元陣列10可以具有其它配置。也就是說，記憶體單元陣列10的配置被描述在，例如，2009年3月19日提交並且標題為「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」的美國專利申請號第12/407,403號。此外，記憶體單元陣列10的配置係在2009年3月18日提交並且標題為「THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY」的美國專利申請號第12/406,524號、2010年3月25日提交並且標題為「NON-NONVOLATILE SEMICONDUCTOR STORAGE METHOD AND METHOD OF MANUFACTURING THE SAME」的美國專利申請號第12/679,991號，以及2009年3月23日提交並且標題為「SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME」的美國專利申請號第12/532,030號中描述。這些專利申請案係藉由參照其整體的方式併入本文。
1.2半導體記憶體裝置的佈局和結構 接下來，將描述第一實施例的半導體記憶體裝置的佈局和結構。
1.2.1半導體記憶體裝置的整體佈局 圖3是第一實施例的半導體記憶體裝置的佈局的示意圖。在圖3和隨後的視圖中，雖然與半導體基板的表面平行但彼此正交的兩個方向被分別定義為X方向和Y方向，並且正交於包含X方向和Y方向(XY平面)的平面之方向被定義為Z方向(堆疊方向)。
半導體記憶體裝置1包含記憶體陣列區域100和連接區域200e和200o。連接區域200e和200o係設置在X方向上的記憶體陣列區域100的兩端，使得記憶體陣列區域100在X方向上介於連接區域200e和200o之間。也就是說，連接區域200e在X方向上係設置在記憶體陣列區域100的一端，並且連接區域200o在X方向上係設置在記憶體陣列區域100的另一端。
記憶體陣列區域100包含多個方塊BLK，並且圖3表示方塊BLK0至BLK3。方塊BLK0至BLK3在Y方向按順序佈置。
1.2.1.1記憶體陣列區域和連接區域的佈局 接著，將描述半導體記憶體裝置1中的記憶體陣列區域100的一部分和連接區域200e和200o之細節。圖4是圖3中的區域101的放大圖，以及顯示記憶體陣列區域100的一部分和連接區域200e和200o的平面圖。
如圖4所示，設置了記憶體陣列區域100，並且在記憶體陣列區域100的一端和另一端分別設置了連接區域200e和200o。在記憶體陣列區域100中，例如，呈現了兩個方塊BLK0和BLK1。方塊BLK0和BLK1係佈置在Y方向上。
如上所述，方塊BLK0和BLK1中之各者包含字串單元SU0至SU7。字串單元SU0、SU2、SU4和SU6的選擇閘極線SGD0、SGD2、SGD4和SGD6以及字元線WLe(未顯示)的擴展，也就是說，字串單元SUe係設置在連接區域200e中。接點插塞CP1e分別將選擇閘極線SGD0、SGD2、SGD4和SGD6連接到上層佈線(未顯示)。
字串單元SU1、SU3、SU5和SU7的選擇閘極線SGD1、SGD3、SGD5和SGD7以及字元線WLo(未顯示)的擴展，也就是說，字串單元SUo係設置在連接區域200o中。接點插塞CP1o分別將選擇閘極線SGD1、SGD3、SGD5和SGD7連接到上層佈線(未顯示)。
字串單元SU包含多個記憶體溝槽MST、多個記憶體支柱MP、多個選擇閘極線SGD(未顯示)，和多個字元線WL(未顯示)。每個記憶體溝槽MST在X方向上延伸，並且多個記憶體溝槽MST在Y方向上以預定間隔佈置。每個記憶體溝槽MST是絕緣區域，並且包含例如氧化矽層。
多個支柱MP在X方向上以預定間隔佈置在每個記憶體溝槽MST上。假設兩個鄰近的記憶體溝槽MST是第一記憶體溝槽和第二記憶體溝槽，佈置在第二記憶體溝槽上的記憶體支柱MP被佈置在與佈置在第一記憶體溝槽上的記憶體支柱MP錯開半個間距的位置。換句話說，多個記憶體支柱MP係以交錯的方式佈置在X方向和Y方向上。
導電層20係設置在相鄰的記憶體溝槽MST之間。導電層20包含將稍後描述的導電層20-0至20-15。導電層20在連接區域200e或200o中彼此連接，並且對應於選擇閘極線SGD。稍後將詳細描述選擇閘極線SGD和字元線WL的佈局。
在連接區域200e和200o中，區域STH1係設置在記憶體溝槽MST上。區域STH1在佈置在Y方向上的記憶體溝槽MST上交替佈置。每個區域STH1是被嵌入在用於形成稍後將描述的導電層(字元線和選擇閘極線)的替換程序中所使用的孔中的絕緣材料的區域。每個區域STH1例如是諸如氧化矽層的絕緣層。
在連接區域200e和200o中，區域STH2係設置在記憶體溝槽MST和導電層20上。區域STH2係以交錯的方式佈置在Y方向上。每個區域STH2是絕緣材料被嵌入在替換程序中使用的洞中以形成稍後將描述的導電層(字元線和選擇閘極線)的區域，並且是用替代和絕緣的方式將導電層20隔離成選擇閘極線SGDe和SGDo的區域。每個區域STH2是絕緣層，並且例如包含氧化矽層。
此外，在連接區域200e和200o中，接點插塞係設置成被分別連接到多個堆疊的字元線，雖然在此被省略。
1.2.1.2記憶體單元陣列的橫截面結構 接著，將描述記憶體單元陣列10中的方塊BLK的橫截面結構。圖5是沿著Y方向截取的方塊BLK的橫截面圖。此外，導電層之間和導電層之上的絕緣層被省略。
如圖5所示，導電層22係設置在半導體基板(例如，p型阱區)23上方。導電層22作為選擇閘極線SGSe和SGSo。八個導電層21係沿著Z方向堆疊在導電層22上方。每個導電層21包含導電層21-0至21-15，並且八個導電層21作為字元線WLe0至WLe7或WLo0至WLo7。
導電層20係設置在導電層21上方。導電層20包含導電層20-0至20-15，並且作為選擇閘極線SGD0至SGD7。稍後將描述導電層20和21的平面佈局。
記憶體溝槽MST和記憶體支柱MP交替地在Y方向上設置，以從導電層20與半導體基板23接觸。如上所述，記憶體溝槽MST係絕緣層。接點插塞或類似物係設置在記憶體溝槽MST中，以將電壓施加到設置於半導體基板23中的區域。例如，接點插塞可以被設置成將選擇電晶體ST2的源極連接到上層佈線(未顯示)。
導電層22係佈置成使記憶體溝槽MST或記憶體支柱MP介於導電層22之間，以及交替地作為選擇閘極線SGSe和SGSo。類似地，導電層21被佈置成使記憶體溝槽MST或記憶體支柱MP介於導電層21之間，以及交替地作為字元線WLe和WLo。
此外，記憶體溝槽MST也設置在彼此在Y方向上相鄰的方塊BLK之間。接點插塞或類似物可以設置在記憶體溝槽MST中，以將電壓施加到設置於半導體基板23中的區域。例如，接點插塞可以被設置成將選擇電晶體ST2的源極連接到上層佈線。
接點插塞24係設置在每個記憶體支柱MP上。此外，導電層25係沿著Y方向設置在接點插塞24上。導電層25作為位元線BL。
此外，下面將描述沿著X方向截取的方塊BLK的橫截面。
作為範例，圖6是沿著X方向截取的方塊BLK的橫截面圖，並且表示沿著圖4中的選擇閘極線SGD0穿過記憶體支柱MP的區域的橫截面結構。此外，導電層之間和導電層之上的絕緣層被省略。
如上面使用圖5所述，導電層22、21和20依序設置在半導體基板23上方。此外，記憶體陣列區域100係與上面使用圖5描述的相同。
如圖6所示，在連接區域200e中，導電層20至22例如以階梯狀方式延伸。也就是說，在連接區域200e中，當在XY平面中觀察時，導電層20至22中之各者具有不與比對應導電層高的導電層重疊的平台部。接點插塞26係設置在平台部。此外，接點插塞26被連接到導電層27。接點插塞26和導電層27包含例如諸如鎢(W)的金屬。
藉由導電層27，作為偶數編號的選擇閘極線SGD0、SGD2、SGD4和SGD6的導電層20至22、偶數編號的字元線WLe，和偶數編號的選擇閘極線SGSe被電連接到列解碼器11。
同時，在連接區域200o中，類似地，導電層20至22以階梯狀的方式延伸。也就是說，在連接區域200o中，當在XY平面中觀察時，導電層20至22中之各者具有不與比對應導電層高的導電層重疊的平台部。接點插塞28係設置在平台部上。此外，接點插塞28被連接到導電層29。接點插塞28和導電層29包含例如諸如鎢(W)的金屬。
藉由導電層29，作為奇數編號的選擇閘極線SGD1、SGD3、SGD5和SGD7的導電層20至22、奇數編號的字元線WLo，和奇數編號的選擇閘極線SGSo被電連接到列解碼器11。
1.2.1.3記憶體支柱MP的橫截面結構 接著，將對於記憶體支柱MP和記憶體單元電晶體MT的結構和等效電路將描述。圖7是沿著XY平面截取的記憶體支柱MP的截面圖。圖8是沿著YZ平面截取的記憶體支柱MP的截面圖。具體地，圖7和8中之各者表示其中設置有兩個記憶體單元電晶體MT的區域。
如圖7和8中所示，記憶體支柱MP包含絕緣層30、半導體層31和絕緣層32至34。字元線WLe和WLo包含導電層21。
絕緣層30、半導體層31和絕緣層32到34中之各者係設置成沿著Z方向延伸。絕緣層30例如是氧化矽層。半導體層31係設置成環繞絕緣層30的側表面。半導體層31作為在其中形成記憶體單元電晶體MT的通道的區域。半導體層31例如是多晶矽層。
絕緣層32係設置成環繞半導體層31的側表面。絕緣層32作為記憶體單元電晶體MT的閘極絕緣膜。絕緣層32具有，例如，氧化矽層和氮化矽層在其中堆疊的結構。絕緣層33係設置成環繞絕緣層32的側表面。絕緣層33作為記憶體單元電晶體MT的電荷儲存層。絕緣層33例如是氮化矽層。絕緣層34係設置成環繞絕緣層33的側表面。絕緣層34作為記憶體單元電晶體MT的方塊絕緣膜。絕緣層34例如是氧化矽層。諸如，例如，氧化矽層的絕緣層被嵌入在不包含記憶體支柱MP的部分的記憶體溝槽MST中。
根據上述配置，兩個記憶體單元電晶體MT係沿著Y方向分別設置在將設置在導電層21中的一個記憶體支柱MP中。選擇電晶體ST1和ST2各具有相同的配置。
此外，在下文中，將描述記憶體支柱MP的等效電路。圖9是記憶體支柱MP的等效電路圖。如圖所示，兩個NAND字串NSe和NSo係形成在一個記憶體支柱MP中。也就是說，設置在一個記憶體支柱MP中的兩個選擇電晶體ST1係連接到不同的選擇閘極線SGD。記憶體單元電晶體MTe0至MTe7和MTo0至MTo7分別連接到不同的字元線WLe和WLo。此外，選擇電晶體ST2也連接到不同的選擇閘極線SGSe和SGSo。
記憶體支柱MP中的兩個NAND字串NSe和NSo係連接到相同的位元線BL，並且進一步連接到同一源極線SL。此外，設置在記憶體支柱MP中的兩個NAND字串NSe和NSo共享背閘極(半導體層31)。
1.2.1.4記憶體陣列區域和連接區域中方塊邊界的配置 接下來，將使用方塊BLK0和BLK1的邊界作為範例來描述根據第一實施例的記憶體陣列區域中的方塊BLK的邊界的配置。其它方塊BLK之間的邊界的配置類似於方塊BLK0和BLK1之間的邊界的配置。
首先，將描述方塊BLK0和BLK1中的選擇閘極線SGD的配置。圖10是佈置在方塊BLK0和BLK1中的記憶體支柱MP和連接到記憶體支柱MP的選擇閘極線SGD0到SGD7的平面佈局。
如圖10所示，方塊BLK0和BLK1在Y方向上彼此相鄰地佈置。方塊BLK0和BLK1中之各者包含多個記憶體支柱MP和選擇閘極線SGD0至SGD7。多個記憶體支柱MP在X方向和Y方向上以交錯的方式佈置。選擇閘極線SGD0至SGD7在X方向上延伸並且在Y方向上佈置。
在下文中，將描述方塊BLK0和BLK1中之各者的配置。
如圖10所示，在X方向上延伸的十六個導電層20-0至20-15沿著Y方向佈置。導電層20-0和20-2在X方向上的一端彼此電連接，並且作為選擇閘極線SGD0。導電層20-1和20-3在X方向上的另一端彼此電連接，並且作為選擇閘極線SGD1。類似地，導電層20-4和20-6在X方向上的一端彼此電連接，並且作為選擇閘極線SGD2。導電層20-5和20-7在X方向上的另一端彼此電連接，並且作為選擇閘極線SGD3。導電層20-8和20-10在X方向上的一端彼此電連接，並且作為選擇閘極線SGD4。導電層20-9和20-11在X方向上的另一端彼此電連接，並且作為選擇閘極線SGD5。導電層20-12和20-14在X方向上的一端彼此電連接，並且作為選擇閘極線SGD6。導電層20-13和20-15在X方向上的另一端彼此電連接，並且作為選擇閘極線SGD7。每條選擇閘極線SGD0至SGD7經由連接區域中的接點插塞連接到上層佈線(未顯示)，並且進一步連接到列解碼器11。
在方塊BLK0(或BLK1)中，在Y方向上彼此相鄰的導電層20由記憶體溝槽MST彼此間隔。記憶體溝槽MST是填充有例如絕緣材料的區域。記憶體溝槽MST可以從半導體基板的表面延伸到設置有導電層20的層。
此外，多個記憶體支柱MP在X方向上以預定間隔佈置在沿著Y方向彼此相鄰的導電層20之間的記憶體溝槽MST上。每個記憶體支柱MP沿Z方向在記憶體溝槽MST與導電層上延伸。具體地，多個記憶體支柱MP係設置在導電層20-0和20-1之間、導電層20-1和20-2之間、導電層20-2和20-3之間、…、以及導電層20-14和20-15之間。每個記憶體支柱MP是包含記憶體單元電晶體MT和選擇電晶體ST1和ST2的柱狀體。稍後將描述記憶體支柱MP的細節。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖10所示，方塊BLK0和BLK1在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，方塊BLK0的導電層20-15和方塊BLK1的導電層20-0被設置。記憶體溝槽MST係設置在導電層20-15和20-0之間。此外，多個記憶體支柱MPa係在X方向上以預定間隔在導電層20-15和20-0之間的記憶體溝槽MST上佈置。記憶體支柱MPa相當於其它記憶體支柱MP。
方塊BLK0的導電層20-15的部分(即，選擇閘極線SGD7)與在方塊BLK0中作為選擇電晶體操作的記憶體支柱MPa相交。此外，方塊BLK1的導電層20-0的部分(即，選擇閘極線SGD0)與作為方塊BLK1的選擇電晶體操作的記憶體支柱MPa相交。
接下來，將描述方塊BLK0和BLK1中的字元線WL的配置。圖11是佈置在方塊BLK0和BLK1中的記憶體支柱MP以及連接到記憶體支柱MP的字元線WLe7和WLo7的平面佈局。在此，將描述字元線WLe7和WLo7作為範例。字元線WLe7和WLo7係設置在選擇閘極線SGD0至SGD7下方。字元線WLe6至WLe0係設置在字元線WLe7下方，字元線WLo6至WLo0係設置在字元線WLo7下方。字元線WLe6至WLe0中之各者的配置類似於字元線WLe7的配置，而字元線WLo6至WLo0中之各者的配置類似於字元線WLo7的配置。
如圖11所示，方塊BLK0和BLK1中之各者包含多個記憶體支柱MP和字元線WLe7和WLo7。字元線WLe7包含導電層21-0、21-2、21-4、21-6、21-8、21-10、21-12和21-14。字元線WLo7包含導電層21-1、21-3、21-5、21-7、21-9、21-11、21-13和21-15。導電層21-0至21-15各在X方向上延伸，並且被交替地佈置在Y方向上。在下文中，導電層21指的是導電層21-0至21-15中之各者。
沿著X方向延伸的十六個導電層21-0至21-15沿著Y方向交替佈置。導電層21-0、21-2、21-4、21-6、21-8、21-10、21-12和21-14在X方向上的一端彼此電連接，並且作為字元線WLe7。導電層21-1、21-3、21-5、21-7、21-9、21-11、21-13和21-15在X方向的另一端彼此電連接，並作為字元線WLo7。字元線WLe7和WLo7中之各者經由連接區域中的接點插塞連接到上層佈線(未顯示)，並且還連接到列解碼器11。
字元線WLe6至WLe0係依序設置在字元線WLe7下方，而字元線WLo6至WLo0係依序設置在字元線WLo7下方。字元線WLe6至WLe0中之各者的配置類似於字元線WLe7的配置，而字元線WLo6至WLo0中之各者的配置類似於WLo7的配置。
在方塊BLK0(或BLK1)中，在Y方向上彼此相鄰的導電層21係藉由記憶體溝槽MST彼此間隔開。
此外，多個記憶體支柱MP在X方向上以預定間隔在沿著Y方向彼此相鄰的導電層21之間的記憶體溝槽MST上佈置。具體地，多個記憶體支柱MP係設置在導電層21-0和21-1之間、導電層21-1和21-2之間、導電層21-2和21-3之間，...，以及導電層21-14和21-15之間。
在下文中，將描述方塊BLK0和BLK1的邊界的結構。
圖11所示，在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層21-15和方塊BLK1的導電層21-0。記憶體溝槽MST係設置在導電層21-15和21-0之間。此外，多個記憶體支柱MPa係在X方向上以預定間隔佈置在導電層21-15和21-0之間的記憶體溝槽MST上。
導電層21-15與記憶體支柱MPa相交的部分(即，字元線WLo7)在方塊BLK0中操作為記憶體單元電晶體。此外，導電層21-0與記憶體支柱MPa相交的部分(即，字元線WLe7)在方塊BLK0中操作為記憶體單元電晶體。
1.3第一實施例的功效 根據第一實施例，可以提供一種能夠提高操作可靠性的半導體記憶體裝置。此外，由於沒有不可用的記憶體單元或字元線存在於方塊BLK0和BLK1的邊界，記憶體單元的有效使用率不會降低。
如上所述，在第一實施例中，方塊BLK0的選擇閘極線SGD7和方塊BLK1的選擇閘極線SGD0係設置在方塊BLK0和BLK1的邊界中，並且方塊BLK0的字元線WLo7和BLK1的字元線WLe7係設置在選擇閘極線SGD7和SGD0下方。此外，記憶體支柱MPa在X方向上係佈置在選擇閘極線SGD7和SGD0之間以及字元線WLo7和WLe7之間。字元線WLo7與記憶體支柱MPa相交的部分在方塊BLK0的字串單元SU7中作為記憶體單元電晶體。字元線WLe7與記憶體支柱MPa相交的部分在方塊BLK1的字串單元SU0中作為記憶體單元電晶體。
根據具有上述配置的第一實施例，由於沒有不可用或虛設的記憶體單元或字元線配置在方塊BLK的邊界，記憶體單元的佈置可以是高度緻密化的。
2. 第二實施例 接下來，將描述第二實施例的半導體記憶體裝置。在第二實施例中，字元線係佈置在方塊BLK的邊界，以作為不在方塊BLK的寫入、讀取和抹除操作時使用的字元線，而連接到字元線的記憶體單元係設置為虛設記憶體單元。第二實施方式將集中描述於與第一實施例的差異。未描述的其它配置係類似於第一實施例中的配置。
2.1記憶體陣列區域和連接區域中方塊邊界的配置 與第一實施例類似，將使用方塊BLK0和BLK1的邊界作為範例來描述方塊BLK的邊界的配置。其它方塊BLK之間的邊界的配置類似於方塊BLK0和BLK1之間的邊界的配置。
首先，將描述方塊BLK0和BLK1中的選擇閘極線SGD的配置。圖12是佈置在方塊BLK0和BLK1中的記憶體支柱MP和連接到記憶體支柱MP的選擇閘極線SGD0到SGD7的平面佈局。
方塊BLK0和BLK1中之各者的配置類似於在第一實施例中的配置。沿著X方向延伸的十六個導電層20-0至20-15沿著Y方向佈置。導電層20-0和20-2、20-4和20-6、20-8和20-10，以及20-12和20-14在X方向上的一端彼此電連接，並且分別作為選擇閘極線SGD0、SGD2、SGD4和SGD6。導電層20-1和20-3、20-5和20-7、20-9和20-11，以及20-13和20-15在X方向的另一端彼此電連接，並且分別作為選擇閘極線SGD1、SGD3、SGD5和SGD7。
在方塊BLK0(或BLK1)中，在Y方向上彼此相鄰佈置的導電層20係藉由記憶體溝槽MST彼此隔開。此外，多個記憶體支柱MP在X方向和Y方向上以交錯的方式佈置在沿著Y方向彼此相鄰佈置的導電層20之中的多個記憶體溝槽MST上。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖12所示，方塊BLK0和BLK1在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層20-15和方塊BLK1的導電層20-0。虛設導電層20-a係設置在導電層20-15和20-0之間。虛設導電層20-a在連接區域中電連接到接點插塞和上層佈線(未顯示)。此外，多個記憶體支柱MP係設置在導電層20-15和虛設導電層20-a之間，以及導電層20-0和虛設導電層20-a之間。換句話說，虛設導電層20-a係設置在方塊BLK0中的記憶體支柱MP與方塊BLK1中的記憶體支柱MP之間(在方塊BLK0和BLK1的邊界中)。虛設導電層20-a經由連接區域中的接點插塞連接到上層佈線。在寫入、讀取和抹除操作時，將與施加到未選擇方塊BLK的選擇閘極線的電壓相同的電壓(例如，0V)施加到虛設導電層20-a。
設置在導電層20-15和虛設導電層20-a之間的記憶體支柱MP與導電層20-15(即，選擇閘極線SGD7)相交的部分在方塊BLK0中操作為選擇電晶體。同時，設置在導電層20-15和虛設導電層20-a之間的記憶體支柱MP與虛設導電層20-a相交的部分係未被使用的選擇電晶體。虛設記憶體單元指的是不被用於寫入、讀取或抹除操作的記憶體單元，並且在寫入、讀取或抹除操作時不施加用於寫入、讀取或抹除的電壓。
類似地，設置在導電層20-0和虛設導電層20-a之間的記憶體支柱MP與導電層20-0(即，選擇閘極線SGD0)相交的部分在方塊BLK1中操作為選擇電晶體。同時，設置在導電層20-0和虛設導電層20-a之間的記憶體支柱MP與虛設導電層20-a相交的部分係未被使用的選擇電晶體。
接下來，將描述方塊BLK0和BLK1中的字元線WL的配置。圖13是佈置在方塊BLK0和BLK1中的記憶體支柱MP以及連接到記憶體支柱MP的字元線WLe7和WLo7的平面佈局。
記憶體支柱MP、字元線WLe7和WLo7，以及方塊BLK0和BLK1中之各者中的記憶體溝槽MST的配置係類似於第一實施例中的配置，並且同樣應用於第三和隨後的實施例。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖13所示，方塊BLK0和BLK1在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層21-15和方塊BLK1的導電層21-0。虛設導電層21-a係設置在導電層21-15和21-0之間。虛設導電層21-a在連接區域中係電連接到接點插塞和上層佈線(未顯示)。
記憶體溝槽MST係設置在導電層21-15和虛設導電層21-a之間，以及導電層21-0和虛設導電層21-a之間。此外，多個記憶體支柱MP係設置在導電層21-15和虛設導電層21-a之間，以及導電層21-0和虛設導電層21-a之間。換句話說，虛設導電層21-a係設置在方塊BLK0中的記憶體支柱MP與方塊BLK1中的記憶體支柱MP之間(在方塊BLK0和BLK1的邊界中)。虛設導電層21-a係經由連接區域中的接點插塞電連接到上層佈線(未顯示)，並作為字元線WLa。
設置在方塊BLK0的導電層21-15和虛設導電層21-a之間的記憶體支柱MP與導電層21-15相交的部分作為方塊BLK0中的記憶體單元電晶體。同時，設置在方塊BLK0的導電層21-15和虛設導電層21-a之間的記憶體支柱MP與虛設導電層21-a相交的部分係未被使用的虛設記憶體單元。
設置在方塊BLK1的導電層21-0和虛設導電層21-a之間的記憶體支柱MP與導電層21-0相交的部分作為方塊BLK1中的記憶體單元電晶體。同時，設置在方塊BLK1的導電層21-0和虛設導電層21-a之間的記憶體支柱MP與虛設導電層21-a相交的部分係未被使用的虛設記憶體單元。其它配置類似於第一實施例中的配置。
2.3第二實施例的功效 根據第二實施例，可以提供一種能夠提高操作可靠性的半導體記憶體裝置。
如上所述，字元線WLa(虛設導電層21-a)中係設置在方塊BLK0的字元線WLo7(導電層21-15)和方塊BLK1的字元線WLe7(導電層21-0)之間(在方塊BLK0和BLK1的邊界中)。字元線WLo7與字元線WLa之間的記憶體支柱MP與字元線WLo7相交的部分操作為方塊BLK0中的記憶體單元電晶體。
字元線WLe7和WLa之間的記憶體支柱MP與字元線WLe7相交的部分操作為方塊BLK1中的記憶體單元電晶體。同時，字元線WLe7和WLa之間的記憶體支柱MP與字元線WLa相交的部分係未被使用的虛設記憶體單元。字元線WLa係經由接點插塞連接到上層佈線，並且還連接到列解碼器11。
與施加到未選擇的方塊BLK的字元線WL的電壓相同的電壓(例如，0V)在寫入、讀取和抹除操作時被施加到字元線WLa(虛設導電層21-a)。例如，當在對於方塊BLK0(或BLK1)進行抹除操作時，24V係施加到方塊BLK0(或BLK1)中的記憶體單元電晶體的半導體層，而0V係施加到字元線WLa。
如上所述，藉由控制字元線WLa的電位，能夠消除在寫入、讀取和抹除操作時在方塊BLK1(或BLK0)中發生在被連接到字元線WLa的記憶體支柱MPa的記憶體單元電晶體的干擾。也就是說，可以消除在方塊BLK的邊界中佈置的記憶體單元電晶體中發生的來自在寫入、讀取和抹除操作時的相鄰方塊BLK的干擾。因此，根據第二實施方式，能夠改善半導體記憶體裝置的操作可靠性。
3. 第三實施例 接下來，將描述第三實施例的半導體記憶體裝置。在第三實施例中，兩個字元線係設置在方塊BLK的邊界中，以在對於方塊BLK進行寫入、讀取和抹除操作時作為未被使用的字元線，並且連接到字元線的記憶體單元係設置為虛設記憶體單元。將著重於與第一實施例不同之處來描述第三實施例。未描述的其它配置是類似於那些在第一實施例的配置。
3.1記憶體陣列區域和連接區域中方塊邊界的配置 與第一實施例類似，將使用方塊BLK0和BLK1的邊界作為範例來描述方塊BLK的邊界的配置。其它方塊BLK之間的邊界的配置與方塊BLK0和BLK1之間的邊界的配置相同。
首先，將描述方塊BLK0和BLK1中的選擇閘極線SGD的配置。圖14是佈置在方塊BLK0和BLK1中的記憶體支柱MP和連接到記憶體支柱MP的選擇閘極線SGD0到SGD7的平面佈局。
方塊BLK0和BLK1中之各者中的記憶體支柱MP、導電層20-0至20-15，以及記憶體溝槽MST的配置類似於第一實施例中的配置。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖14所示，方塊BLK0和BLK1在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層20-15和方塊BLK1的導電層20-0。虛設導電層20-b和20-c係設置在方塊BLK0和BLK1之間，即導電層20-15和20-0之間。各自的虛設導電層20-b和20-c在X方向上延伸，並且被佈置在Y方向上。在虛設導電層20-b和20-c中之各者係經由接點插塞在連接區域中電連接到上層佈線(未顯示)。在寫入、讀取和抹除操作時，將與施加到未選擇方塊BLK的選擇閘極線的電壓相同的電壓(例如，0V)施加到虛設導電層20-b和20-c。
記憶體溝槽MST係設置在導電層20-15和虛設導電層20-b之間、虛設導電層20-b和20-c之間，以及虛設導電層20-c和導電層20-0之間。多個記憶體支柱MP在導電層20-15和虛設導電層20-b之間的記憶體溝槽MST以及虛設導電層20-c和導電層20-0之間的記憶體溝槽MST上以預定間隔佈置在X方向上。此外，多個虛設記憶體支柱MPb在虛設導電層20-b和20-c之間的記憶體溝槽MST上以預定間隔佈置在X方向上。虛設記憶體支柱MPb包含不被用於寫入、讀取和抹除操作的記憶體單元電晶體和選擇電晶體。每個記憶體支柱MP係電連接到設置在記憶體支柱MP上方並且在Y方向上延伸的位元線BL。然而，每個虛設記憶體支柱MPb並未電連接到設置在虛設記憶體支柱MPb上方並且在Y方向上延伸的位元線BL。
設置在方塊BLK0的導電層20-15和虛設導電層20-b之間的記憶體支柱MP與導電層20-15相交的部分操作為方塊BLK0中的選擇電晶體。同時，設置在方塊BLK0的導電層20-15和虛設導電層20-b之間的記憶體支柱MP與虛設導電層20-b相交的部分係未被使用的虛設選擇電晶體。
設置在方塊BLK1的導電層20-0和虛設導電層20-c之間的記憶體支柱MP與導電層20-0相交的部分操作為方塊BLK1中的選擇電晶體。同時，設置在導電層20-0和虛設導電層20-c之間的記憶體支柱MP與虛設導電層20-c相交的部分係未被使用的虛設選擇電晶體。
此外，設置在虛設導電層20-b和20-c之間的虛設記憶體支柱MPb與虛設導電層20-b和20-c相交的部分係未被使用的虛設選擇電晶體。
接下來，將描述方塊BLK0和BLK1中的字元線WL的配置。圖15是佈置在方塊BLK0和BLK1中的記憶體支柱MP以及連接到記憶體支柱MP的字元線WLe7和WLo7的平面佈局。
在每一個方塊BLK0和BLK1中，不包含方塊BLK的邊界的部分中的記憶體支柱MP、字元線WLe7和WLo7以及記憶體溝槽MST的配置係類似於第一實施例中的配置。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖15所示，方塊BLK0和BLK1係在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，方塊BLK0的導電層21-15和方塊BLK1的導電層21-0被設置。虛設導電層21-b和21-c係在導電層21-15和21-0之間在Y方向上佈置。
虛設導電層21-b在X方向上延伸，並且電連接到在X方向上的一端的方塊BLK0的導電層21-14(字元線WLe7)。虛設導電層21-c在X方向上延伸，並且電連接到在X方向上的另一端的方塊BLK1的導電層21-1(字元線WLo7)。
記憶體溝槽MST係設置在導電層21-15和虛設導體層21-b之間、虛設導電層21-b和21-c之間，以及虛設導電層21-c和導電層21-0之間。多個記憶體支柱MP在X方向上以預定間隔佈置在導電層21-15和虛設導電層21-b之間的記憶體溝槽MST上，以及導電層21-0和虛設導電層21-c之間的記憶體溝槽MST上。此外，多個虛設記憶體支柱MPb在X方向上以預定間隔佈置在虛設導電層21-b和21-c之間的記憶體溝槽MST上。
設置在方塊BLK0的導電層21-15和虛設導電層21-b之間的記憶體支柱MP與導電層21-15相交的部分操作為方塊BLK0中的記憶體單元電晶體。同時，設置在方塊BLK0的導電層21-15和虛設導電層21-b之間的記憶體支柱MP與虛設導電層21-b相交的部分是未被使用的虛設記憶體單元。
設置在方塊BLK1的導電層21-0和虛設導電層21-c之間的記憶體支柱MP與導電層21-0相交的部分操作為方塊BLK1中的記憶體單元電晶體。同時，設置在導電層21-0和虛設導電層21-c之間的記憶體支柱MP與虛設導電層21-c相交的部分是未被使用的虛設記憶體單元。
此外，設置在虛設導電層21-b和21-c之間的虛設記憶體支柱MPb與虛設導電層21-b和21-c相交的部分是未被使用的虛設記憶體單元。其它配置類似於在第一實施例中的配置。
30.3第三實施例的功效 根據第三實施例，可以提供一種能夠提高操作可靠性的半導體記憶體裝置。
如上所述，虛設導體層21-b和21-c係佈置在方塊BLK0的字元線WLo7(導電層21-15)和方塊BLK1的字元線WLe7(導電層21-0)之間(在方塊BLK0和BLK1的邊界中)。虛設導電層21-b係連接到方塊BLK0的字元線WLe7，而虛設導電層21-c係連接到方塊BLK1的字元線WLo7。
字元線WLo7與虛設導電層21-b之間的記憶體支柱MP與字元線WLo7相交的部分操作為方塊BLK0中的記憶體單元電晶體。字元線WLe7和虛設導電層21-c之間的記憶體支柱MP與字元線WLe7相交的部分操作為方塊BLK1中的記憶體單元電晶體。同時，連接到虛設導電層21-b和21-c的虛設記憶體支柱MPb的記憶體單元電晶體是未被使用的虛設記憶體單元。
在對於方塊BLK0(或BLK1)進行寫入、讀取和抹除操作時，將被施加到操作目標的字元線的電壓被施加到虛設導電層21-b和21-c之間的記憶體支柱MPb。因此，在寫入、讀取和抹除操作時，在連接到虛設導電層21-b(或21-c)的記憶體支柱MPb的記憶體單元電晶體中發生干擾。然而，由於虛設記憶體支柱MPb的記憶體單元電晶體是未被使用的虛設記憶體單元，即使在寫入、讀取和抹除操作時發生干擾也沒關係。
如上所述，在第三實施例中，有可能消除發生在佈置在方塊BLK的邊界的記憶體單元電晶體來自相鄰方塊BLK的字元線WL在寫入、讀取和抹除操作時的干擾。因此，根據第三實施例，可以提高半導體記憶體裝置的操作可靠性。
此外，在第三實施例中，由於兩個虛設字元線可以分別共享附近方塊BLK的字元線，與第二實施例相比，半導體記憶體裝置1被安裝在其上的晶片的大小可以被降低。
4.第四實施例 接下來，將描述第四實施例的半導體記憶體裝置。在第四實施例中，設置在方塊BLK的邊界處的記憶體支柱被設置為虛設記憶體支柱。也就是說，設置在方塊BLK的邊界中的記憶體單元電晶體被設置為虛設記憶體單元。將著重於與第一實施例的不同之處來描述第四實施例。未描述的其它配置類似於那些在第一實施例的配置。
4.1記憶體陣列區域和連接區域中方塊邊界的配置 將使用方塊BLK0和BLK1的邊界作為範例來描述方塊BLK的邊界的配置。其它方塊BLK之間的邊界的配置是方塊BLK0和BLK1之間的邊界以及方塊BLK1和BLK2之間的邊界的重複。
首先，將描述方塊BLK0和BLK1中的選擇閘極線SGD的配置。圖16是佈置在方塊BLK0和BLK1中的記憶體支柱MP和連接到記憶體支柱MP的選擇閘極線SGD0到SGD7的平面佈局。
方塊BLK0和BLK1中之各者中的記憶體支柱MP、導電層20-0至20-15，以及記憶體溝槽MST的配置類似於第一實施例中的配置。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖16所示，方塊BLK0、BLK1和BLK2在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層20-15和方塊BLK1的導電層20-0。
記憶體溝槽MST係設置在導電層20-15和20-0之間。多個虛設記憶體支柱MPb在X方向上以預定間隔佈置在導電層20-15和20-0之間的記憶體溝槽MST上。
在此，方塊BLK0的導電層20-15與虛設記憶體支柱MPb相交的部分是虛設選擇電晶體。因此，與連接到每個其它選擇閘極線SGD的選擇電晶體的數量相比，連接到選擇閘極線SGD7的選擇電晶體的數量減少了在X方向上的一系列電晶體的數量(在此，四個電晶體)。換句話說，與每個其它字串單元SU中的選擇電晶體的數量相比，字串單元SU7中的選擇電晶體的數量減少了在X方向上的一系列電晶體的數量。
因此，為了補充選擇電晶體，在方塊BLK0的導電層20-0的Y方向上設置導電層20-d，並且在導電層20-0和20-d之間設置記憶體支柱MP。在X方向上的一系列選擇電晶體係設置在導電層20-d與記憶體支柱MP相交的部分處。此外，選擇閘極線SGD7和導電層20-d係經由例如接點插塞藉由上層佈線W1彼此電連接。因此，設置在導電層20-d與記憶體支柱MP相交的部分處的選擇電晶體被用作選擇閘極線SGD7中的選擇電晶體。
在下文中，將描述方塊BLK1和BLK2的邊界的配置。
如圖16所示，方塊BLK1和BLK2在Y方向上彼此相鄰地佈置。在方塊BLK1和BLK2的邊界中，佈置了方塊BLK1的導電層20-15和方塊BLK2的導電層20-0。在X方向延伸的導電層20-e和20-d係配置在導電層20-15和20-0之間。
記憶體溝槽MST係設置在導電層20-15和20-e之間、導電層20-0和20-d之間，以及導電層20-e和20-d之間。多個記憶體支柱MP在X方向上以預定間隔佈置在導電層20-15和20-e之間的記憶體溝槽MST、導電層20-0和20-d之間的記憶體溝槽MST以及導電層20-e和20-d之間的記憶體溝槽MST上。
在此，如上所述，方塊BLK1的導電層20-0與虛設記憶體支柱MPb相交的部分是虛設選擇電晶體。因此，與每個其它選擇閘極線SGD中的選擇電晶體的數量相比，方塊BLK1的選擇閘極線SGD0中的選擇電晶體的數量減少了在X方向上的一系列電晶體的數量(在此，四個電晶體)。
因此，為了補充選擇電晶體，導電層20-e係設置在方塊BLK1的導電層20-15的Y方向上，並且記憶體支柱MP係設置在導電層20-15和20-e之間。在X方向上的一系列選擇電晶體係設置在導電層20-e與記憶體支柱MP相交的部分處。此外，選擇閘極線SGD0和導電層20-e係經由例如接點插塞藉由上層佈線W2彼此電連接。因此，設置在導電層20-e與記憶體支柱MP相交的部分處的選擇電晶體被用作選擇閘極線SGD0中的選擇電晶體。
此外，每個記憶體支柱MP係電連接到被配置在記憶體支柱MP上並且在Y方向上延伸的位元線BL。然而，每個虛設記憶體支柱MPb並未電連接到被配置在虛設記憶體支柱MPb上並且在Y方向上延伸的位元線BL。
接下來，將描述方塊BLK0和BLK1中的字元線WL的配置。圖17是佈置在方塊BLK0和BLK1中的記憶體支柱MP以及連接到記憶體支柱MP的字元線WLe7和WLo7的平面佈局。
每一個方塊BLK0和BLK1中的記憶體支柱MP、不包含方塊BLK的邊界的部分中的字元線WLe7和WLo7和記憶體溝槽MST的配置係與第一實施例中的配置類似。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖17所示，方塊BLK0、BLK1和BLK2在Y方向上依序彼此相鄰佈置。在方塊BLK0和BLK1的邊界中，佈置了方塊BLK0的導電層21-15和方塊BLK1的導電層21-0。
記憶體溝槽MST係設置在導電層21-15和21-0之間。多個虛設記憶體支柱MPb在X方向上以預定間隔佈置在導電層21-15和21-0之間的記憶體溝槽MST上。
在此，方塊BLK1的導電層21-15與虛設記憶體支柱MPb相交的部分是虛設記憶體單元電晶體。因此，方塊BLK0的字元線WLo7中的可操作記憶體單元電晶體的數量減少了X方向上的一系列記憶體支柱中的記憶體單元電晶體的數量。也就是說，字串單元SU7中的可操作記憶體單元電晶體的數量比每個其它字串單元SU中的可操作記憶體單元電晶體的數量小。
因此，為了補充記憶體單元電晶體，在方塊BLK0的導電層21-0的Y方向上設置沿著X方向延伸的導電層21-d。導電層21-d係在X方向上的另一端電連接到導電層21-1、21-3、21-5、...、21-15，並且作為字元線WLo7。記憶體支柱MP係設置在導電層21-0和21-d之間。
在導電層21-d與記憶體支柱MP相交的部分處設置X方向上的一系列記憶體單元電晶體。記憶體單元電晶體係作為字串單元SU7中的可操作記憶體單元電晶體。
在下文中，將描述方塊BLK1和BLK2的邊界的配置。
如圖17所示，方塊BLK1和BLK2係在Y方向上彼此相鄰地佈置。在方塊BLK1和BLK2的邊界中，配置了方塊BLK1的導電層21-15和方塊BLK2的導電層21-0。在X方向延伸的導電層21-e和21-d係設置在導電層21-15和21-0之間。
記憶體溝槽MST係設置在導電層21-15和21-e之間、導電層21-0和21-d之間，以及導電層21-e和21-d之間。多個記憶體支柱MP係在X方向以預定間隔佈置在導電層21-15和21-e之間的記憶體溝槽MST、導電層21-0和21-d之間的記憶體溝槽MST以及導電層21-e和21-d之間的記憶體溝槽MST上。
在此，方塊BLK1的導電層21-0與虛設記憶體支柱MPb相交的部分是虛設記憶體單元電晶體。因此，方塊BLK1的字元線WLe7中的可操作記憶體單元電晶體的數量減少了X方向上的一系列記憶體支柱中的記憶體單元電晶體的數量。也就是說，字串單元SU0中的可操作記憶體單元電晶體的數量比每個其它字串單元SU中的可操作記憶體單元電晶體的數量小。
因此，為了補充記憶體單元電晶體，在方塊BLK1的導電層21-15的Y方向上設置沿著在X方向延伸的導電層21-e。導電層21-e係在X方向上的一端電連接到導電層21-0、21-2、21-4、...、21-14，並且作為字元線WLe7。記憶體支柱MP係設置在導電層21-15和21-e之間。
在導電層21-e與記憶體支柱MP相交的部分處設置在X方向上的一系列記憶體單元電晶體。記憶體單元電晶體被用作為字串單元SU0中的可操作記憶體單元電晶體。其它配置係與第一實施例中的配置相同。
此外，導電層21-d係設置在方塊BLK2的導電層21-0和導電層21-e之間。記憶體支柱MP係設置在導電層21-0和21-d之間。在導電層21-d與記憶體支柱MP相交的部分處設置在X方向上的一系列記憶體單元電晶體。記憶體單元電晶體被用於補充方塊BLK2的導電層21-15(字串單元SU7)中設置的記憶體單元電晶體的不足。
4.2第四實施例的功效 根據第四實施例，可以提供一種能夠提高操作可靠性的半導體記憶體裝置。
如上所述，在方塊BLK0和BLK1之間的邊界中，虛設記憶體支柱MPb係設置在方塊BLK0的導電層21-15和方塊BLK1的導電層21-0之間。虛設記憶體支柱MPb並未藉由接點插塞等連接到上層佈線(位元線)。
方塊BLK0的導電層21-15和21-14之間的記憶體支柱MP與導電層21-15相交的部分係可操作記憶體單元電晶體，即，被用於寫入、讀取和抹除操作的記憶體單元電晶體。同時，導電層21-15與虛設記憶體支柱MPb相交的部分是不被用於寫入、讀取和抹除操作的虛設記憶體單元。
方塊BLK1的導電層21-0與導電層21-1之間的記憶體支柱MP與導電層21-0相交的部分係被用於寫入、讀取和抹除操作的記憶體單元電晶體。同時，導電層21-0與虛設記憶體支柱MPb相交的部分是不被用於寫入、讀取和抹除操作的虛設記憶體單元。
在上述配置中，例如，當對方塊BLK0的字串單元SU7執行寫入操作時，藉由寫入操作的寫入電壓被施加到導電層21-15。在這種情況下，寫入電壓也被施加到佈置在方塊邊界中並連接到導電層21-15的虛設記憶體支柱MPb。然而，佈置在方塊邊界中的虛設記憶體支柱MPb包含未被使用的虛設記憶體單元。由於虛設記憶體單元被設置在寫入、讀取和抹除操作時發生干擾的位置處，即使發生干擾也沒有關係。
類似地，當對方塊BLK1的字串單元SU0執行寫入操作時，將寫入電壓施加到導電層21-0。在這種情況下，寫入電壓也被施加到設置在方塊邊界中並且連接到導電層21-0的虛設記憶體支柱MPb。然而，佈置在方塊邊界中的虛設記憶體支柱MPb包含未被使用的虛設記憶體單元。因此，即使在寫入操作時在虛設記憶體單元中發生干擾也沒有關係。
如上所述，在第四實施例中，有可能消除在寫入、讀取和抹除操作時發生在佈置於方塊BLK的邊界中的記憶體單元電晶體的來自相鄰方塊BLK的字元線WL的干擾。因此，根據第四實施例，能夠提高半導體記憶體裝置的操作可靠性。
此外，在第四實施例中，由於沒有如同在第二和第三實施例中被佈置在方塊BLK的邊界中的虛設字元線，記憶體單元的佈置可以是高度緻密化的。
5. 第五實施例 接下來，將描述第五實施例的半導體記憶體裝置。在上述的第四實施例中，虛設記憶體支柱MPb係設置在方塊BLK的邊界處。然而，在第五實施例中，未佈置虛設記憶體支柱MPb，並且只有記憶體溝槽MST被設置在方塊BLK的邊界處。
5.1記憶體陣列區域和連接區域中方塊邊界的配置 與第四實施例類似，將使用方塊BLK0和BLK1的邊界以及方塊BLK1和BLK2的邊界作為範例來描述方塊BLK的邊界的配置。其它方塊BLK之間的邊界的配置是方塊BLK0和BLK1之間的邊界以及方塊BLK1和BLK2之間的邊界的重複。
首先，將描述方塊BLK0和BLK1中的選擇閘極線SGD的配置。圖18是佈置在方塊BLK0和BLK1中的記憶體支柱MP和連接到記憶體支柱MP的選擇閘極線SGD0到SGD7的平面佈局。
在每一個方塊BLK0和BLK1中的記憶體支柱MP、導電層20-0至20-15，以及記憶體溝槽MST的配置係類似於第一實施例中的配置。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖18所示，方塊BLK0、BLK1和BLK2係在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層20-15和方塊BLK1的導電層20-0。
記憶體溝槽MST係設置在導電層20-15和20-0之間。在上述的第四實施例中，多個虛設記憶體支柱MPb係設置在導電層20-15和20-0之間的記憶體溝槽MST上。然而，在第五實施例中，沒有佈置虛設記憶體支柱或記憶體支柱。
在此，由於沒有記憶體支柱MP被設置在方塊BLK0的導電層20-15和方塊BLK1的導電層20-0之間，所以與每個其它字串單元SU中的選擇電晶體的數量相比，字串單元SU7中的選擇電晶體的數量減少了在X方向上的一系列電晶體的數量。
因此，為了補充選擇電晶體，在方塊BLK0的導電層20-0的Y方向上設置導電層20-d，並且在導電層20-0和20-d之間設置記憶體支柱MP。在導電層20-d與記憶體支柱MP相交的部分處設置X方向上的一系列選擇電晶體。此外，選擇閘極線SGD7和導電層20-d係經由例如接點插塞藉由上層佈線W1彼此電連接。因此，在導電層20-d與記憶體支柱MP相交的部分處設置的選擇電晶體被用作為選擇閘極線SGD7中的選擇電晶體。
在下文中，將描述方塊BLK1和BLK2的邊界的配置。
如圖18所示，方塊BLK1和BLK2係在Y方向上彼此相鄰地佈置。在方塊BLK1和BLK2的邊界中，設置了方塊BLK1的導電層20-15和方塊BLK2的導電層20-0。在導電層20-15和20-0之間設置在X方向延伸的導電層20-e和20-d。記憶體溝槽MST係設置在導電層20-15和20-e之間、導電層20-0和20-d之間，以及導電層20-e和20-d之間。
在此，由於在方塊BLK0的導電層20-15和方塊BLK1的導電層20-0之間沒有設置記憶體支柱MP，所以與每個其它選擇閘極線SGD中的選擇電晶體的數量相比，方塊BLK1的選擇閘極線SGD0中的選擇電晶體的數量減少了X方向上的一系列電晶體的數量。
因此，為了補充選擇電晶體，導電層20-e係設置在方塊BLK1的導電層20-15的Y方向，並且記憶體支柱MP係設置在導電層20-15和20-e之間。在導電層20-e與記憶體支柱MP相交的部分處設置X方向上的一系列選擇電晶體。此外，選擇閘極線SGD0和導電層20-e係經由例如接點插塞藉由上層佈線W2彼此電連接。從而，在導電層20-e與記憶體支柱MP相交的部分處設置的選擇電晶體被用作為選擇閘極線SGD0中的選擇電晶體。
接下來，將描述方塊BLK0和BLK1中的字元線WL的配置。圖19是佈置在方塊BLK0和BLK1中的記憶體支柱MP以及連接到記憶體支柱MP的字元線WLe7和WLo7的平面佈局。
每一個方塊BLK0和BLK1中的記憶體支柱MP、不包含方塊BLK的邊界的部分中的字元線WLe7和WLo7以及記憶體溝槽MST的配置係類似於第一實施例中的配置。
在下文中，將描述方塊BLK0和BLK1的邊界的配置。
如圖19所示，方塊BLK0、BLK1和BLK2係在Y方向上彼此相鄰地佈置。在方塊BLK0和BLK1的邊界中，設置了方塊BLK0的導電層21-15和方塊BLK1的導電層21-0。
記憶體溝槽MST係設置在導電層21-15和21-0之間。在上述的第四實施例中，多個虛設記憶體支柱MPb係佈置在導電層21-15和20-0之間的記憶體溝槽MST上。然而，在第五實施例中，沒有佈置虛設記憶體支柱MPb或記憶體支柱MP。
在此，由於沒有記憶體支柱MP設置在方塊BLK0的導電層21-15和方塊BLK1的導電層21-0之間，所以方塊BLK0的字元線WLo7中的可操作記憶體單元電晶體的數量減少了X方向上的一系列記憶體支柱中的記憶體單元電晶體的數量。也就是說，字串單元SU7中的可操作記憶體單元電晶體的數量比每個其它字串單元SU中的可操作記憶體單元電晶體的數量小。
因此，為了補充記憶體單元電晶體，在方塊BLK0的導電層21-0的Y方向上設置在X方向延伸的導電層21-d。導電層21-d係在X方向的另一端與導電層21-1、21-3、21-5、...、和21-15電連接，並且作為字元線WLo7。記憶體支柱MP係設置在導電層21-0和21-d之間。
在導電層21-d與記憶體支柱MP相交的部分處設置X方向上的一系列記憶體單元電晶體。記憶體單元電晶體係用作為字串單元SU7的可操作記憶體單元電晶體。
在下文中，將描述方塊BLK1和BLK2的邊界的配置。
如圖19所示，方塊BLK1和BLK2係在Y方向上彼此相鄰地佈置。在方塊BLK1和BLK2的邊界中，配置了方塊BLK1的導電層21-15和方塊BLK2的導電層21-0。導電層21-15和21-0之間設置了沿著X方向延伸的導電層21-e和21-d。
記憶體溝槽MTS係設置在導電層21-15和21-e之間、導電層21-0和21-d之間，以及導電層21-e和21-d之間。
在此，由於在方塊BLK0的導電層21-15和方塊BLK1的導電層21-0之間並未設置記憶體支柱MP，所以方塊BLK1的字元線WLe7中的可操作記憶體單元電晶體的數量減少了X方向上的一系列記憶體支柱中的記憶體單元電晶體的數量。也就是說，字串單元SU0中的可操作記憶體單元電晶體的數量比每個其它字串單元SU中的可操作記憶體單元電晶體的數量小。
因此，為了補充記憶體單元電晶體，在方塊BLK1的導電層21-15的Y方向上設置沿著X方向延伸的導電層21-e。導電層21-e係在X方向上的一個端部電連接到導電層21-0、21-2、21-4、...、和21-14，並且作為字元線WLe7。記憶體支柱MP係設置在導電層21-15和21-e之間。
在導電層21-e與記憶體支柱MP相交的部分處設置X方向上的一系列記憶體單元電晶體。記憶體單元電晶體被用作為字串單元SU0中的可操作記憶體單元電晶體。其它配置與第一實施例的那些配置相同。
此外，導電層21-d係設置在方塊BLK2的導電層21-0和導電層21-e之間。記憶體支柱MP係設置在導電層21-0和21-d之間。在導電層21-d與記憶體支柱MP相交的部分處設置X方向上的一系列記憶體單元電晶體。記憶體單元電晶體被用於補充方塊BLK2的導電層21-15(字串單元SU7)中設置的記憶體單元電晶體的不足。
5.2第五實施例的功效 根據第五實施例，可以提供一種能夠提高操作可靠性的半導體記憶體裝置。
如上所述，在方塊BLK的邊界中，在方塊BLK0的導電層21-15與方塊BLK1的導電層21-0之間以及導電層21-e和21-d之間並未設置記憶體支柱MP，並且僅設置記憶體溝槽MST。每個記憶體溝槽MST係絕緣區域，並且以絕緣方式將導電層21-15和21-0或導電層21-e和21-d彼此隔離。也就是說，第五實施例具有刪除第四實施例的配置的配置，即，設置在方塊BLK0的導電層21-15和方塊BLK1的導電層21-0之間以及在方塊BLK1和BLK2的邊界中的導電層21-e和21-d之間的記憶體支柱MP被刪除。
在如上所述的配置中，如在第四實施例中，例如當在方塊BLK0的字串單元SU7進行寫入、讀取和抹除操作時，在各個操作中定義的電壓被施加到導電層21-15。在這種情況下，由於沒有記憶體支柱MP被設置在方塊邊界中的導電層21-15和21-10之間，在寫入、讀取和抹除操作時，記憶體單元電晶體中不會發生干擾，也就是說，在各個操作中定義的電壓不會在方塊邊界附近的記憶體單元電晶體中致使干擾。
類似地，當寫入、讀取和抹除操作係在方塊BLK1的字串單元SU0上進行時，在各個操作中定義的電壓被施加到導電層21-0。在這種情況下，由於沒有記憶體支柱MP被設置在方塊邊界中的導電層21-15和21-10之間，在寫入、讀取和抹除操作時，記憶體單元電晶體中不會發生干擾，也就是說，相鄰記憶體單元上的寫入、讀取和抹除操作不會在方塊邊界附近的記憶體單元電晶體中致使干擾。
如上所述，在第五實施例中，可以減少佈置在方塊BLK的邊界處的記憶體單元電晶體在寫入、讀取和抹除操作時發生的干擾。因此，根據第五實施例，可以改善半導體記憶體裝置的操作可靠性。
此外，在第五實施例中，由於第二和第三實施例的虛設字元線未設置在方塊BLK的邊界，記憶體單元的佈置可以是高度緻密化的。
6.修飾和其它 在上述的實施例中，NAND型快閃記憶體已被描述為半導體記憶體裝置。然而，本發明不限於NAND快閃記憶體，而是也可以被應用到具有記憶體支柱MP的其它一般半導體記憶體，並且可被進一步應用到半導體記憶體之外的各種記憶體裝置。
雖然已描述了某些實施例，但是這些實施例僅用於舉例，並且不意於限制本發明的範圍。實際上，本文描述的新穎實施例可以用各種其它形式體現；此外，在不脫離本發明的精神的情況下，可以對本文描述的實施例的形式進行各種省略、替換和改變。所附申請專利範圍及其等同物意於覆蓋落入本發明的範圍和精神內的這些形式或修飾。
1:半導體記憶體裝置 10:記憶體單元陣列 11:列解碼器 12:驅動器 13:感測放大器 14:位址暫存器 15:命令暫存器 16:輸入和輸出電路 17:定序器 20、20-0~20-15:導電層 20-a~20-e:導電層 21、21-0~21-15:導電層 22:導電層 23:半導體基板 24:接點插塞 25:導電層 26:接點插塞 27:導電層 28:接點插塞 29:導電層 30:絕緣層 31:半導體層 32~34:絕緣層 100:記憶體陣列區域 200e、200o:連接區域 101:區域 BL、BL0~BL(m-1):位元線 BLK、BLK0~BLKn:方塊 MP、MPa:記憶體支柱 MPb:虛設記憶體支柱 MST:記憶體溝槽 MT、MTe0~MTe7、MTo0~MTo7:記憶體單元電晶體 SGD、SGD0~SGD7:選擇閘極線 SGS、SGSe、SGSo:選擇閘極線 SL:源極線 ST1、ST2:選擇電晶體 SU、SU0~SU7:字串單元 WL、WLe0~WLe7、WLo0~WLo7:字元線
圖1是顯示根據實施例的半導體記憶體裝置的電路配置的方塊圖。 圖2是根據實施例的記憶體單元陣列中的方塊的電路圖。 圖3是根據實施例的半導體記憶體裝置的佈局的示意圖。 圖4是顯示根據實施例的記憶體陣列區域的一部分和連接區域的平面圖。 圖5是根據實施例的沿著Y方向截取的方塊的橫截面圖。 圖6是根據實施例的沿著X方向截取的方塊的橫截面圖。 圖7是根據實施例的在XY平面截取的記憶體支柱的橫截面圖。 圖8是根據實施例的在YZ平面截取的記憶體支柱的橫截面圖。 圖9是根據實施例的記憶體支柱的等效電路圖。 圖10是根據第一實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的選擇閘極線的平面佈局。 圖11是根據第一實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的字元線的平面佈局。 圖12是根據第二實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的選擇閘極線的平面佈局。 圖13是根據第二實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的字元線的平面佈局。 圖14是根據第三實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的選擇閘極線的平面佈局。 圖15是根據第三實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的字元線的平面佈局。 圖16是根據第四實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的選擇閘極線的平面佈局。 圖17是根據第四實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的字元線的平面佈局。 圖18是根據第五實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的選擇閘極線的平面佈局。 圖19是根據第五實施例的佈置在方塊中的記憶體支柱和連接到記憶體支柱的字元線的平面佈局。
20-0~20-7、20-12~20-15:導電層
20-d、20-e:導電層
BLK0~BLK2:方塊
MP:記憶體支柱
MST:記憶體溝槽
SGD0~SGD3、SGD6、SGD7:選擇閘極線
SU0~SU3、SU6、SU7:字串單元
W1、W2:上層佈線

Claims (16)

  1. 一種半導體記憶體裝置，包含： 第一方塊和第二方塊，其各包含複數個記憶體單元電晶體並且在第一方向上彼此相鄰佈置， 其中，所述第一方塊和所述第二方塊中之各者包含： 複數個第一導電層，其在正交於所述第一方向的第二方向上延伸並且沿著所述第一方向相對於彼此佈置； 複數個第一絕緣層，其設置在所述第一導電層之間，並且在正交於所述第一方向和所述第二方向兩者的第三方向上延伸； 複數個第一支柱，其橫跨隔著所述複數個第一絕緣層中之一者於其間、在所述第三方向上延伸的所述複數個第一導電層中之二者設置，並且沿著所述第二方向相對於彼此佈置；以及 複數個第一電晶體，其由所述複數個第一支柱和所述複數個第一導電層設置，以及其中 設置在所述第一方向的所述第一方塊的一端的所述複數個第一導電層中的至少第一者係電連接到設置在所述第一方向的所述第二方塊的一端的所述複數個第一導電層中的至少第二者。
  2. 如申請專利範圍第1項的半導體記憶體裝置，還包含： 第二絕緣層，其設置在所述第一導電層中的所述至少第一者和所述第一導電層中的所述至少第二者之間，並且在所述第一方塊和所述第二方塊的邊界區域在所述第三方向上延伸。
  3. 如申請專利範圍第1項的半導體記憶體裝置，還包含： 複數個位元線，其分別連接到所述複數個第一支柱，並且在所述第一方向上延伸； 第二絕緣層，其設置在所述第一導電層中的所述至少第一者和所述第一導電層中的所述至少第二者之間，並且在所述第一方塊和所述第二方塊的邊界區域在所述第三方向上延伸；以及 複數個第二支柱，其橫跨隔著第二絕緣層於其間、在所述第三方向上延伸的所述複數個第一導電層中之二者設置，並且沿著所述第二方向相對於彼此佈置，使得所述第二支柱未連接到所述位元線。
  4. 如申請專利範圍第1項的半導體記憶體裝置，還包含： 複數個第二導電層，其在所述第二方向上延伸、設置在所述第一導電層之間，並且沿著所述第一方向相對於彼此佈置；以及 複數個第二電晶體，其由所述第一支柱和所述第二導電層設置。
  5. 一種半導體記憶體裝置，包含： 第一方塊和第二方塊，其包含複數個記憶體單元電晶體並且在第一方向上彼此相鄰佈置， 其中，所述第一方塊和所述第二方塊中之各者包含： 複數個第一導電層，其在正交於所述第一方向的第二方向上延伸並且沿著所述第一方向相對於彼此佈置； 複數個第一絕緣層，其設置在所述複數個第一導電層之間，並且在正交於所述第一方向和所述第二方向兩者的第三方向上延伸， 複數個第一支柱，其橫跨隔著第一絕緣層於其間、在所述第三方向上延伸的所述複數個第一導電層中之二者設置，並且包含所述記憶體單元電晶體中的一或多個，以及 第二導電層和第三導電層，其在所述第一方塊和所述第二方塊的邊界區域中佈置在所述第一方塊的所述第一導電層中的至少第一者與所述第二方塊的所述第一導電層中的第二者之間的所述第一方向，以及其中 所述第二導電層係連接到所述第一方塊的所述第一導電層中的所述至少一者，而所述第三導電層係連接到所述第二方塊的所述第一導電層中的所述至少第二者。
  6. 如申請專利範圍第5項的半導體記憶體裝置，還包含： 第二絕緣層，其設置在所述第二導電層和所述第三導電層之間並且在所述第三方向上延伸；以及 複數個第二支柱，其橫跨隔著所述第二絕緣層於其間、在所述第三方向上延伸的所述第二導電層和所述第三導電層設置，並且包含所述記憶體單元電晶體中的一或多個。
  7. 一種半導體記憶體裝置，包含： 第一方塊和第二方塊，其包含複數個記憶體單元電晶體並且在第一方向上彼此相鄰佈置， 其中，所述第一方塊和所述第二方塊中之各者包含： 複數個第一導電層，其在正交於所述第一方向的第二方向上延伸並且沿著所述第一方向相對於彼此佈置； 複數個第一絕緣層，其設置在所述第一導電層之間，並且在正交於所述第一方向和所述第二方向兩者的第三方向上延伸， 複數個第一支柱，其橫跨隔著第一絕緣層於其間、在所述第三方向上延伸的所述複數個第一導電層中之二者設置，並且包含所述記憶體單元電晶體中的一或多個，以及 第二導電層，其在所述第一方塊和所述第二方塊的邊界區域中設置在所述第一方塊的所述第一導電層中的第一者與所述第二方塊的所述第一導電層中的第二者之間，以及其中 所述第二導電層係配置成使得施加在所述第二導電層上的電位不同於施加在所述第一方塊的所述第一導電層的所述第一者和所述第二方塊的所述第一導電層的第二者上的電位。
  8. 如申請專利範圍第7項的半導體記憶體裝置，其中所述第一方塊和所述第二方塊中之各者係將儲存在所述記憶體單元電晶體中的資料抹除的抹除單元。
  9. 如申請專利範圍第1項的半導體記憶體裝置，其中所述複數個第一電晶體包含設置在所述第三方向上的所述複數個記憶體單元電晶體，以及連接到所述複數個記憶體單元電晶體的複數個選擇電晶體，以及 所述第一導電層係連接到所述選擇電晶體的閘極。
  10. 如申請專利範圍第5項的半導體記憶體裝置，其中所述第一支柱具有設置在所述第三方向上的所述複數個記憶體單元電晶體，以及 所述第一導電層係連接到所述記憶體單元電晶體的閘極。
  11. 如申請專利範圍第1項的半導體記憶體裝置，其中隔著所述第一絕緣層於其間的所述兩個第一導電層係在所述第二方向上在一端或另一端彼此連接，同時所述複數個第一導電層中的另一者係介於所述兩個第一導電層之間。
  12. 如申請專利範圍第1項的半導體記憶體裝置，其中為寫入單元或讀取單元中的至少一者的頁面係由在與設置在所述第一方向上的所述第一方塊的一端的所述第一導電層相交的所述第一支柱中的所述記憶體單元電晶體中的一或多者以及在與設置在所述第一方向的所述第一方塊的另一端的所述第一導電層相交的所述第一支柱中的所述記憶體單元電晶體中的一或多者的總和配置。
  13. 如申請專利範圍第3項的半導體記憶體裝置，其中所述第二支柱的一側端或另一側端未電連接到佈線層。
  14. 如申請專利範圍第3項的半導體記憶體裝置，其中所述第二支柱中的所述記憶體單元電晶體中的一或多者不被用於寫入操作。
  15. 如申請專利範圍第1項的半導體記憶體裝置，其中所述第一方塊和所述第二方塊中之各者係將儲存在所述記憶體單元電晶體中的資料在其中一併抹除的單元，所述單元將儲存在所述記憶體單元電晶體中的資料在其中抹除。
  16. 如申請專利範圍第5項的半導體記憶體裝置，其中所述第一方塊和所述第二方塊中之各者係將儲存在所述記憶體單元電晶體中的資料在其中抹除的單元。
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