JP6571208B2 - 半導体記憶装置 - Google Patents
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Description
第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に三次元に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1.1 メモリシステムの全体構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの大まかな全体構成について、図1を用いて説明する。図1は、本実施形態に係るメモリシステムのブロック図である。
引き続き図1を用いて、コントローラ200の構成の詳細について説明する。図1に示すようにコントローラ200は、ホストインターフェース回路210、内蔵メモリ(RAM)220、プロセッサ(CPU)230、バッファメモリ240、NANDインターフェース回路250、及びECC回路260を備えている。
次に、NAND型フラッシュメモリ100の構成について説明する。図1に示すようにNAND型フラッシュメモリ100は、メモリセルアレイ110、ロウデコーダ120(120−0〜120−3)、ドライバ回路130、センスアンプ140、アドレスレジスタ150、コマンドレジスタ160、及びシーケンサ170を備える。
次に、上記メモリセルアレイ110の回路構成について説明する。図2はいずれかのブロックBLKの回路図であり、他のブロックBLKも同様の構成を有している。
次に、ロウデコーダ120の回路構成について、図3を用いて説明する。図示するようにロウデコーダ120は、ブロックデコーダ40及び高耐圧nチャネルMOSトランジスタ50(50−0〜50−23)を備えている。
次に、センスアンプ140の回路構成について説明する。本例に係るセンスアンプ140として以下では、ビット線に流れる電流をセンスすることによってデータを判別する構成を例に挙げるが、電圧をセンスする構成であっても良い。
次に、上記構成のNAND型フラッシュメモリ100の平面レイアウト及び断面構成の一具体例につき、メモリセルアレイ110、ロウデコーダ120、及びセンスアンプ140に着目して、以下説明する。
まず、大まかな平面レイアウト及び断面構成につき、図5を用いて説明する。図5は、メモリセルアレイ110及びドライバ回路130の平面レイアウトを示している。図示するようにメモリセルアレイ110は、X軸方向に並んだ例えば4つの論理プレーンLP(LP0〜LP3)を備えている。論理プレーンLPはメモリセルアレイ110に対する論理アクセス単位であり、複数の論理プレーンLPに同時にアクセスすることも可能である。
次に、上記サブアレイSBARYの構成の詳細について説明する。
まず、サブアレイSBARYの平面構成の詳細について説明する。
図9は、図5に示したいずれか1つのサブアレイSBARYを示しており、セル領域の構成をより詳細に示したものである。図示するようにサブアレイSBARYに含まれるセル領域の各々は、複数のセルユニットCUを備えている。セルユニットCUの各々は2つのブロックBLK(ブロック1、ブロック2)を含む。そして各ブロックBLKは、セル部CEL、ワード線フックアップ部WLHU、及び接続部CNCTを含む。
次に、レーンRの平面構成の詳細につき、図12及び図13を用いて説明する。図12及び図13は、3つのセル部CELと、これらの間に位置する2つのレーンRの平面レイアウト(XY平面)を示しており、図12のY軸方向端部の一点鎖線と図13のY軸方向端部の一点鎖線が同じ位置を示している。
次に、上記平面構成について説明したサブアレイSBARYの断面構成の詳細について説明する。
まず、セル領域の断面構成について説明する。図14は図6の14−14線に沿った断面図であり、図15は図11の15−15線に沿った断面図である。
次に、レーンCの断面構成につき、図14を用いて説明する。前述の通り、レーンCでは、レーンRと同様に、ソース線SLからセレクトゲート線SGDに達する積層構造が除去され、絶縁層によって埋め込まれている。レーンCでは、この絶縁層内に、コンタクトプラグCP20が設けられている。
次に、レーンRの断面構成につき、図21を用いて説明する。図21は、図12及び図13の21−21線に沿った断面図である。前述の通りレーンRでは、ソース線SLからセレクトゲート線SGDに達する積層構造が除去され、絶縁層によって埋め込まれている。レーンRでは、この絶縁層内に、コンタクトプラグCP21が設けられている。
上記1.2.2.1及び1.2.2.2で説明したように、セレクトゲート線SGS及びワード線WLは、レーンRにおいてメモリセルアレイ下まで引き出され、ロウデコーダRDに接続される。またビット線BLは、レーンCにおいてメモリセルアレイ下まで引き出され、センスアンプSAに接続される。更に、セレクトゲート線SGDは、セル領域内の溝DYにおいてメモリセルアレイ下まで引き出され、ロウデコーダRDに接続される。
本実施形態に係る構成によれば、メモリセルアレイのブロックサイズを縮小出来る。本効果につき、以下説明する。
(1)レーンC及びレーンRを形成するための、上記配線層のエッチング工程
(2)セル領域内において、セルユニット間を分離するスリットSLT1を形成するための、上記配線層のエッチング工程
(3)各セルユニットCU内においてセル部間を分離するスリットSLT2を形成するための、上記配線層のエッチング工程
(4)各セルユニットCU内において、セレクトゲート線SGDのコンタクトが設けられる溝DYを形成するための、上記配線層のエッチング工程
なお、上記のエッチング工程を行う順序は可能な限り入れ替えることが出来、また複数のエッチング工程は同時に行われても良い。また(2)及び(3)ではソース線SLはエッチングされなくても良い。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態におけるメモリセルアレイ110端部に設けられたロウデコーダRDの構成に関するものである。以下では、第1実施形態と異なる点についてのみ説明する。
図23は、本実施形態に係るメモリセルアレイ下領域の平面レイアウト、換言すればセンスアンプSA、ロウデコーダRD、及び演算回路YLOGの平面レイアウトを示している。
第1実施形態で説明したブロックレイアウトを用いた場合、センスアンプSA上に位置するセル領域のブロックBLKbのワード線WLをセル領域直下のロウデコーダRDに接続しようとすると、例えばセル下配線によりセンスアンプSAを縦断しなければならない。この点、本実施形態によれば、メモリセルアレイの外側にブロックBLKb用のロウデコーダRD’を設けることで、セル下配線の混雑を抑制出来る。
次に、第3実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1、第2実施形態において、セル領域の周囲を取り囲むループ形状の積層構造を形成したものである。以下では、第1、第2実施形態と異なる点についてのみ説明する。
図25は、セル領域と、その周囲に設けられた積層構造の平面レイアウトを示している。
第1の実施形態で説明したように、ソース線SL、セレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDとして機能する配線層は、レーンC及びレーンRを形成する際にエッチングされる。この際、メモリセルアレイ110内部では、エッチングすべき領域は等間隔で位置し、またエッチング幅も等しいため、高い精度で加工出来る。しかし、メモリセルアレイ110端部で行われるエッチングは、レーンC及びレーンRの形成の目的、というよりも、メモリセルアレイ110以外の余計な領域の配線層を全て除去する、という目的で行われる。従って、メモリセルアレイ110端部では、エッチングパターンの周期性が乱れ、加工精度が低下するおそれがある。
以上のように、上記実施形態に係る半導体記憶装置であると、半導体基板上に設けられたロウデコーダと、ロウデコーダの上方に設けられ、第1ブロックを備えたメモリセルアレイとを具備する。第1ブロックは、半導体基板の面内方向である第1方向(Y方向 in FIG10)と、面内方向であって且つ第1方向と異なる第2方向(X方向 in FIG10)とで形成される第1平面に沿って拡がり、第2方向(X方向 in FIG10)に沿って第1の幅を有する第1領域(CEL in FIG10)と、第1平面に沿って拡がり、第2方向(X方向 in FIG10)に沿って第1の幅より大きい第2の幅を有し、第1方向(Y方向 in FIG10)で第1領域と(CEL in FIG10)隣り合う第2領域(WLHU in FIG10)と、第1平面に沿って拡がり、第2方向(X方向 in FIG10)に沿って第1の幅より小さい第3の幅を有し、第1領域(CEL in FIG10)と第2領域(WLHU in FIG10)との間に位置し、両者を接続する第3領域(CNCT in FIG10)とを備える。第1乃至第3領域は、半導体基板の鉛直方向である第3方向(Z方向 in FIG10)に沿って積層された複数の第1ワード線(WL in FIG15)を含む。第1領域は、最上層の第1ワード線上に設けられた第1セレクトゲート線(SGD in FIG15)を更に含む。メモリセルアレイは、第1領域(CEL in FIG10)と第2領域(WLHU in FIG10)との間の第1の溝(DY in FIG10)を埋め込み、第3領域(CNCT in FIG10)に第2方向(X方向 in FIG10)で接する第1絶縁層(730 in FIG26)と、第1絶縁層(730 in FIG26)中に設けられ、ロウデコーダに電気的に接続される第1コンタクトプラグ(CP12 in FIG10,26)と、第1セレクトゲート線(SGD in FIG11,15)と第1コンタクトプラグ(CP12 in FIG11,15)とを接続する第1配線層(IC1 in FIG11,15)とを更に備える。
Claims (12)
- 半導体基板上に設けられたロウデコーダと、
前記ロウデコーダの上方に設けられ、第1ブロックを備えたメモリセルアレイと
を具備し、前記第1ブロックは、前記半導体基板の面内方向である第1方向と、前記面内方向であって且つ前記第1方向と異なる第2方向とで形成される第1平面に沿って拡がり、前記第2方向に沿って第1の幅を有する第1領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第1の幅より大きい第2の幅を有し、前記第1方向で前記第1領域と隣り合う第2領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第1の幅より小さい第3の幅を有し、前記第1領域と前記第2領域との間に位置し、両者を接続する第3領域と
を備え、前記第1乃至第3領域は、前記半導体基板の鉛直方向である第3方向に沿って積層された複数の第1ワード線を含み、前記第1領域は、最上層の第1ワード線上に設けられた第1セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第1領域と前記第2領域との間の第1の溝を埋め込み、前記第3領域に前記第2方向で接する第1絶縁層と、
前記第1絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第1コンタクトプラグと、
前記第1セレクトゲート線と前記第1コンタクトプラグとを接続する第1配線層と
を更に備える半導体記憶装置。 - 前記メモリセルアレイは第2ブロックを更に備え、
前記第2ブロックは、前記第1平面に沿って拡がり、前記第2方向に沿って第4の幅を有する第4領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第4の幅より大きい第5の幅を有し、前記第1方向で前記第4領域と隣り合う第5領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第4の幅より小さい第6の幅を有し、第4領域と第5領域との間に位置し、両者を接続する第6領域と
を備え、前記第4乃至第6領域は、前記第3方向に沿って積層された複数の第2ワード線を含み、前記第4領域は、最上層の第2ワード線上に設けられた第2セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第4領域と前記第5領域との間の第2の溝を埋め込み、前記第6領域に前記第2方向で接する第2絶縁層と、
前記第2絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第2コンタクトプラグと、
前記第2セレクトゲート線と前記第2コンタクトプラグとを接続する第2配線層と
を更に備え、前記第1領域と前記第4領域は、該第1領域と第4領域間の第3の溝を埋め込む第3絶縁層を介在して、前記第2方向で隣り合い、
前記第2領域と前記第5領域は、前記第1領域と前記第4領域とを介在して、前記第1方向で相対し、
前記第1の溝は、前記第2領域と前記第4領域との間まで延び、第2領域と前記第4領域との間は前記第1絶縁層によって分離され、
前記第2の溝は、前記第1領域と前記第5領域との間まで延び、前記第1領域と前記第5領域との間は前記第2絶縁層によって分離される、請求項1記載の半導体記憶装置。 - 前記メモリセルアレイは第3ブロックを更に備え、
前記第3ブロックは、前記第1平面に沿って拡がり、前記第2方向に沿って第7の幅を有する第7領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第7の幅より大きい第8の幅を有し、前記第1方向で前記第7領域と隣り合う第8領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第7の幅より小さい第9の幅を有し、第7領域と第8領域との間に位置し、両者を接続する第9領域と
を備え、前記第7乃至第9領域は、前記第3方向に沿って積層された複数の第3ワード線を含み、前記第7領域は、最上層の第3ワード線上に設けられた第3セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第7領域と前記第8領域との間の第4の溝を埋め込み、前記第9領域に前記第2方向で接する第4絶縁層と、
前記第4絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第3コンタクトプラグと、
前記第3セレクトゲート線と前記第3コンタクトプラグとを接続する第3配線層と
を更に備え、前記第2領域と前記第8領域は、該第2領域と第8領域間の第5の溝を埋め込む第5絶縁層を介在して、前記第2方向で隣り合い、
前記第1の溝と、前記第4の溝とは、前記第2方向に沿って同一線上に位置する、請求項2記載の半導体記憶装置。 - 前記第3方向において、前記第1領域、前記第4領域、及び前記第7領域の上方に設けられ、前記第2方向に沿ったストライプ形状の複数のビット線と、
前記第5の溝を埋め込む前記第5絶縁層内に設けられ、前記複数のビット線のいずれかに接続された第4コンタクトプラグと
を更に備え、前記ビット線は、前記第4コンタクトプラグを介してセンスアンプに電気的に接続される、請求項3記載の半導体記憶装置。 - 前記メモリセルアレイは第3ブロックを更に備え、
前記第3ブロックは、前記第1平面に沿って拡がり、前記第2方向に沿って第7の幅を有する第7領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第7の幅より大きい第8の幅を有し、前記第1方向で前記第7領域と隣り合う第8領域と、
前記第1平面に沿って拡がり、前記第2方向に沿って前記第7の幅より小さい第9の幅を有し、第7領域と第8領域との間に位置し、両者を接続する第9領域と
を備え、前記第7乃至第9領域は、前記第3方向に沿って積層された複数の第3ワード線を含み、前記第7領域は、最上層の第3ワード線上に設けられた第3セレクトゲート線を更に含み、
前記メモリセルアレイは、前記第7領域と前記第8領域との間の第4の溝を埋め込み、前記第9領域に前記第2方向で接する第4絶縁層と、
前記第4絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第3コンタクトプラグと、
前記第3セレクトゲート線と前記第3コンタクトプラグとを接続する第3配線層と
を更に備え、前記第2領域と前記第8領域は、該第2領域と第8領域間の第5の溝を埋め込む第5絶縁層を介在して、前記第1方向で隣り合う、請求項2記載の半導体記憶装置。 - 前記メモリセルアレイは、前記第5絶縁層内に設けられた第4コンタクトプラグと、
前記第4コンタクトプラグに接続され、長手方向が前記第1方向に沿った第5配線層と
を更に備え、
前記第1ブロックは、前記第2領域において、前記第1ワード線上に設けられた第5コンタクトプラグを更に備え、
前記第3ブロックは、前記第8領域において、前記第3ワード線上に設けられた第6コンタクトプラグを更に備え、
前記第5配線層は、前記第2領域及び第8領域まで引き出されて前記第5コンタクトプラグと前記第6コンタクトプラグとに接続され、前記第1ワード線及び前記第3ワード線は、前記第5配線層及び前記第4コンタクトプラグを介して、前記ロウデコーダに電気的に接続される、請求項5記載の半導体記憶装置。 - 前記第2領域は、前記第1方向に沿って複数の階段面を有し、且つ当該階段面が前記第5絶縁層に近づくにつれて高さが低くなる形状を有し、
前記階段面にいずれかの前記第1ワード線が露出され、
前記第8領域は、前記第1方向に沿って複数の階段面を有し、且つ当該階段面が前記第5絶縁層に近づくにつれて高さが低くなる形状を有し、
前記階段面にいずれかの前記第3ワード線が露出される、請求項6記載の半導体記憶装置。 - 前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第2配線層を更に備え、
前記第1ワード線のうち、最下層の第1ワード線はソース線上に設けられ、
前記第1の溝は、最上層の前記第1ワード線の上面から、少なくとも前記ソース線の底面に達する深さに形成され、
前記第1コンタクトプラグは、前記第1配線層から前記第2配線層に達する深さに形成される、請求項1記載の半導体記憶装置。 - 前記第1ワード線のうちの最下層の第1ワード線は第1ソース線上に設けられ、
前記第2ワード線のうちの最下層の第2ワード線は第2ソース線上に設けられ、
前記第1ソース線及び前記第2ソース線は、前記第3の溝直下の領域に共通に接続される、請求項2記載の半導体記憶装置。 - 前記第1ワード線のうちの最下層の第1ワード線は第1ソース線上に設けられ、
前記第3ワード線のうちの最下層の第3ワード線は第3ソース線上に設けられ、
前記第1ソース線及び前記第3ソース線は、前記第5の溝直下の領域で共通に接続される、請求項3記載の半導体記憶装置。 - 前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第4配線層を更に備え、
前記第1ワード線のうち、最下層の第1ワード線は第1ソース線上に設けられ、
前記第3ワード線のうちの最下層の第3ワード線は第3ソース線上に設けられ、
前記第5の溝は、最上層の前記第1ワード線及び第3ワード線の上面から、少なくとも前記第1ソース線及び前記第3ソース線の底面に達する深さに形成され、
前記第4コンタクトプラグは、前記ビット線から前記第4配線層に達する深さに形成される、請求項4記載の半導体記憶装置。 - 前記半導体基板と前記メモリセルアレイとの間の領域に設けられた第6配線層を更に備え、
前記第1ワード線のうち、最下層の第1ワード線は第1ソース線上に設けられ、
前記第3ワード線のうちの最下層の第3ワード線は第3ソース線上に設けられ、
前記第5の溝は、最上層の前記第1ワード線及び第3ワード線の上面から、少なくとも前記第1ソース線及び前記第3ソース線の底面に達する深さに形成され、
前記第4コンタクトプラグは、前記第5配線層から前記第6配線層に達する深さに形成される、請求項6記載の半導体記憶装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2016/050888 WO2017122302A1 (ja) | 2016-01-13 | 2016-01-13 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017122302A1 JPWO2017122302A1 (ja) | 2018-07-12 |
JP6571208B2 true JP6571208B2 (ja) | 2019-09-04 |
Family
ID=59311761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017561446A Active JP6571208B2 (ja) | 2016-01-13 | 2016-01-13 | 半導体記憶装置 |
Country Status (7)
Country | Link |
---|---|
US (3) | US10431273B2 (ja) |
EP (1) | EP3404697A4 (ja) |
JP (1) | JP6571208B2 (ja) |
CN (2) | CN113113055A (ja) |
SG (1) | SG11201802573UA (ja) |
TW (3) | TWI642112B (ja) |
WO (1) | WO2017122302A1 (ja) |
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JP2019161094A (ja) | 2018-03-15 | 2019-09-19 | 東芝メモリ株式会社 | 半導体メモリ |
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-
2016
- 2016-01-13 EP EP16884905.7A patent/EP3404697A4/en active Pending
- 2016-01-13 WO PCT/JP2016/050888 patent/WO2017122302A1/ja active Application Filing
- 2016-01-13 SG SG11201802573UA patent/SG11201802573UA/en unknown
- 2016-01-13 CN CN202110395832.8A patent/CN113113055A/zh active Pending
- 2016-01-13 CN CN201680052188.1A patent/CN108055873B/zh active Active
- 2016-01-13 JP JP2017561446A patent/JP6571208B2/ja active Active
- 2016-03-04 TW TW105106806A patent/TWI642112B/zh active
- 2016-03-04 TW TW109108815A patent/TWI776132B/zh active
- 2016-03-04 TW TW107128961A patent/TWI692037B/zh active
-
2018
- 2018-04-12 US US15/951,314 patent/US10431273B2/en active Active
-
2019
- 2019-08-20 US US16/546,064 patent/US10957368B2/en active Active
-
2021
- 2021-02-12 US US17/175,045 patent/US11443787B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
SG11201802573UA (en) | 2018-04-27 |
CN108055873B (zh) | 2021-04-30 |
EP3404697A1 (en) | 2018-11-21 |
US20180233185A1 (en) | 2018-08-16 |
US10957368B2 (en) | 2021-03-23 |
JPWO2017122302A1 (ja) | 2018-07-12 |
US11443787B2 (en) | 2022-09-13 |
TW202042309A (zh) | 2020-11-16 |
US20210166744A1 (en) | 2021-06-03 |
TWI692037B (zh) | 2020-04-21 |
TW201841264A (zh) | 2018-11-16 |
EP3404697A4 (en) | 2019-12-25 |
CN113113055A (zh) | 2021-07-13 |
WO2017122302A1 (ja) | 2017-07-20 |
TWI776132B (zh) | 2022-09-01 |
CN108055873A (zh) | 2018-05-18 |
TWI642112B (zh) | 2018-11-21 |
TW201738965A (zh) | 2017-11-01 |
US10431273B2 (en) | 2019-10-01 |
US20190371382A1 (en) | 2019-12-05 |
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JP2024038873A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180227 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180227 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190312 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190410 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190709 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190807 |
|
R150 | Certificate of patent or registration of utility model |
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