JP2014063556A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリブロックを選択する選択信号数を削減可能な不揮発性半導体記憶装置を提供すること。
【解決手段】複数のメモリセルＭＣ、第１選択トランジスタＴｒ_ＳＧＤ及び第２トランジスタにＴｒ_ＳＧＳを有するメモリストリングＭＳ含むブロックをｉ個（ｉ：２以上の整数）含むメモリセルアレイ１０と、ロウデコーダXfer_D、Xfer_Sと、ｍ個（２≦ｍ≦ｉ）の前記ブロック毎に設けられ、前記転送トランジスタのゲートに接続されるブロックデコーダＢＤと、第１信号線群、第２信号線群のうち、いずれか一方を選択するスイッチ回路３０とを具備する。
【選択図】図５

Description

実施形態は、メモリブロックを選択する選択信号数の削減に関する。

近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。

特開２００２−１３３８９４号公報 特開２００７−２０７４２５号公報 特開２０１１−１３８５７９号公報 特開２０１０−３４１０９号公報

本実施形態は、メモリブロックを選択する選択信号数を削減可能な不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置によれば、半導体基板上に順次積層される複数のメモリセル、第１選択トランジスタ及び第２選択トランジスタを有するメモリストリングを複数個含むブロックをｉ個（ｉ：２以上の整数）含むメモリセルアレイと、転送トランジスタを含み、この転送トランジスタを介して前記メモリセルに電圧を供給するロウデコーダと、ｍ個（２≦ｍ≦ｉ）の前記ブロック毎に設けられ、前記転送トランジスタのゲートに接続されるブロックデコーダと、前記ｍ個のブロックの各々から引き出され、前記第１選択トランジスタ及び前記第２選択トランジスタに接続される第１信号線群、前記第１信号群に接続された前記第１選択トランジスタ及び前記第２選択トランジスタとは異なる第１選択トランジスタ及び第２選択トランジスタに接続された第２信号線群のうち、いずれか一方を選択するスイッチ回路とを具備する。

第１の実施形態に係る不揮発性半導体記憶装置の全体構成例。 第１の実施形態に係るメモリセルアレイの斜視図。 第１の実施形態に係るメモリストリングの断面図。 第１の実施形態に係るメモリストリングの等価回路。 第１の実施形態に係るブロック、Ｘｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄ、周辺回路の接続概念図。 第１の実施形態に係るブロックデコーダのブロック図。 第１の実施形態に係るブロックデコーダの回路図。 第１の実施形態に係るスイッチ回路の回路図。 第１の実施形態に係るデコーダ部の回路図。 第１の実施形態に係る効果を示す概念図を示し、図１０（ａ）は、比較例に係るブロックデコーダの占める面積を示し、図１０（ｂ）は、第１の実施形態に係り、共有数ｎ＝２としたときのブロックデコーダの占める面積を示し、図１０（ｃ）は、第１の実施形態に係り、共有数ｎ＝４としたときのブロックデコーダの占める面積を示す。 第１の実施形態に係る信号配線の本数が減少する様子を表した概念図。 第２の実施形態に係るデコーダ部の回路図。 第３の実施形態に係るブロック、Ｘｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄ、周辺回路の接続概念図。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

本実施形態に係る不揮発性半導体記憶装置は、複数ブロック共有することでブロックデコーダＢＤから、後述するＸｆｅｒ_Ｄまでの配線を削減するものである。

[第１の実施形態]
図１に第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す。
図１に示すように、第１の実施形態における不揮発性半導体記憶装置は、メモリセルアレイ１０（図中、１ｓｔ Ｐｌａｎｅ〜Ｎｔｈ Ｐｌａｎｅ）、及びそれを制御可能な周辺回路２０から構成される。

後述するが、１ｓｔ Ｐｌａｎｅ〜Ｎｔｈ Ｐｌａｎｅ内の各々は、データを保持可能とし、半導体基板の法線方向に向かって形成された積層型のメモリセルＭＣを複数備える。

また、周辺回路２０は、１ｓｔ Ｐｌａｎｅ〜Ｎｔｈ Ｐｌａｎｅを制御する制御部や、データの書き込み、読み出し、及び消去などを行う際の各種電圧を出力する電圧発生回路、これら構成は種々のＭＯＳトランジスタ（例えば、高耐圧、及び低耐圧）、並びにこれらに電圧を供給する信号線、及びコンタクトプラグＣＰによって構成される。なお、これらＭＯＳトランジスタ、信号線、及びコンタクトプラグＣＰなどは、メモリセルアレイ１０直下にも配置される。

次に、１ｓｔ Ｐｌａｎｅの平面図について説明する。なお、２ｎｄ Ｐｌａｎｅ１〜Ｎｔｈ Ｐｌａｎｅに関しては、１ｓｔ Ｐｌａｎｅと同一の構成であるため、ここでは説明を省略する。

図示するように、１ｓｔ Ｐｌａｎｅは、ＭＡＴ１１−０〜例えばＭＡＴ１１−１（区別しない場合には、単にＭＡＴ１１と呼ぶ）、これらＭＡＴ１１間に配置されるＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ、カラムデコーダＣＯＬ（図中、ＣＯＬ）並びにブロックデコーダＢＤ（図中、ＢＤ）を備える。

ＭＡＴ１１−０〜ＭＡＴ１１−1の各々は、複数のメモリストリングＭＳを備える。これらメモリストリングＭＳ内を貫通するように、例えば第１方向に向かってワード線ＷＬ０〜ＷＬ３（以下、第１信号線群）、及びワード線ＷＬ４〜ＷＬ７（以下、第２信号線群）が形成され、また第２方向に向かって図示せぬビット線ＢＬが複数形成される。

そして、ワード線ＷＬ０〜ＷＬ３の一端は、ＸＦＥＲ_Ｓに接続され、ワード線ＷＬ４〜ＷＬ７に一端は、ＸＦＥＲ_Ｄに接続される。すなわち、ＭＡＴ１１内を貫通するワード線ＷＬは櫛歯状に配置される。

ＸＦＥＲ_Ｄ及びＸＦＥＲ_Ｓは、複数のＭＯＳトランジスタから構成され、ＭＡＴ１１内のいずれかメモリストリングＭＳを選択する。具体的には、ブロックデコーダＢＤからの制御信号を受けて、読み出し、書き込み、消去対象のメモリストリングＭＳを選択可能とする。

ブロックデコーダＢＤは、ＸＦＥＲ_Ｓ及びＸＦＥＲ_Ｄ内のＭＯＳトランジスタのオン、オフを切り替え、複数の中から書き込み、読み出し及び消去対象のメモリストリングＭＳを選択する。

カラムデコーダＣＯＬは、図示せぬビット線ＢＬを選択する。

＜メモリセルアレイ１０の断面図＞
図２は、１ｓｔ Ｐｌａｎｅを構成するメモリストリングＭＳの構造を３次元で示した斜視図である。ここで示す１ｓｔ Ｐｌａｎｅの構造は、２ｎｄ Ｐｌａｎｅ〜Ｎｔｈ Ｐｌａｎｅと同一の構造であるため、ここでは一例として１ｓｔ Ｐｌａｎｅに着目して説明する。

図２に示すように、第１方向及び第２方向で形成される平面内において、マトリクス状（５×４）に柱状の半導体層ＳＣが形成される。この半導体層ＳＣは、半導体基板ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に沿って複数形成される。また、第２方向に沿って互いに隣接する半導体層ＳＣ同士が、半導体基板ＢＧ内で結合部ＪＰを介して結合される。すなわち、互いに隣接する半導体層ＳＣ同士が結合部ＪＰを介してＵ字形状のメモリストリングＭＳが形成される。

従って、第２方向に向かって手前から半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１−４が順次形成される。次いでこの半導体層ＳＣ１１とＳＣ１２とが結合部ＪＰ１１によって結合され、また半導体層ＳＣ１３と半導体層１４とが結合部ＪＰ１２によって結合される。

なお、第１方向に沿ってこれら半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４に隣接するように形成された、例えば半導体層ＳＣ２１とＳＣ２２、及び半導体層ＳＣ２３とＳＣ２４を含む他の半導体層の組についても同様の構成であるため、説明を省略する。また本変形例では、ｍ＝５、ｎ＝４を一例に示しているが、数に限りはない。

次にメモリセルＭＣの構造について説明する。この半導体層ＳＣの周囲には、半導体層ＳＣの表面から順に、第１方向及び第２方向の面内に沿って、ゲート絶縁層、絶縁層（電荷蓄積層）、及びゲート絶縁層よりも誘電率が高い材料で形成される絶縁層（ブロック層）が形成される。次いで、この半導体層ＳＣが形成される領域であって、第１方向及び第２方向の面内には、第１方向に沿って形成されたワード線ＷＬが、第３方向に向かって複数層形成される。すなわち、このワード線ＷＬと半導体層ＳＣとの交点の領域にメモリセルＭＣが形成される。

図２の左上にＡ−Ａ´の断面方向に沿って、メモリセルＭＣの断面図を拡大した様子を示す。図示するように、半導体層ＳＣの表面を覆うように、この半導体層ＳＣの表面から順にゲート酸化膜２４ｃ、電荷蓄積層２４ｂ、及びブロック層２４ａが形成される。更にこのブロック層２４ａの表面を覆うように導電層２０が形成される。

更に、１ｓｔ Ｐｌａｎｅの説明を続ける。上述したようにメモリストリングＭＳがＵ字形状で形成されているため、最上層に形成されたワード線ＷＬの更に上に設けられるドレイン側の選択信号線ＳＧＤを基点として、下層にワード線ＷＬ７、ＷＬ６、ＷＬ５、及びＷＬ４が順に形成され、結合部ＪＰを介して下層から上層へ順にＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０及び選択信号線ＳＧＳが、半導体層ＳＣ１１及びＳＣ１２に沿って形成される。

すなわち、各層積層されるワード線ＷＬは、互いに隣接して配置される半導体層ＳＣ１１及びＳＣ１２間、及び半導体層ＳＣ１３及びＳＣ１４間で分離して形成され、また半導体層ＳＣ１２−ＳＣ１３間、及びＳＣ１１−ＳＧ１４間で共通接続される。

更に、選択信号線ＳＧＳを貫通した半導体層ＳＣ１２の一端はソース線ＳＬに接続される。このソース線ＳＬには隣接する半導体層ＳＣ１３の一端も接続される。つまりこのソース線ＳＬを共通として、隣接する半導体層ＳＣ１２とＳＣ１３が結合される。

更に、選択信号線ＳＧＤを貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４の一端はそれぞれビット線ＢＬ1で共通接続される。以下同様に、選択信号線ＳＧＤを貫通する半導体層ＳＣ２１及び半導体層ＳＣ２４の一端はそれぞれビット線ＢＬ２で共通接続され、半導体層ＳＣ３１及び半導体層ＳＣ３４の一端においても、それぞれビット線ＢＬ３に共通接続され、そして半導体層ＳＣｍ１及び半導体層ＳＣｍ４の一端についてもそれぞれビット線ＢＬｍで共通接続される。

なお、半導体層ＳＣ１−３、ＳＣ１−４で形成されるメモリストリングＭＳの構造は、半導体層ＳＣ１−１とＳＣ１−２とで形成されるメモリストリングＭＳと同じであることから説明を省略する。

ここで、各メモリストリングＭＳにはメモリセルＭＣ０〜ＭＣ７が形成されている場合を一例に説明したが、メモリストリングＭＳを構成するメモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。

１ｓｔ Ｐｌａｎｅは、図２に示すようにデータを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＣは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。上述したように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、メモリストリングＭＳを構成する。後述するが、このメモリストリングＭＳの集合体（例えば、１２個のメモリストリングＭＳ）によってブロックＢＬＫが構成される。そして、プレーンＰとは、このブロックＢＬＫが複数形成された集合体を指し、複数のプレーンＰは同時に読み出し、書き込み、もしくは消去動作を行うことができる。

メモリストリングＭＳに話を戻す。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＧＤ（以下、選択トランジスタＳＴ１）、ソース側選択トランジスタＳＧＳ（以下、選択トランジスタＳＴ２）が接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。選択トランジスタＳＴ１の一端は、ビット線ＢＬに接続される。選択トランジスタＳＴ２の一端は、ソース線ＳＬに接続される。

＜１ブロックＢＬＫの断面図＞
次に図３を用いてブロックＢＬＫの定義について説明する。図３は上述したメモリセルアレイ１０の断面図であり、ここでは、ビット線ＢＬ０に着目した断面図であるが、実際の構成では紙面奥方向に向かってビット線ＢＬ１〜ビット線ＢＬｍが形成される。

図示するように、同一のビット線ＢＬ０に、例えば複数のメモリストリングＭＳが電気的に接続される。本実施形態では例えば１２本のメモリストリングＭＳで構成される単位を１ブロックＢＬＫと呼ぶ。

すなわち、例えばメモリストリングＭＳ０〜ＭＳ１１によって構成される単位をブロックＢＬＫと呼ぶ。例えば、プレーンＰ０がビット線ＢＬ０〜ビット線ＢＬｍで構成される場合、１ブロックＢＬＫ当たり、（ｍ＋１）×１２個のメモリストリングＭＳが形成される。また、ソース線ＳＬは第２方向に沿って隣接する各メモリストリングＭＳ間で共有に接続される。

＜ブロックＢＬＫの等価回路＞
次に図４を用いて上述したメモリストリングＭＳの回路図について説明する。なお、メモリストリングＭＳ０〜ＭＳ１１の各々の構成は同一であるため、以下ではメモリストリングＭＳ０に着目して説明する。また各メモリストリングＭＳが備えるメモリセルＭＣは８個（ｓ＝８）とする。

＜メモリストリングＭＳ０について＞
メモリストリングＭＳ０の回路構成について説明する。メモリストリングＭＳ０は、メモリセルＭＣ０〜ＭＣ７、選択トランジスタＳＴ１及び選択トランジスタＳＴ２、並びにトランジスタＳＴ_ＢＧを備える。

メモリセルＭＣ０〜ＭＣ７の制御ゲートＣＧはワード線ＷＬとして機能する。すなわち、メモリストリングＭＳ０には、８本のワード線ＷＬが貫通することになる。

このメモリセルＭＣ０〜ＭＣ３は、選択トランジスタＳＴ２及び選択トランジスタＳＴ_ＢＧと、の間に直列接続される。

選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに接続され、ゲートには信号ＳＧＳ０が供給される。また、選択トランジスタＳＴ_ＢＧの電流経路の一端は、メモリセルＭＣ３の電流経路の一端に接続され、ゲートには信号ＢＧが供給される。

また、メモリセルＭＣ４〜ＭＣ７は、選択トランジスタＳＴ１と、選択トランジスタＳＴ_ＢＧと、の間に直列接続される。選択トランジスタＳＴ１の電流経路の他端はビット線ＢＬ０に接続され、ゲートには信号ＳＧＤ０が供給される。また、選択トランジスタＳＴ_ＢＧの電流経路の他端は、メモリセルＭＣ４の電流経路の一端に接続される。

なお上述したが、メモリストリングＭＳ１〜メモリストリングＭＳ１１についてもメモリストリングＭＳ０と同様の構成であるため、説明を省略する。

上記メモリストリングＭＳ０〜メモリストリングＭＳｋ内に設けられるメモリセルＭＣ０〜メモリセルＭＣ７のゲートの各々は、１つのブロックＢＬＫ内を横断するように共通接続される。

具体的に説明すると、各々の制御ゲートＣＧは、図示せぬ他のビット線ＢＬ１〜ＢＬｍに接続されるメモリストリングＭＳ０〜メモリストリングＭＳ１１内の全てのメモリセルＭＣ０を構成する制御ゲートＣＧと共通接続される。

＜メモリセルアレイ１０と周辺回路２０との詳細な接続例＞
次に、図５〜図９を用いて上述したメモリセルアレイ１０と周辺回路２０との詳細な接続例について説明する。図５に示すように、周辺回路２０はスイッチ回路３０を備える。なお、周辺回路２０はスイッチ回路３０以外に、電圧発生回路や、センスアンプ、ドライバ回路、制御部等備えるが、ここではスイッチ回路３０に着目する。

また一例として、ブロックＢＬＫ０及びブロックＢＬＫ１の組で１つのブロックＢＬＫ、ブロックＢＬＫ２及びブロックＢＬＫ３の組で１つのブロックＢＬＫ、…、ブロックＢＬＫ（ｉ−２）及びブロックＢＬＫ（ｉ−１）の組で１つのブロックＢＬＫとする。換言すれば、２つ毎にブロックＢＬＫを共有するものと仮定する。

このため、ブロックＢＬＫ０及びブロックＢＬＫ１の組、ブロックＢＬＫ２及びブロックＢＬＫ３の組、…、ブロックＢＬＫ（ｉ−２）及びブロックＢＬＫ（ｉ−１）の組にそれぞれ１つのブロックデコーダＢＤが配置されるものとする。

ｉ＝１０００であれば、ブロックデコーダＢＤは５００個配置される。またなお、メモリストリングＭＳを構成するバックゲート素子ＢＧ等は省略するが、２つずつのブロックＢＬＫを共有する場合、バックゲート素子ＢＧの選択・非選択は２ブロック単位で制御される。

本実施形態に係るスイッチ回路３０と、上述したメモリセルアレイ１０、並びにＸｆｅｒ_Ｓ、及びＸｆｅｒ_Ｄの接続関係の概念は以下のようである。

具体的には、メモリセルアレイ１０内のＢＬＫ０〜ＢＬＫ（ｉ−１）からＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄを介して引き出された２４本の信号線ＳＧＳ０〜ＳＧＳ２３、２４本の信号線ＳＧＤ０〜ＳＧＤ２３、１６本のワード線ＷＬ０〜ＷＬ１５がスイッチ回路３０へと接続される。

すなわち、ブロックＢＬＫ０、ブロックＢＬＫ２、…、及びＢＬＫ（ｉ−２）から引き出された各々の信号線ＳＧＳ０、信号線ＳＧＤ０、…、信号線ＳＧＳ１１、及び信号線ＳＧＤ１１が、転送トランジスタＴｒ_{ＳＧＤ_０}〜Ｔｒ_{ＳＧＤ_１１}及び転送トランジスタＴｒ_{ＳＧＳ_０}〜Ｔｒ_{ＳＧＳ_１１}を介して、互いに結合し、これら信号線ＳＧＳ、信号線ＳＧＤの組がスイッチ回路３０へと接続される（ここでｉ＝２ｋ、ｋ：正の整数）。また転送トランジスタＴｒＴｒ_{ＳＧＤ_０}〜Ｔｒ_{ＳＧＤ_１１}及び転送トランジスタＴｒ_{ＳＧＳ_０}〜Ｔｒ_{ＳＧＳ_１１}のゲートそれぞれには、信号ＢＬＫＳＥＬ、ＢＬＫＳＥＬｎが供給される。

ブロックＢＬＫ１、ブロックＢＬＫ３、…、及びＢＬＫ（ｉ−１）から引き出された各々の信号線ＳＧＳ１２、信号線ＳＧＤ１２、…、信号線ＳＧＳ２３が、転送トランジスタＴｒ_{ＳＧＤ_０}〜Ｔｒ_{ＳＧＤ_１１}及び転送トランジスタＴｒ_{ＳＧＳ_０}〜Ｔｒ_{ＳＧＳ_１１}を介して、互いに結合し、これら信号線ＳＧＳ、信号線ＳＧＤの組がスイッチ回路３０へと接続される。また転送トランジスタＴｒ_{ＳＧＤ_０}〜Ｔｒ_{ＳＧＤ_１１}及び転送トランジスタＴｒ_{ＳＧＳ_０}〜Ｔｒ_{ＳＧＳ_１１}のゲートのそれぞれには、信号ＢＬＫＳＥＬ、ＢＬＫＳＥＬｎが供給される。

ブロックＢＬＫ０、ブロックＢＬＫ２、…、ＢＬＫ（ｉ−２）から引き出された各々のワード線ＷＬ０〜ワード線ＷＬ７がブロックＢＬＫ内の各メモリストリングＭＳ間で結合された後、転送トランジスタＴｒ_{ＭＣ_０}〜Ｔｒ_{ＭＣ_７}を介して、その後互いに結合し、これらワード線ＷＬ０〜ＷＬ７がスイッチ回路３０へと接続される。また転送トランジスタＴｒ_{ＭＣ_０}〜Ｔｒ_{ＭＣ_７}のゲートには信号ＢＬＫＳＥＬが供給される。

更に、ブロックＢＬＫ１、ブロックＢＬＫ３、…、及びＢＬＫ（ｉ−１）から引き出された各々のワード線ＷＬ８〜ワード線ＷＬ１５も同様の方法で結合（すなわち、転送トランジスタＴｒ_{ＭＣ_８}〜Ｔｒ_{ＭＣ_１５}を介して、その後互いに結合）しこれらワード線ＷＬがスイッチ回路３０へと接続される。また、転送トランジスタＴｒ_{ＭＣ_８}〜Ｔｒ_{ＭＣ_１５}のゲートにも信号ＢＬＫＳＥＬが供給される。

以下、具体的な接続関係について説明する。
＜ブロックＢＬＫ０とそれに対応するＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄとの接続関係について＞
まずＳｕｂ−ＢＬＫ０に着目して、信号線ＳＧＤ、信号線ＳＧＳ、及び信号線ＣＧについて説明する。
＜信号線ＳＧＤ、信号線ＳＧＳ＞
＜Ｓｕｂ−ＢＬＫ０＞
選択トランジスタＳＴ１のゲートに接続される信号線ＳＧＤ_０は、ノードＮ０でＭＯＳトランジスタＴｒ_{ＳＧＤ_０}の電流経路の一端に接続され、またこの信号線ＳＧＤ_０はＭＯＳトランジスタＴｒ_{ＳＧＤ_０}の他端を介してノードＮ０´に接続される。

また、選択トランジスタＳＴ２のゲートに接続される信号線ＳＧＳ_０は、ノードＮ１でＭＯＳトランジスタＴｒ_{ＳＧＳ_０}の電流経路の一端に接続され、またこの信号線ＳＧＤ０はＭＯＳトランジスタＴｒ_{ＳＧＳ_０}の他端を介してノードＮ１´に接続される。

以降、信号線ＳＧＤ_１〜信号線ＳＧＤ_１１、及び信号線ＳＧＳ_１〜信号線ＳＧＳ_１１についても同様である。つまり、信号線ＳＧＤ_１〜信号線ＳＧＤ_１１、及び信号線ＳＧＳ_１〜信号線ＳＧＳ_１１についても対応するＭＯＳトランジスタＴｒ_ＳＧＤ、及びＴｒ_ＳＧＳを介してスイッチ回路３０と接続される。

＜Ｓｕｂ−ＢＬＫ１〜Ｓｕｂ−ＢＬＫ１１＞
上記ではＳｕｂ−ＢＬＫ０に着目して説明したが、他のＳｕｂ−ＢＬＫ１〜Ｓｕｂ−ＢＬＫ１１についても同様である。つまり、Ｓｕｂ−ＢＬＫ１〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ０〜ＷＬ１５についても、対応するＭＯＳトランジスタＴｒ_ＳＧＤ、及びＴｒ_ＳＧＳを介してスイッチ回路３０と接続される。

＜ワード線ＷＬ＞
＜Ｓｕｂ−ＢＬＫ０＞
ＭＯＳトランジスタＴｒ_ＭＣ０の電流経路の一端（ノードＮ２０）にはメモリセルＭＣ０に接続されるワード線ＷＬ０が接続され、またこのワード線ＷＬ０はＭＯＳトランジスタＴｒ_ＭＣ０の電流経路の他端を介してノードＮ２０´に接続される。

＜Ｓｕｂ−ＢＬＫ１＞
Ｓｕｂ−ＢＬＫ１から引き出されたワード線ＷＬ０についても上記ノードＮ２０に接続され、ＭＯＳトランジスタＴｒ_ＭＣ０を介してノードＮ２０´に接続される。

ここでは、Ｓｕｂ−ＢＬＫ０、及びＳｕｂ−ＢＬＫ１のワード線ＷＬ０に着目したが、Ｓｕｂ−ＢＬＫ２〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ０についても同様である。

また更に、Ｓｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１の各々から引き出されたワード線ＷＬ１〜ワード線ＷＬ７についても同様である。例えば、Ｓｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１の各々から引き出されたワード線ＷＬ７は、ノードＮ２２で共通接続され、対応するＭＯＳトランジスタＴｒ_ＭＣ７を介してノードＮ２２´に接続される。

このように、ワード線ＷＬ１〜ワード線ＷＬ７についてもＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１間で共通接続され、次いで対応するＭＯＳトランジスタＴｒ_ＭＣ１〜ＭＯＳトランジスタＴｒ_ＭＣ７を介してスイッチ回路３０と接続される。

＜ＢＬＫ０と、ＢＬＫ２、…ＢＬＫ（ｉ−２）との接続関係＞
＜信号線ＳＧＤ、及び信号線ＳＧＳについて＞
まず、信号線ＳＧＤ、及び信号線ＳＧＳについて説明する。
例えばブロックＢＬＫ０内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＤ_０と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内の各々のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＤ_０とが、ノードＮ０´で共通接続される。

同様に、例えばブロックＢＬＫ０内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＳ_０と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内の各々のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＳ_０とが、ノードＮ１´で共通接続される。

以下同様に、ブロックＢＬＫ０内のＳｕｂ−ＢＬＫ１１から引き出された信号線ＳＧＤ_１１と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（１−２）内の各々のＳｕｂ−ＢＬＫ１１１から引き出された信号線ＳＧＤ_１１とが、ノードＮ４´で共通接続され、ブロックＢＬＫ０内のＳｕｂ−ＢＬＫ１１から引き出された信号線ＳＧＤ_１１と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内のＳｕｂ−ＢＬＫ１１から引き出された信号線ＳＧＤ_１１とが、ノードＮ５´で共通接続される。

すなわち、ＢＬＫ０、ＢＬＫ２、…ＢＬＫ（ｉ−２）間で共通接続された、計１２本の信号線ＳＧＤ、信号線ＳＧＳがスイッチ回路３０へと接続される。

＜ワード線ＷＬについて＞
次に、ワード線ＷＬについて説明する。
例えば、ブロックＢＬＫ０内のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ０と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（１−２）内の各々のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ０とが、ノードＮ２０´で共通接続される。

ワード線ＷＬ１〜ＷＬ７についても同様である。すなわち、ブロックＢＬＫ０内のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ１〜ＷＬ７と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内の各々のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ１〜ＷＬ７とが、共通接続される。

例えば、図５に示すように、ブロックＢＬＫ０内のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ７と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内の各々のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ７とが、ノードＮ２１´で共通接続される。

すなわち、ブロックＢＬＫ０、ブロックＢＬＫ２、ブロックＢＬＫ４、…、ブロックＢＬＫ（ｉ−２）から引き出され、互いに結合されたワード線ＷＬ０〜ＷＬ７の、計８本がスイッチ回路３０に接続される。

＜ブロックＢＬＫ１と、それに対応するＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄと、の接続関係について＞
次に、ブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０に着目して、信号線ＳＧＤ、信号線ＳＧＳ、及び信号線ＣＧについて説明する。
＜信号線ＳＧＤ、信号線ＳＧＳ＞
＜Ｓｕｂ−ＢＬＫ０＞
選択トランジスタＳＴ１のゲートに接続される信号線ＳＧＤ_０（以降、信号線ＳＧＤ_１２）は、ノードＮ６でＭＯＳトランジスタＴｒ_{ＳＧＤ_０}（以下、ＭＯＳトランジスタＴｒ_{ＳＧＤ_１２}）の電流経路の一端に接続され、またこの信号線ＳＧＤ_１２はＭＯＳトランジスタＴｒ_{ＳＧＤ_１２}の他端を介してノードＮ６´に接続される。 次いで、選択トランジスタＳＴ２のゲートに接続される信号線ＳＧＳ_０（以降、信号線ＳＧＳ_１２）は、ノードＮ７でＭＯＳトランジスタＴｒ_{ＳＧＳ_０}（以下、ＭＯＳトランジスタＴｒ_{ＳＧＳ_１２}）の電流経路の一端に接続され、またこの信号線ＳＧＤ０はＭＯＳトランジスタＴｒ_{ＳＧＳ_１２}の他端を介してノードＮ７´に接続される。

以降、Ｓｕｂ−ＢＬＫ０内の信号線ＳＧＤ１３〜信号線ＳＧＤ２３、及び信号線ＳＧＳ１３〜信号線ＳＧＳ２３についても同様である。つまり、信号線ＳＧＤ１３〜信号線ＳＧＤ２３、及び信号線ＳＧＳ１３〜信号線ＳＧＳ２３についても対応するＭＯＳトランジスタＴｒ_ＳＧＤ、及びＴｒ_ＳＧＳを介してスイッチ回路３０と接続される。

＜Ｓｕｂ−ＢＬＫ１〜Ｓｕｂ−ＢＬＫ１１＞
上記ではブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０に着目して説明したが、ブロックＢＬＫ１内のＳｕｂ−ＢＬＫ１〜Ｓｕｂ−ＢＬＫ１１についても同様である。つまり、Ｓｕｂ−ＢＬＫ１〜Ｓｕｂ−ＢＬＫ１１から引き出された信号線ＳＧＤ１３〜信号線ＳＧＤ２３、及び信号線ＳＧＳ１３〜信号線ＳＧＳ２３についても、対応するＭＯＳトランジスタＴｒ_ＳＧＤ、及びＴｒ_ＳＧＳを介してスイッチ回路３０と接続される。

＜ワード線ＷＬ＞
＜Ｓｕｂ−ＢＬＫ０＞
ＭＯＳトランジスタＴｒ_ＭＣ０（以下、ＭＯＳトランジスタＴｒ_ＭＣ１２）の電流経路の一端（ノードＮ２３）にはメモリセルＭＣ０に接続されるワード線ＷＬ０（以降、ワード線ＷＬ８）が接続され、またこのワード線ＷＬ８はＭＯＳトランジスタＴｒ_ＭＣ１２の電流経路の他端を介してノードＮ２３´に接続される。

＜Ｓｕｂ−ＢＬＫ１＞
Ｓｕｂ−ＢＬＫ１から引き出されたワード線ＷＬ０（以降、ワード線ＷＬ８）についても上記ノードＮ２３に接続され、ＭＯＳトランジスタＴｒ_ＭＣ８を介してノードＮ２３´に接続される。

ここでは、Ｓｕｂ−ＢＬＫ０、及びＳｕｂ−ＢＬＫ１のワード線ＷＬ８に着目したが、Ｓｕｂ−ＢＬＫ２〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ８についても同様である。

また、Ｓｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１の各々から引き出されたワード線ＷＬ８〜ワード線ＷＬ１５についても同様である。例えば、Ｓｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１の各々から引き出されたワード線ＷＬ１５は、ノードＮ２５で共通接続され、対応するＭＯＳトランジスタＴｒ_ＭＣ１５を介してノードＮ２５´に接続される。

このように、ワード線ＷＬ８〜ワード線ＷＬ１５についてもＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１間で共通接続され、次いで対応するＭＯＳトランジスタＴｒ_ＭＣ８〜ＭＯＳトランジスタＴｒ_ＭＣ１５を介してスイッチ回路３０と接続される。

＜ＢＬＫ１、ＢＬＫ３、…ＢＬＫ（ｉ−１）の接続関係＞
＜信号線ＳＧＤ、及び信号線ＳＧＳについて＞
まず、信号線ＳＧＤ、及び信号線ＳＧＳについて説明する。
例えばブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＤ_０と、ブロックＢＬＫ３、ＢＬＫ５、…ＢＬＫ（ｉ−１）内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＤ_０とが、ノードＮ６´で共通接続される。

同様に、例えばブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＳ_０と、ブロックＢＬＫ３、ＢＬＫ５、…ＢＬＫ（ｉ−１）内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＳ_０とが、ノードＮ７´で共通接続される。

以下同様に、ブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＤ_１１（以降、信号線ＳＧＤ_２３）と、ブロックＢＬＫ３、ＢＬＫ５、…ＢＬＫ（ｉ−１）内のＳｕｂ−ＢＬＫ１１から引き出された信号線ＳＧＤ_２３とが、ノードＮ１０´で共通接続され、ブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０から引き出された信号線ＳＧＳ_１１（以降、信号線ＳＧＳ_２３）と、ブロックＢＬＫ３、ＢＬＫ５、…ＢＬＫ（ｉ−１）内のＳｕｂ−ＢＬＫ１１から引き出された信号線ＳＧＳ_１１（以降、信号線ＳＧＳ_２３）とが、ノードＮ１１´で共通接続される。

すなわち、ＢＬＫ１、ＢＬＫ３、ＢＬＫ５、…ＢＬＫ（ｉ−１）間で共通接続された、計１２本の信号線ＳＧＤ、信号線ＳＧＳがスイッチ回路３０へと接続される。

以上より、ＢＬＫ０、ＢＬＫ２、…ＢＬＫ（ｉ−２）間で共通接続された１２本の信号線ＳＧＤ、信号線ＳＧＳと、ＢＬＫ１、ＢＬＫ３、ＢＬＫ５、…ＢＬＫ（ｉ−１）間で共通接続された１２本の信号線ＳＧＤ、信号線ＳＧＳと、の計２４本がスイッチ回路３０と接続される。

＜ワード線ＷＬについて＞
次に、ワード線ＷＬについて説明する。
例えば、ブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ８と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−１）内の各々のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ８とが、ノードＮ２３´で共通接続される。

ワード線ＷＬ９〜ＷＬ１５についても同様である。すなわち、ブロックＢＬＫ１内のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ９〜ＷＬ１５と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内の各々のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ９〜ＷＬ１５とが、共通接続される。例えば、図５に示すように、ブロックＢＬＫ０内のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ１５と、ブロックＢＬＫ２、ＢＬＫ４、…ＢＬＫ（ｉ−２）内の各々のＳｕｂ−ＢＬＫ０〜Ｓｕｂ−ＢＬＫ１１から引き出されたワード線ＷＬ１５とが、ノードＮ２５´で共通接続される。

すなわち、ブロックＢＬＫ１、ブロックＢＬＫ３、ブロックＢＬＫ５、…、ブロックＢＬＫ（ｉ−１）から引き出され、互いに結合されたワード線ＷＬ８〜ＷＬ１５の、計８本がスイッチ回路３０に接続される。

＜非選択用ＭＯＳトランジスタＴｒについて＞
以下、ブロックＢＬＫ０及びブロックＢＬＫ１に対応するＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内の非選択用ＭＯＳトランジスタＴｒについて説明する。なお、図５では、Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄを纏めて図示しているが、実際は図１に示すようにＭＡＴ１１を挟むようにして両端に配置される。

Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内の非選択用ＭＯＳトランジスタＴｒは、対応するメモリストリングＭＳを非選択とする場合に、ブロックデコーダＢＤによる制御によってオン状態、すなわち、選択トランジスタＳＴ１及びＳＴ２に接地電位を転送する機能を有する。なお、その他、ブロックＢＬＫ２及びブロックＢＬＫ３、…、並びにブロックＢＬＫ（ｉ−２）及びブロックＢＬＫ（ｉ−１）にそれぞれ対応するＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内の非選択用ＭＯＳトランジスタＴｒについても同様であるため説明を省略する。

ブロックＢＬＫ０及びブロックＢＬＫ１に対応するＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内には、ゲートにブロックデコーダＢＤが出力する信号ＢＬＫＳＥＬｎが供給され、電流経路の一端には非選択電位が供給されるＭＯＳトランジスタＴｒ群が設けられる。

以下、接続関係について具体的に説明する。ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_０}の電流経路の一端には非選択電位（ＶＳＳ_１）が供給され、他端は、ノードＮ０で信号線ＳＧＤ_０と共通接続される。また、ＭＯＳトランジスタＴｒ_{ＳＧＳＵ_０}の電流経路の一端には非選択電位（ＶＳＳ_２）が供給され、他端は、ノードＮ１で信号線ＳＧＳ_０と共通接続される。

更に、ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_１}の電流経路の一端には非選択電位（ＶＳＳ_１）が供給され、他端は、ノードＮ２で信号線ＳＧＤ_１と共通接続され、ＭＯＳトランジスタＴｒ_{ＳＧＳＵ_１}の電流経路の一端には非選択電位（ＶＳＳ_２）が供給され、他端は、ノードＮ３で信号線ＳＧＤＳ_１と共通接続される。

同様に、ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_２}〜ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_２３}、及びＭＯＳトランジスタＴｒ_{ＳＧＳＵ_２}〜ＭＯＳトランジスタＴｒ_{ＳＧＳＵ_２３}についても同様である。

つまり、例えばＭＯＳトランジスタＴｒ_{ＳＧＤＵ_２３}の電流経路の一端には非選択電位（ＶＳＳ_１）が供給され、他端は、ノードＮ１０で信号線ＳＧＤ_２３と共通接続され、またＭＯＳトランジスタＴｒ_{ＳＧＳＵ_２３}の電流経路の一端には非選択電位（ＶＳＳ_２）が供給され、他端は、ノードＮ１１で信号線ＳＧＳ_２３と共通接続される。

なお、実際には、ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_６}〜ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_１１}、及びＭＯＳトランジスタＴｒ_{ＳＧＳＵ_６}〜ＭＯＳトランジスタＴｒ_{ＳＧＳＵ_１１}、並びにＭＯＳトランジスタＴｒ_{ＳＧＤＵ_１８}〜ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_２３}、及びＭＯＳトランジスタＴｒ_{ＳＧＳＵ_１８}〜ＭＯＳトランジスタＴｒ_{ＳＧＳＵ_２３}の電流経路の他端には、上記説明した非選択電位とは異なる電位（ここも非選択電位）が供給される。

＜ブロックデコーダＢＤ＞
次に、ブロックデコーダＢＤについて説明する。上述したようにブロックデコーダＢＤは、２つのブロックＢＬＫ毎（例えば、ブロックＢＬＫ０、ブロックＢＬＫ１の組、…、ブロックＢＬＫ（ｉ−２）、ブロックＢＬＫ（ｉ−１）の組）に設けられる。すなわち、ｉ個のブロックＢＬＫに対し、ブロックデコーダＢＤ_１〜ブロックデコーダＢＤ_（ｉ−１）／２だけ存在する。

これらブロックデコーダＢＤは、ブロックＢＬＫを選択、または非選択とする。具体的には、ブロックデコーダが出力する信号ＢＬＫＳＥＬが“Ｈ”レベルとされると、ＭＯＳトランジスタＴｒ_{ＳＧＤ_０}〜Ｔｒ_{ＳＧＤ_２３}、ＭＯＳトランジスタＴｒ_{ＳＧＳ_０}〜Ｔｒ_{ＳＧＳ_２３}、及びＭＯＳトランジスタＴｒ_ＭＣ０〜Ｔｒ_ＭＣ９５がオン状態とされ、対応するブロックＢＬＫが選択される。

これに対し、ブロックデコーダが出力する信号ＢＬＫＳＥＬｎが“Ｈ”レベルとされると、ＭＯＳトランジスタＴｒ_{ＳＧＤＵ_０}〜Ｔｒ_{ＳＧＤＵ_２３}、及びＭＯＳトランジスタＴｒ_{ＳＧＳＵ_０}〜Ｔｒ_{ＳＧＳＵ_２３}がオン状態とされ、対応するブロックＢＬＫが非選択状態とされる。

すなわち、ブロックＢＬＫ０〜ブロックＢＬＫ（ｉ−１）のブロックＢＬＫのうち、選択状態となるブロックＢＬＫに対応するブロックデコーダＢＤが出力する信号ＢＬＫＳＥＬが“Ｈ”レベルとされ、その他、ブロックデコーダＢＤは信号ＢＬＫＳＥＬｎを“Ｈ”レベルとする。以下、ブロックデコーダＢＤの詳細な構造について説明する。

＜ブロックデコーダＢＤの構造について＞
次に、図６、図７を用いてブロックデコーダＢＤの構造及び等価回路について説明する。図６はブロックデコーダＢＤのブロック図を示し、図７はブロックデコーダＢＤの等価回路を示す。

図６を用いてブロックデコーダＢＤの説明をする。なお、ここでは、上述したブロックＢＬＫの共有において、４つブロックＢＬＫを共有する場合を考える。すなわち、例えばブロックＢＬＫ０、ブロックＢＬＫ１、ブロックＢＬＫ２、及びブロックＢＬＫ３を１つの集合体とし、これら４つのブロックＢＬＫに対し、ブロックデコーダＢＤを１つ設ける。

図６に示すように、ブロックデコーダＢＤは、ラッチ回路ＬＡＴ１、デコーダ４０、アドレスデコーダ部４１（図中、ａｄｄｒｅｓｓと表記）、ＭＯＳトランジスタ４２、レベルシフタ４３、及びレベルシフタ４４を備える。

＜ラッチ回路ＬＡＴ１＞
ラッチ回路ＬＡＴ１は、対応するブロックＢＬＫ（例えば、ＢＬＫ０〜ＢＬＫ３）の不良か否かを示すデータを保持する。具体的には対応するブロックＢＬＫが不良であると、ラッチ回路ＬＡＴ１は“Ｌ”レベルを保持する。これに対し、対応するブロックＢＬＫが良品である場合には、ラッチ回路ＬＡＴ１は“Ｈ”レベルを保持する。

ここで例えば、ブロックＢＬＫ２が不良である場合、ラッチ回路ＬＡＴは“Ｌ”レベルを保持する。

なお、対応するブロックＢＬＫ全てを不良とみなした場合には、ラッチ回路ＬＡＴ１は“Ｌ”レベルをさせ、これに対して対応するブロックＢＬＫのうち、いずれかブロックＢＬＫを良品、残りのブロックＢＬＫを不良と分けてみなす場合には、ラッチ機能を停止させることも出来る。

＜アドレスデコーダ部４１＞
次にアドレスデコーダ部４１について説明する。アドレスデコーダ部４１には、複数のアドレス信号（図中、ａｄｄｒｅｓｓ信号）が入力される。上述したように、ブロックデコーダＢＤは、４つのブロックＢＬＫ単位で設けられている。なお、アドレス信号は、全ブロックＢＬＫから例えば共有単位の４ブロックＢＬＫずつを選択するために必要なビット数を有している。

例えばブロックＢＬＫ０を指定する信号ａｄｄｒｅｓｓが入力されると、ブロックデコーダＢＤは信号ＢＬＫＳＥＬ＝“Ｈ”レベル、信号ＢＬＫＳＥＬｎ＝“Ｌ”レベルを出力する。

これに対し、例えばブロックＢＬＫ０〜ブロックＢＬＫ３のいずれも選択されない場合、ブロックデコーダＢＤは、信号ＢＬＫＳＥＬ＝“Ｌ”レベル、信号ＢＬＫＳＥＬｎ＝“Ｈ”レベルを出力する。

＜レベルシフタＬＳ４３、ＬＳ４４＞
レベルシフタＬＳ４３はインバータｉｎｖ１によって反転された入力信号に基づき信号ＢＬＫＳＥＬｎを出力し、またレベルシフタＬＳ４４は、入力信号に基づいて信号ＢＬＫＳＥＬを出力する。これらレベルシフタＬＳ４３、ＬＳ４４は、例えば入力された電圧ＶＤＤを、書き込み電圧や読み出し電圧までに昇圧する。このため、信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎは高電圧とされる。

＜ブロックデコーダＢＤの等価回路について＞
次図７を用いてに上述したブロックデコーダＢＤの等価回路について説明する。

＜ラッチ回路ＬＡＴ１＞
ラッチ回路ＬＡＴ１について説明する。なお以下では必要に応じて、ラッチ回路ＬＡＴ１がブロックＢＬＫ０〜ブロックＢＬＫ３に対応するものとして説明することがある。

ラッチ回路ＬＡＴ１は、ｎチャネル型ＭＯＳトランジスタ６０〜６３、ｐチャネル型ＭＯＳトランジスタ６４及び６５、並びにインバータｉｎｖ１０及びインバータｉｎｖ１１を備える。
ＭＯＳトランジスタ６０の電流経路の一端はノードＮ４０に接続され、ゲートにはノードＮ４２が接続される。ＭＯＳトランジスタ６１の電流経路の一端は、ＭＯＳトランジスタ６０の電流経路の他端に接続され、ゲートには信号ＲＳＴが供給され、電流経路の他端は接地される。すなわち、ＭＯＳトランジスタ６０及び６１がオン状態とされると、ノードＮ４０は“Ｌ”レベルとされる。

ＭＯＳトランジスタ６２の電流経路の一端は、ノードＮ４１に接続され、他端はＭＯＳトランジスタ６３の電流経路の一端に接続され、ゲートには信号ＳＥＴが供給される。

更に、ＭＯＳトランジスタ６３の電流経路の他端は、電流経路の他端は接地され、ゲートはノードＮ４２が接続される。つまり、ＭＯＳトランジスタ６２及びＭＯＳトランジスタ６３が全てオン状態とされると、ノードＮ４１は“Ｌ”レベルとされる。

ＭＯＳトランジスタ６４の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＲＳＴが供給され、他端はノードＮ４０に接続される。またＭＯＳトランジスタ６５の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＥＴが供給され、電流経路の他端にはノードＮ４１が接続される。

次いで、インバータｉｎｖ１０、及びｉｎｖ１１について説明する。インバータｉｎｖ１０、ｉｎｖ１１で保持部を構成する。つまり、インバータｉｎｖ１０の出力端がインバータｉｎｖ１１の入力端に接続され、このインバータｉｎｖ１１の出力端が、インバータｉｎｖ１０の入力端に接続される。

以下、対応するブロックＢＬＫ０〜ブロックＢＬＫ３を全て不良とみなす場合にラッチ回路ＬＡＴ１に入力される信号と、一部のブロックＢＬＫを不良（残りのブロックＢＬＫは良好）と判断した場合にラッチ回路ＬＡＴ１に入力される信号と、について説明する。まず、ＭＯＳトランジスタ７４、７５について触れる。

全てのブロックＢＬＫが選択対象になる場合、ＭＯＳトランジスタ７４に供給されるゲート信号ＯＮが活性化される（この際、ＭＯＳトランジスタ７０〜７３もオン状態）。

また、ＭＯＳトランジスタ７５に供給されるゲート信号ＢＢは、不良ブロックＢＬＫが対象になった際、ブロックＢＬＫが選択対象になる前段階で一時的に活性化されるが、ブロックＢＬＫが選択される間は低電圧に固定され、ＭＯＳトランジスタ７５はオフ状態とされている。

＜全てのブロックＢＬＫ０〜ブロックＢＬＫ３を不良とみなす場合＞
この場合、信号ＳＥＴ＝“Ｈ”レベル、信号ＲＳＴ＝“Ｌ”レベルが入力される。この結果ノードＮ４１の電位レベルは“Ｌ”に遷移する。

従って、後述するＭＯＳトランジスタ７０〜ＭＯＳトランジスタ７４が不良ブロックＢＬＫ対象にもかかわらず誤って全てオン状態とされた場合であっても、ＭＯＳトランジスタ６６はオフ状態とされるため、ノードＮ４６は“Ｌ”に遷移することはない。

つまり、信号ＢＬＫＳＥＬｎが“Ｈ”レベルとされ、ブロックＢＬＫ０〜ブロックＢＬＫ３には非選択電位が供給される。換言すれば、ブロックＢＬＫ０〜ブロックＢＬＫ３が選択されることはない。

＜不良ブロックＢＬＫと良好なブロックＢＬＫとに分ける場合＞
これに対し、ブロックＢＬＫ０〜ブロックＢＬＫ３のうち一部が良品であって、これらブロックＢＬＫを不良ブロックＢＬＫと良好なブロックＢＬＫとに分ける場合、ラッチ回路ＬＡＴ１を動作させない。すなわち、不揮発性半導体記憶装置に電源が投入された初期状態を維持させる。具体的には信号ＲＳＴ＝“Ｈ”レベル、信号ＳＥＴ＝“Ｌ”レベルが入力される。これによりノードＮ４１を“Ｈ”レベルへと遷移させ、次いで上述したようにＭＯＳトランジスタ７０〜ＭＯＳトランジスタ７４をオン状態とする。

なお、後述するが、スイッチ回路２０により、共有するブロックＢＬＫのうち、選択ブロックＢＬＫに書き込み電圧、読み出し電圧等が転送され、不良ブロックＢＬＫや、非選択ブロックＢＬＫには、これら書き込み電圧、読み出し電圧等が転送させることはない。

＜アドレスデコーダ部４１＞
次にアドレスデコーダ部４１について説明する。アドレスデコーダ部４１は、ｎチャネル型ＭＯＳトランジスタ７０〜７５、及びｐチャネル型ＭＯＳトランジスタ７８及び７９を備える。ＭＯＳトランジスタ７０〜７５は、直列接続されるように、互いに各々のドレイン及びソースで接続される。

ＭＯＳトランジスタ７０〜７３のゲートには上述した信号ａｄｄｒｅｓｓが供給される。ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択する場合、この信号ａｄｄｒｅｓｓによってＭＯＳトランジスタ７０〜７３の全てがオン状態とされる。

次いで、信号ＯＮ＝“Ｈ”レベル、及び上述したようにＭＯＳトランジスタ６６がオン状態とされれば、ノードＭ４６は“Ｌ”レベルに遷移する。従って、後述するインバータｉｎｖ２３から、信号ＢＬＫＳＥＬとして“Ｈ”レベルが出力される。

これに対し、ブロックＢＬＫ０〜ブロックＢＬＫ３のいずれも非選択状態の場合、信号ＯＮが“Ｌ”レベルとされ、ノードＮ４６の電位は“Ｈ”レベルとされる。このため、インバータｉｎｖ２０及びｉｎｖ２１を介して、“Ｈ”レベルの信号ＢＬＫＳＥＬｎが出力される。

＜インバータｉｎｖ２０、ｉｎｖ２１、及びｉｎｖ２２＞
インバータｉｎｖ２０の入力端にはノードＮ４６が接続される。インバータｉｎｖ２０は、このノードＮ４６の電位レベルを反転した結果をノードＮ４２（インバータｉｎｖ２１の入力端）に出力する。

インバータｉｎｖ２１はノードＮ４２の電位レベルを受け、この電位レベルを反転した結果を信号ＢＬＫＳＥＬｎとしてブロックデコーダＢＤから出力される。

またインバータｉｎｖ２２は、ノードＮ４２の電位レベルを反転し、これをインバータ２３へと供給する。これを受けたインバータ２３は、インバータ２２から供給された電圧レベルを反転し、信号ＢＬＫＳＥＬとして出力する。

＜スイッチ回路３０＞
次に図８及び図９を用いてスイッチ回路３０について説明する。スイッチ回路３０は、大きく分けて、電圧切替部３１と、デコーダ部３２と、から構成される。

＜電圧切替部３１＞
電圧切替部３１は、第１切替部〜第４切替部を備える。本実施形態では省略し、１つしか示さないが、これら第１切替部〜第４切替部のうち、第１切替部、及び第２切替部の各々は、１ブロックＢＬＫ（１２メモリストリングＭＳ）選択するために本来１２個設けられる（図中、切替部とデコーダ部とを接続する配線に“１２”と記載）。ここでは、ｔ番目（ｔ：０〜１１）の第１切替部、及び第２切替部とする。

そして、第３切替部は、メモリストリングＭＳを構成する８本のワード線ＷＬに電圧を印加するため、本来８個設けられる（図中、切替部とデコーダ部とを接続する配線に“８”と記載）。この第３切替部においても構造が同一であるため、切替部１つだけを示す。ここでは、ｌ番目（ｌ：０〜７）に設けられた第３切替部とする。

更に、第４切替部はｉ個設けられるブロックＢＬＫのうち１つのブロックＢＬＫを選択することが出来れば良いため、１つだけ設けられる。

＜第１切替部＞
第１切替部は、ｎチャネル型ＭＯＳトランジスタ３１−１及びＭＯＳトランジスタ３１−２を備える。ＭＯＳトランジスタ３１−１の電流経路の一端には電圧Ｖ２_Ｓ（例えば、電圧ＶＤＤ）が供給され、ゲートには信号Ｓｔ１が供給され（ｔ：０〜１１）、電流経路の他端はノードＮ５０に接続される。

この信号Ｓｔ１が“Ｈ”レベルとされると、信号線ＳＧＳ_０〜信号線ＳＧＳ_１１または信号線ＳＧＳ_１２〜信号線ＳＧＳ_２３のうち、いずれか１本に電圧Ｖ２_Ｓが供給される。換言すれば、対応するメモリストリングＭＳのうち選択トランジスタＳＴ２が選択状態となる。

また、ＭＯＳトランジスタ３１−２の電流経路の一端には電圧Ｖ３_Ｓが供給され、ゲートには信号／Ｓｔ１（“／”とは反転を示す。すなわち、信号／Ｓｔ１とは、信号Ｓｔ１の反転信号である）が供給され、電流経路の他端はノードＮ５０に接続される。

すなわち、信号／Ｓｔ１が“Ｈ”レベルとされると、信号線ＳＧＳ_０〜信号線ＳＧＳ_１１または信号線ＳＧＳ_１２〜信号線ＳＧＳ_２３のうち、いずれか１本に電圧Ｖ３_Ｓが供給される。換言すれば、対応するメモリストリングＭＳが非選択とされる。

＜第２切替部＞
次に第２切替部について説明する。所定のメモリストリングＭＳを選択、非選択する必要があるため、上記第１切替部で選択された信号線ＳＧＳと対を為す信号線ＳＧＤが第２切替部によって選択される。なお非選択とされるメモリストリングＭＳについても同様である。

第２切替部は、ｎチャネル型ＭＯＳトランジスタ３１−３及び３１−４を備える。ＭＯＳトランジスタ３１−３の電流経路の一端には電圧Ｖ２_Ｄが供給され、ゲートには信号Ｄｔ１が供給され、電流経路の一端はノードＮ５１に接続される。

この信号Ｄｔ１が“Ｈ”レベルとされると、信号線ＳＧＤ_０〜信号線ＳＧＤ_１１または信号線ＳＧＤ_１２〜信号線ＳＧＤ_２３のうち、いずれか１本に電圧Ｖ２_Ｄが供給される。換言すれば、対応するメモリストリングＭＳのうち選択トランジスタＳＴ１が選択状態となる。

また、ＭＯＳトランジスタ３１−４の電流経路の一端には電圧Ｖ３_Ｄが供給され、ゲートには信号／Ｄｔ１が供給され、電流経路の他端はノードＮ５１に接続される。

すなわち、信号／Ｄｔ１が“Ｈ”レベルとされると、信号線ＳＧＤ_０〜信号線ＳＧＤ_１１または信号線ＳＧＤ_１２〜信号線ＳＧＤ_２３のうち、いずれか１本に電圧Ｖ３_Ｄが供給される。換言すれば、対応するメモリストリングＭＳが非選択とされる。

＜第３切替部＞
第３切替部は、上述したようにワード線ＷＬ０〜ＷＬ７に対応した数だけ設けられるが、ここでは省略して１つのみ示す。

図示するように、第３切替部は、ｎチャネル型ＭＯＳトランジスタ３１−５を備える。このＭＯＳトランジスタ３１−５の電流経路の一端には、電圧Ｖ２_Ｃ（例えば、書き込み動作電圧、読み出し動作電圧、消去動作電圧)が供給され、ゲートには信号Ｃｌが供給され、電流経路の他端はノードＮ５２に接続される。

これにより、例えば書き込み動作の場合、ＭＯＳトランジスタ３１−５から供給された書き込み動作電圧が、いずれかブロックＢＬＫ内のいずれか１つのメモリストリングＭＳ内のワード線ＷＬに供給される。また読み出し動作電圧、消去動作電圧についても同様である。

＜第４切替部＞
次に第４切替部について説明する。上述したように、第１〜第３切替部に対して第４切替部は１つだけ設けられる。

図示するように、第４切替部は、ｎチャネル型ＭＯＳトランジスタ３１−６を備える。このＭＯＳトランジスタ３１−６の電流経路の一端には、電圧Ｖ２_Ｂ（例えば、読み出し動作非選択電圧、書き込み動作非選択電位など、トランジスタＳＴ_ＢＧがオン状態とされる電位)が供給され、ゲートには信号Ｂが供給され、電流経路の他端はノードＮ５３に接続される。

これにより、例えば書き込み動作の場合、ＭＯＳトランジスタ３１−６から供給された書き込み動作非選択電圧Ｖ２_Ｂが、いずれかブロックＢＬＫの選択トランジスタＳＴ_ＢＧのゲートに信号ＢＧとして供給される。また読み出し動作電圧、消去動作電圧についても同様である。

＜デコーダ部３２＞
次にデコーダ部３２について説明する。デコーダ部３２は、デコーダＤｅｃ_Ｓ、デコーダＤｅｃ_Ｄ、及びデコーダＤｅｃ_Ｃを備える。以下、共有ブロック数ｎ＝“４”とした場合を想定して説明をする。すなわち、デコーダＤｅｃ_Ｓには例えばブロックＢＬＫ０〜ブロックＢＬＫ３の各々から引き出された信号線ＳＧＳ（計４８本）が接続される。

同様に、デコーダＤｅｃ_Ｄには、例えばブロックＢＬＫ０〜ブロックＢＬＫ３の各々から引き出された信号線ＳＧＤ（計４８本）が接続される。次いで、デコーダＤｅｃ_Ｃには、例えばブロックＢＬＫ０〜ブロックＢＬＫ３の各々から引き出された信号線ＣＧ（計３２本）が接続される。

＜デコーダＤｅｃ_Ｓ＞
デコーダＤｅｃ_Ｓには信号ＩＮ３_Ｓ、ＩＮ４_Ｓ、ｔ１_Ｓ、ｔ２_Ｓ、ｔ３_Ｓ、電圧Ｖ４_ＳおよびＶ５_Ｓが供給される。デコーダＤｅｃ_Ｓはこの信号ＩＮ３_Ｓ、及び信号ＩＮ４_Ｓを受け、次いでこの信号ＩＮ３_Ｓ、及び信号ＩＮ４_Ｓをデコードする。このデコード結果により、デコーダＤｅｃ_Ｓは、１２×４本の信号線ＳＧＳのうちどのブロックＢＬＫに対応する信号線ＳＧＳに、第１切替部からの電圧を印加するかを選択する。

なお、電圧Ｖ４_Ｓは、このデコーダＤｅｃ_Ｓ内に入っているレベルシフタ（後述する）に供給される。次に後述する図９のＭＵＸ回路８４とその出力先のＭＵＸ回路８０〜８３までの動作について説明する。

選択された例えば４ブロックＢＬＫうち不良のあるセルがあるため、使用できないブロックＢＬＫへのアクセス動作の禁止がある。しかし、第１実施形態に係る不揮発性半導体記憶装置では信号ＢＬＫＳＥＬが共有されたブロックＢＬＫのＳＧ線、ＣＧ線、ＢＧ線すべてをデータ転送してしまうため、図９の回路で非選択状態の電圧を設定させておく必要がある。

図９の回路の段階でＳＧ線、ＣＧ線、ＢＧ線に選択または非選択の電位を与えておけば、図９の次の回路であるＸｆｅｒ_ＳまたはＸｆｅｒ_Ｄ回路内で信号ＢＬＫＳＥＬによってデータ転送可能になっても問題ない。

どのブロックＢＬＫをアクセス可能または禁止かを信号ｔ_２に供給される。この信号はＲＯＭに予めデータを保有しておき、データをＲＯＭから転送される方法を取っている。信号ｔ_２でブロックＢＬＫ毎に独立した配線がＭＵＸ回路まで入る。

＜デコーダＤｅｃ_Ｄ＞
デコーダＤｅｃ_Ｄも同様に信号ＩＮ３_Ｄ、ＩＮ４_Ｄ、ｔ１_Ｄ、ｔ２_Ｄ、ｔ３_Ｄ、電圧Ｖ４_ＤおよびＶ５_Ｄが供給される。デコーダＤｅｃ_Ｄはこの信号ＩＮ３_Ｄ、及び信号ＩＮ４_Ｄを受け、次いでこの信号ＩＮ３_Ｄ、及び信号ＩＮ４_Ｄをデコードする。

このデコード結果により、このデコーダＤｅｃ_Ｄは、１２×４本の信号線ＳＧＤのうちどのブロックＢＬＫに対応する信号線ＳＧＤに、第２切替部からの電圧を印加するかを選択する。なお、電圧Ｖ４_Ｄは、このデコーダＤｅｃ_Ｄ内に入っているレベルシフタに供給される。ＭＵＸ回路８４からＭＵＸ回路８０〜８３までの接続方法はデコーダＤｅｃＳで説明した内容と同じであるため割愛する。

＜デコーダＤｅｃ_Ｃ＞
デコーダＤｅｃ_Ｃも同様に信号ＩＮ３_Ｃ、ＩＮ４_Ｃ、ｔ１_Ｃ、ｔ２_Ｃ、ｔ３_Ｃ、電圧Ｖ４_ＣおよびＶ５_Ｃが供給される。デコーダＤｅｃ_Ｃはこの信号ＩＮ３_Ｃ、及び信号ＩＮ４_Ｃを受け、次いでこの信号ＩＮ３_Ｃ、及び信号ＩＮ４_Ｃをデコードする。

このデコード結果により、このデコーダＤｅｃ_Ｃは、８×４本の信号線ＳＧＤのうち、どのブロックＢＬＫ内の信号線ＣＧに対して、第３切替部からの電圧を印加するかを選択する。なお、電圧Ｖ４_Ｃは、このデコーダＤｅｃ_Ｃ内に入っているレベルシフタに供給される。

＜デコーダＤｅｃ_Ｂ＞
デコーダＤｅｃ_Ｂも同様に信号ＩＮ３_Ｂ、ＩＮ４_Ｂ、ｔ１_Ｂ、ｔ２_Ｂ、ｔ３_Ｂ、電圧Ｖ４_ＢおよびＶ５_Ｂが供給される。デコーダＤｅｃ_Ｂはこの信号ＩＮ３_Ｂ、及び信号ＩＮ４_Ｂを受け、次いでこの信号ＩＮ３_Ｂ、及び信号ＩＮ４_Ｂをデコードする。

このデコード結果により、このデコーダＤｅｃ_Ｂは、ｉ本の信号線ＢＧのうちどのブロックＢＬＫに対応する信号線ＢＧに、第４切替部からの電圧を印加するかを選択する。なお、電圧Ｖ４_Ｂは、このデコーダＤｅｃ_Ｃ内に入っているレベルシフタに供給される。

次に図９を用いて上述したデコーダ部３２の等価回路について説明する。以下説明するデコーダ部３２は、ｎ＝４、すなわちブロックＢＬＫの共有数を４とした場合の構成例であって、一例として上記デコーダＤｅｃ_Ｓの場合を例に挙げる。すなわち、共有数に従って、以下説明するデコーダ部３２を構成する部材の数が増減することは明らかである。

デコーダ部３２は、インバータｉｎｖ６０及びｉｎｖ６１、ＮＡＮＤ回路７０〜７３、ＭＵＸ回路８０〜８４、レベルシフタＬＳ９０〜ＬＳ９３、並びにｎチャネル型ＭＯＳトランジスタＴｒ１００〜Ｔｒ１４７を保持する。

インバータｉｎｖ６０の入力端はノードＮ５０を介して信号ＩＮ３が供給され、出力端はノードＮ５１に接続される。またインバータｉｎｖ６１の入力端はノードＮ５２を介して信号ＩＮ４が供給され、出力端はノードＮ５３に接続される。

ＮＡＮＤ回路７０はノードＮ５０の電圧レベルとノードＮ５２の電圧レベルとをＮＡＮＤ演算し、この演算結果をＭＵＸ回路８０へと出力する。

ＮＡＮＤ回路７１はノードＮ５１の電圧レベルとノードＮ５３の電圧レベルとをＮＡＮＤ演算し、この演算結果をＭＵＸ回路８１へと出力する。

ＮＡＮＤ回路７２はノードＮ５０の電圧レベルとノードＮ５２の電圧レベルとをＮＡＮＤ演算し、この演算結果をＭＵＸ回路８２へと出力する。

ＮＡＮＤ回路７３はノードＮ５１の電圧レベルとノードＮ５３の電圧レベルとをＮＡＮＤ演算し、この演算結果をＭＵＸ回路８３へと出力する。

ＭＵＸ回路８４は、制御信号ｔ２及び制御信号ｔ３に従って、電圧Ｖまたは接地電位（０Ｖ）のいずれかをノードＮ５４に出力する。例えば消去動作など全ブロックＢＬＫ選択する場合などは、制御信号ｔ２及び制御信号ｔ３に従って、ＭＵＸ回路８４は電圧Ｖ５を選択し、この選択した電圧ＶをＭＵＸ回路８０〜８３に出力する。

信号ｔ２はＭＵＸ回路８４の入力電位Ｖ５および電圧ＶＳＳ(低電圧：図中、逆三角形)のどちらの電位をＭＵＸ回路８０からＭＵＸ回路８３に送るかを切り替えるスイッチ信号とする。

信号ｔ３はさらに、ＭＵＸ回路８０からＭＵＸ回路８４に対し、どのＭＵＸ回路に電圧を与えるかまたは与えないかを決める信号とする。共有ブロックＢＬＫ数ｎに従い、ビット数も変化する。

ＭＵＸ回路８０は、ＮＡＮＤ回路７０からの演算結果と、ＭＵＸ回路８４からの電圧レベルと、のいずれかを制御信号ｔ１に基づいて選択する。なお、通常動作では、ＭＵＸ回路８０は、制御信号ｔ１に従って、ＮＡＮＤ回路７０からの演算結果を選択する。また例えば消去動作など全ブロックＢＬＫ選択する場合などは制御信号ｔ１に従って、ＭＵＸ回路８４の電圧レベルを選択する。以下、ＭＵＸ回路８１〜８３も同様である。

ＭＵＸ回路８１は、ＮＡＮＤ回路７１からの演算結果と、ＭＵＸ回路８４からの電圧レベルと、のいずれかを制御信号ｔ１に基づいて選択する。ＭＵＸ回路８２は、ＮＡＮＤ回路７２からの演算結果と、ＭＵＸ回路８４からの電圧レベルと、のいずれかを制御信号ｔ１に基づいて選択する。そして、ＭＵＸ回路８３は、ＮＡＮＤ回路７３からの演算結果と、ＭＵＸ回路８４からの電圧レベルと、のいずれかを制御信号ｔ１に基づいて選択する。

レベルシフタ９０はＭＵＸ回路８０から供給された信号を、電圧Ｖ１によって昇圧する。次いでレベルシフタ９０は昇圧した電圧を対応するＭＯＳトランジスタ１００〜ＭＯＳトランジスタ１１１のゲートに供給する。

例えば、ＭＵＸ回路８０から供給された信号が“Ｈ”レベルであった場合、ＭＯＳトランジスタ１００〜１１１のそれぞれはオン状態とされ、電圧切替部３１から印加された電圧（例えば電圧Ｖ２_Ｓや電圧Ｖ３_Ｓなど）が、これらＭＯＳトランジスタ１００〜１１１を介してＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄに印加される。この際、他のＭＯＳトランジスタ１１２〜１４７はオフ状態とされる。

レベルシフタ９１はＭＵＸ回路８１から供給された信号を、電圧Ｖ１によって昇圧する。次いでレベルシフタ９１は昇圧した電圧を対応するＭＯＳトランジスタ１１２〜ＭＯＳトランジスタ１２３のゲートに供給する。

例えば、ＭＵＸ回路８１から供給された信号が“Ｈ”レベルであった場合、ＭＯＳトランジスタ１１２〜１２３のそれぞれはオン状態とされ、電圧切替部３１から印加された電圧（例えば電圧Ｖ２_Ｄや電圧Ｖ３_Ｄなど）が、これらＭＯＳトランジスタ１１２〜１２３を介してＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄに印加される。この際、他のＭＯＳトランジスタ１００〜１１１、及びＭＯＳトランジスタ１２４〜１４７はオフ状態とされる。以下、レベルシフタ９２、及び９３についても同様であるため説明を省略する。

＜第１の実施形態に係る効果＞
第１の実施形態に係る不揮発半導体装置によれば、下記（１）〜（３）の効果を得ることが出来る。
（１）周辺回路の面積を削減することが出来る。
上記したように第１の実施形態では、複数ブロックＢＬＫを共有し、複数ブロックＢＬＫに対して、１つのブロックデコーダＢＤが配置される。このため、不揮発性半導体記憶装置内に設けられるブロックデコーダＢＤの数を削減することが出来る。例えば、ブロックＢＬＫの共有する単位数ｎ＝２とすると、配置されるブロックデコーダＢＤの数は半分とされ、更に、単位数ｎ＝４とすると、更にその半分の数とされる。

図１０（ａ）〜図１０（ｃ）を用いてこの面積削減について表した概念図を示す。図１０（ａ）は比較例として、共有数ｎ＝１、すなわちブロックＢＬＫ毎にブロックデコーダＢＤが設けられる不揮発性半導体記憶装置を示す。図１０（ｂ）は、第１の実施形態において、共有数ｎ＝２とした場合、図１０（ｃ）は共有数ｎ＝４とした場合を示す。

図１０（ａ）に示すように、複数ブロックＢＬＫを共有することなく、ブロックＢＬＫ毎にブロックデコーダＢＤが配置される場合、ブロックＢＬＫ毎に上述したインバータｉｎｖ２０〜ｉｎｖ２２（図１０（ａ）中、ＢＵＦ０、ＢＵＦ１…と記載）、ラッチ回路ＬＡＴ（図１０（ａ）中、ＬＡＴ０、ＬＡＴ１…と記載）、及びアドレスデコーダ部４１（図中、Ａｄｄ０、Ａｄｄ１…と記載）が配置される。なお、横方向は、ブロックＢＬＫの横幅を示す。

これに対し図１０（ｂ）で示すように、共有数ｎ＝２とするとラッチ回路ＬＡＴ１、インバータｉｎｖ２０〜ｉｎｖ２２やアドレスデコーダ部４１は共有する複数ブロックＢＬＫに対して設けられることから、共有数ｎに応じて減少する。

すなわち、図１０（ｂ）に示すように共有数ｎ＝２である場合、ブロックＢＬＫ２つ毎にこれらラッチ回路ＬＡＴ１、インバータｉｎｖ２０〜ｉｎｖ２２やアドレスデコーダ部４１が設けられるため、比較例に対して占める面積は半分程度となる。

更に、図１０（ｃ）に示すように共有数ｎ＝４とした場合、ブロックＢＬＫ４つ毎にこれらラッチ回路ＬＡＴ１、インバータｉｎｖ２０〜ｉｎｖ２２やアドレスデコーダ部４１が設けられるため、比較例に対して占める面積は１／４程度となる。

従って、全体としてみると共有数ｎが減るに従ってブロックデコーダＢＤの占める面積が縮小していくことがわかる。後述するが、第１の実施形態において共有数ｎの最適な値は、ｎ＝４である。新規に追加された回路部ではセルアレイ１０の下に収納することができるので、回路が増大してもチップ面積増加することはない。したがってブロックデコーダＢＤの面積削減分の効果を出すことができる。

（２）メモリセルアレイ下に配置される配線を削減することが出来る。
図５では便宜上Ｘｆｅｒ_ＤとＸｆｅｒ_Ｓとを纏めて記載したが、実際のＸｆｅｒ_ＳとＸｆｅｒ_Ｄの配置は図１に示すようにメモリセルアレイの両端に位置される。ブロックデコーダＢＤは、上述したようにこれらＸｆｅｒ_Ｄ、Ｘｆｅｒ_Ｓ内のＭＯＳトランジスタ群を選択するよう、このブロックデコーダＢＤとＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄとは配線で接続されている。

ここで、比較例を挙げて説明する。比較例では、複数ブロックＢＬＫを共有せず、１つのブロックＢＬＫに１つのブロックデコーダＢＤが配置される不揮発性半導体記憶装置を想定する。つまり、ブロックＢＬＫの両端に位置するＸｆｅｒ_Ｄ、Ｘｆｅｒ_Ｓを選択するため、１つのブロックデコーダＢＤから信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎを供給する信号配線が配置される。

そして図１からも分かるように、ブロックデコーダＢＤと、例えばＸｆｅｒ_Ｄ内のＭＯＳトランジスタのゲートと、を接続する信号配線（信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎの２本）はメモリセルアレイ１０が形成される直下を通過する。すなわち、このメモリセルアレイ１０の直下を通過する信号配線が多いほどセルアレイ下に配置する回路面積が拡大されてしまう。比較例であると、このブロックデコーダＢＤと、例えばＸｆｅｒ_Ｄ内のＭＯＳトランジスタのゲートと、を接続する信号配線（信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎの２本）がロックＢＬＫ毎に配置される。

しかし、本実施形態に係る不揮発性半導体記憶装置であると、上述したようにブロックＢＬＫを共有する。例えば、共有数ｎ＝２とするとブロックデコーダＢＤの配置数は比較例に対し半分である。つまり、ブロックデコーダＢＤから例えばＸｆｅｒ_Ｄまでの信号配線の数も半分となる。

このように、共有するブロック数を増加させることでメモリセルアレイ１０の直下を追加する配線数を減少させ、これによりセルアレイ下に配置する回路面積を削減することが出来る。

上記内容を踏まえ、図１１を用いてブロックＢＬＫの共有数ｎを増加させた際に、この信号配線（信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎ）の本数が減少する様子を表した概念図を示す。なお、以下図１１は、信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎの本数に限らず、信号線ＳＧＳ、信号線ＳＧＤ、及び信号線ＣＧの本数についても言及し、またＭＡＴ１１内に配置される総ブロック数を“１０００”とする。

図１１に示すように、縦軸に共有するブロック数（共有数ｎ）、１本の半導体層ＳＣに積層されるメモリセルＭＣの数、信号線ＳＧＳ、信号線ＳＧＤ、信号線ＣＧ、及び信号配線（ＢＬＫＳＥＬ、ＢＬＫＳＥＬｎ）を取り、横軸に共有数ｎが増えた際の、各信号線の本数を取る。なお、１つの半導体層ＳＣに積層されるメモリセルＭＣの数を“２４”とする。すなわち、メモリストリングＭＳはメモリセルＭＣ０〜メモリセルＭＣ４７で構成される。

図示するように、比較例で挙げた不揮発性半導体記憶装置（共有数ｎ＝１）であると、上記したようにブロックＢＬＫ毎にブロックデコーダＢＤが配置される。このため信号配線（信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎのための信号線）の本数は、ブロックＢＬＫの数に等しくなる。すなわち、それぞれ１０００本である。また、比較例では、信号線ＳＧＳ、信号線ＳＧＤ、及び信号線ＣＧは全ブロックＢＬＫで共通接続されるため、それぞれの本数は図示するように、上から“１２”、“１２”、及び“８”となる。

これに対し、共有数ｎ＝２であると、上述したように信号配線（信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎのための信号線）の本数はそれぞれ“５００”本とされる。なお、この場合、共有するブロックＢＬＫ（例えば、ブロックＢＬＫ０、ブロックＢＬＫ１）から引き出される信号線ＳＧＳ、信号線ＳＧＤ、及び信号線ＣＧの本数は比較例に比して倍となる。しかし、不揮発性半導体記憶装置全体でみると、比較例（２０９６本）に比して、“１１６８”と約半分の信号線で済む。

同様に、共有数ｎ＝４の場合を説明する。この場合、ブロックＢＬＫ０〜ブロックＢＬＫ３、ブロックＢＬＫ４〜ブロックＢＬＫ７、…、ブロックＢＬＫ（ｉ−４）〜ブロックＢＬＫ（ｉ−１）毎にブロックデコーダＢＤが設けられるため、ブロックデコーダＢＤからＸｆｅｒ_Ｄまでの信号配線（信号ＢＬＫＳＥＬ、信号ＢＬＫＳＥＬｎのための信号線）の本数はそれぞれ“２５０”本とされる。

なお、この場合、共有するブロックＢＬＫ（例えば、ブロックＢＬＫ０〜ブロックＢＬＫ３）から信号線ＳＧＳ、信号線ＳＧＤ、及び信号線ＣＧが引き出されるので、その本数は比較例に比して４倍となる（図１１中、上から“４８”、“４８”、“１９２”）。

しかし、不揮発性半導体記憶装置全体でみると、比較例（２０９６本）に比して、“８１２”と“１２００”本程度少なくなる。

（３）全ブロックＢＬＫを選択することが出来る。
第１の実施形態に係る不揮発性半導体記憶装置であると、共有数ｎ＝４の場合、共有した４つのブロックＢＬＫから信号線ＳＧＳ、信号線ＳＧＤが別個に引き出される。すなわち、比較例では１２本の信号線ＳＧＳ、信号線ＳＧＤに対し、４８本引き出されることになる。この構成に対し、第１の実施形態における所望の電圧印加は、共有した４つのブロックＢＬＫのうちいずれか１ブロックＢＬＫに為される。すなわち、このままでは全ブロックＢＬＫを選択することが出来ない。また、アクセス可否のブロックＢＬＫを分別することもできない。

これは、図９中のＭＵＸ回路及びこれに対応するＭＯＳトランジスタ１００〜ＭＯＳトランジスタ１４７の構成からも分かる。

この点、第１の実施形態ではこの点を考慮し、図９中において更にＭＵＸ回路８４及びこれを制御する制御信号ｔ２、及び制御信号ｔ３を設けている。

上述したようにＭＵＸ回路８４とは、全ブロックＢＬＫ選択する際、制御信号ｔ２、ｔ３に従って電圧Ｖ５をＭＵＸ回路８０〜８３のそれぞれに供給する機能を有する。そして、ＭＵＸ回路８０〜ＭＵＸ回路８３の各々は、制御信号ｔ１に従ってＮＡＮＤ回路７０〜７３の出力に関わらずノードＮ５４の電圧レベルを選択する。

つまり、全ブロックＢＬＫを選択する際、ＭＵＸ回路８０〜ＭＵＸ回路８３から電圧Ｖ５が出力され、対応するＭＯＳトランジスタ１００〜ＭＯＳトランジスタ１４７は全てオン状態とされる。従って、全ブロックＢＬＫを選択することが出来、信号線ＳＧＳ、信号線ＳＧＤを別々に引き出した場合であっても、例えば消去動作などを実行することが出来る。

［第２の実施形態］
次に第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態に係る不揮発性半導体記憶装置は、上述したデコーダ部３２に構成を一部追加した点で異なる。第２の実施形態に係る不揮発性半導体記憶装置であると、非選択ＢＬＫに電圧を供給することが出来る。以下、図１２に第２の実施形態に係るデコーダ部３２の構成を示す。なお、上記図９と異なる構成についてのみ説明し、このデコーダ部３２についても一例として上記デコーダＤｅｃ_Ｓの場合を例に挙げる。

＜デコーダ部３２＞
図１２に示すように、第２の実施形態に係るデコーダ部３２は、更にインバータｉｎｖ２００〜２０３、レベルシフタＬＳ９０´〜ＬＳ９３、ｎチャネル型ＭＯＳトランジスタ２１０〜ＭＯＳトランジスタ２５８、及び電圧発生部２６０を備える。共有ブロックＢＬＫが４ブロックＢＬＫつまりｎ＝４の場合で説明する。

インバータｉｎｖ２００の入力端はノードＮ６０に接続され、出力端はレベルシフタＬＳ９０´に接続される。レベルシフタＬＳ９０´はインバータｉｎｖ２００からの入力を受け、この入力に応じてＭＯＳトランジスタ２１０〜２２１のゲートに昇圧電圧を供給する。また、ＭＯＳトランジスタ２１０〜２２１の電流経路の一端は、対応するＭＯＳトランジスタ１００〜ＭＯＳトランジスタ１１１の電流経路の一端とそれぞれ接続され、電流経路の他端はノードＮ７０に接続される。

インバータｉｎｖ２０１の入力端はノードＮ６１に接続され、出力端はレベルシフタＬＳ９１´に接続される。レベルシフタＬＳ９１´はインバータｉｎｖ２０１からの入力を受け、この入力に応じてＭＯＳトランジスタ２２２〜２３３のゲートに昇圧電圧を供給する。また、ＭＯＳトランジスタ２２２〜２３３の電流経路の一端は、対応するＭＯＳトランジスタ１１２〜ＭＯＳトランジスタ１２３の電流経路の一端とそれぞれ接続され、電流経路の他端はノードＮ７０に接続される。

インバータｉｎｖ２０２の入力端はノードＮ６２に接続され、出力端はレベルシフタＬＳ９２´に接続される。レベルシフタＬＳ９２´はインバータｉｎｖ２０２からの入力を受け、この入力に応じてＭＯＳトランジスタ２３４〜２４５のゲートに昇圧電圧を供給する。また、ＭＯＳトランジスタ２３４〜２４５の電流経路の一端は、対応するＭＯＳトランジスタ１２４〜ＭＯＳトランジスタ１３５の電流経路の一端とそれぞれ接続され、電流経路の他端はノードＮ７０に接続される。

インバータｉｎｖ２０３の入力端はノードＮ６３に接続され、出力端はレベルシフタＬＳ９３´に接続される。レベルシフタＬＳ９３´はインバータｉｎｖ２０３からの入力を受け、この入力に応じてＭＯＳトランジスタ２４６〜２５７のゲートに昇圧電圧を供給する。また、ＭＯＳトランジスタ２４６〜２５７の電流経路の一端は、対応するＭＯＳトランジスタ１３６〜ＭＯＳトランジスタ１４６の電流経路の一端とそれぞれ接続され、電流経路の他端はノードＮ７０に接続される。

また、電圧生成部２６０は、信号Ｆを受けＭＯＳトランジスタ２５８がオン状態とされると、電圧Ｖ３（例えば、電圧ＶＤＤ、電圧ＶＳＳ）をノードＮ７０に供給する。すなわち、レベルシフタＬＳ９０´〜９３´によってＭＯＳトランジスタ２１０〜２５７がオン状態とされると、例え信号ＩＮ５及び信号ＩＮ６のデコードの結果、非選択のブロックＢＬＫであっても電圧Ｖ３を供給することが出来る。

なお、上記デコーダ部３２の説明では一例として上記デコーダＤｅｃ_Ｓの場合を例に挙げたが、デコーダＤｅｃ_ＤやデコーダＤｅｃ_Ｃであってもよい。

＜第２の実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であると、上記（１）〜（３）の効果に加え、更に（４）の効果を得ることが出来る。
（４）誤動作を抑制することが出来る。
すなわち、第２の実施形態では、レベルシフタＬＳ９０´〜９３´、及び電圧生成回路２６０、及びＭＯＳトランジスタ２１０〜３５８を更に備える。

このため、上述したように例えＭＵＸ回路８０〜８３において“Ｌ”レベルとされても、インバータｉｎｖ２００〜２０３の出力によってＭＯＳトランジスタ２１０〜２５７のいずれかがオン状態とされ、非選択ブロックＢＬＫに電圧を供給することが出来る。このように、非選択ブロックＢＬＫに対しても一定の電圧を印加することで、誤動作を抑制することが出来る。

［第３の実施形態］
次に第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態は、Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内にレベルシフタＬＳを設けた構成である。なお、レベルシフタＬＳはブロックＢＬＫ毎に設けられる。Ｘｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄの構成は同一であるため、以下実施形態では、Ｘｆｅｒ_Ｓを簡略したブロック図を用いて説明する。

＜Ｘｆｅｒ_Ｓの簡略図＞
図１３に示すように、Ｘｆｅｒ_Ｓは、ＭＯＳトランジスタ群（図５に示すＭＯＳトランジスタＴｒ_ＳＧＤ、Ｔｒ_ＳＧＳ、Ｔｒ_ＭＣ等）に加えて、レベルシフタＬＳを備える。

レベルシフタＬＳには、ブロックデコーダＢＤから供給される信号ＢＬＫＳＥＬ、及び信号ＢＬＫＳＥＬｎが入力される。レベルシフタＬＳは、ブロックデコーダＢＤから供給される高電圧を低電圧へと電圧値を変化させる。ついで、レベルシフタＬＳはその低電圧の電圧を、ＭＯＳトランジスタＴｒ群へと供給する。

＜第３の実施形態に係る効果＞
第３の実施形態に係る不揮発性半導体記憶装置であると、上記（１）〜（５）の効果に加えて、さらに（６）の効果を得ることが出来る。
（６）消費電力を抑制することができる。
第３の実施形態に係る不揮発性半導体記憶装置であると、Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄ内にレベルシフタＬＳが設けられる。そしてこのレベルシフタＬＳによってＭＯＳトランジスタＴｒ群のゲートに印加される電圧を低下させる。このため、Ｘｆｅｒ_ＳやＸｆｅｒ_Ｄ内のＭＯＳトランジスタＴｒ群のゲートに印加する電力消費量を低減することができる。

さらに、無駄に高電圧をこれらＭＯＳトランジスタ群のゲートに印加しないことから、周辺回路２０の寿命を延ばすことが出来る。

（７）配線間距離を縮めることができる。
上記説明したように、レベルシフタＬＳから供給される電圧は低電圧であるため、配線間の耐圧条件が緩和される。すなわち、高電圧であると、配線間距離が短ければ短いほど、隣接する配線の電圧の影響を受けてしまう。このため、隣接する配線距離を離す必要がある。

しかし、第３の実施形態に係る不揮発性半導体記憶装置であると、低電圧であるため、隣接する配線間距離を縮めることができる。つまり、面積縮小を促すことが出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…メモリセルアレイ、２０…周辺回路＆ＰＡＤ、１１−０…ＭＡＴ、ＳＣ…半導体層、ＭＳ…メモリストリング、ＳＧＳ、ＳＧＤ…選択信号線、ＷＬ…ワード線、ＢＬ…ビット線、ＢＧ…半導体基板、３０…スイッチ回路、４１…アドレスデコーダ部、４３、４４、７０〜７３…ＮＡＮＤ回路、８０〜８４…ＭＵＸ回路、９０〜９３…レベルシフタ、ＬＡＴ１…ラッチ回路、ＢＬＫ…ブロック、６０〜６３、６６、７０〜７５、３１−１〜３１−６、１００〜１４７、２１０〜２５８…ｎチャネル型ＭＯＳトランジスタ、３２…デコーダ部、６４、６５、７８、７９…ｐチャネル型ＭＯＳトランジスタ、ｉｎｖ１０、１１、２０〜２３、６０、６１…インバータ

Claims (5)

1. 半導体基板上に順次積層される複数のメモリセル、第１選択トランジスタ及び第２選択トランジスタを有するメモリストリングを複数個含むブロックをｉ個（ｉ：２以上の整数）含むメモリセルアレイと、
   転送トランジスタを含み、この転送トランジスタを介して前記メモリセルに電圧を供給するロウデコーダと、
   ｍ個（２≦ｍ≦ｉ）の前記ブロック毎に設けられ、前記転送トランジスタのゲートに接続されるブロックデコーダと、
   前記ｍ個のブロックの各々から引き出され、前記第１選択トランジスタ及び前記第２選択トランジスタに接続される第１信号線群、前記第１信号群に接続された前記第１選択トランジスタ及び前記第２選択トランジスタとは異なる第１選択トランジスタ及び第２選択トランジスタに接続された第２信号線群のうち、いずれか一方を選択するスイッチ回路と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記ブロックデコーダは、
   前記ブロックを選択・非選択とするための信号をこのブロック内に設けられた前記転送トランジスタの前記ゲートに出力するバッファ回路と、
   前記ブロックが選択される際、入力されるアドレス信号によって前記バッファ回路に“Ｈ”レベル信号を出力するよう制御するアドレスデコーダと、
   前記ｍ個の前記ブロックの各々に対応し、このブロックの各々が不良か否かを示すデータを保持するラッチ回路を備え、
   前記ラッチ回路は、
   対応する前記ｍ個の前記ブロック全てを不良と判断する場合には“Ｌ”レベルを保持し、
   対応する前記ｍ個の前記ブロックを不良と不良ではないブロックとに分け、これらブロック内で選択・非選択させる場合には、“Ｈ”レベルを保持する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルアレイは、前記バッファ回路、前記アドレスデコーダは前記ｍ個の前記ブロックに対し共有利用される
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記スイッチ回路は、
   前記第１信号群、前記第２信号群のうちいずれか一方を選択するデコーダ部と、
   前記第１、第２選択トランジスタに選択電圧または接地電圧を印加する電圧切替部を含み、
   前記デコーダ部には、前記第１信号群、前記第２信号群のうちいずれか一方を選択する制御信号が、前記ｍの値に応じたビット数分入力される
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記ロウデコーダは、前記ブロック毎にレベルシフタを含み、
   前記レベルシフタは、前記バッファ回路からの前記信号を受け、前記信号の電圧レベルを第１電圧からこの第１電圧よりも低い第２電圧に低減し、この第２電圧を前記転送トランジスタのゲートへと供給する
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。

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