TW201413718A - 非揮發性半導體記憶裝置 - Google Patents

非揮發性半導體記憶裝置 Download PDF

Info

Publication number
TW201413718A
TW201413718A TW102126357A TW102126357A TW201413718A TW 201413718 A TW201413718 A TW 201413718A TW 102126357 A TW102126357 A TW 102126357A TW 102126357 A TW102126357 A TW 102126357A TW 201413718 A TW201413718 A TW 201413718A
Authority
TW
Taiwan
Prior art keywords
block
memory
signal
blocks
group
Prior art date
Application number
TW102126357A
Other languages
English (en)
Other versions
TWI521519B (zh
Inventor
Gou Fukano
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201413718A publication Critical patent/TW201413718A/zh
Application granted granted Critical
Publication of TWI521519B publication Critical patent/TWI521519B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本發明揭示一種非揮發性半導體記憶裝置，其包含具有多個區塊之一記憶體單元陣列，各區塊具有複數個記憶體串。各記憶體串具有串聯連接於第一選擇電晶體與第二選擇電晶體之間之多個記憶體單元。該裝置進一步包含一列解碼器、一區塊解碼器、第一及第二信號線群組，及一切換電路。該列解碼器具有轉移電晶體，透過該等轉移電晶體將電壓供應至選擇電晶體。該區塊解碼器供應指示是否已選擇第一群組或第二群組之一選擇信號。該等第一及第二信號線群組係連接至該等第一及第二群組之各自第一及第二記憶體區塊中之記憶體串之選擇電晶體。該切換電路將該等第一及第二信號線群組連接至選定群組之各自第一及第二記憶體區塊。

Description

非揮發性半導體記憶裝置
實施例係關於半導體記憶裝置之控制電路。
近年來，已開發出記憶體單元層壓於堆疊層中之一種半導體記憶體。此半導體記憶體以低成本提供高儲存容量。當更多的記憶體單元以越來越小之體積封裝時，日益小型化及更高的儲存密度引起各種問題，諸如，記憶體裝置中之相關周邊電路之大小之增加及相關聯之佈線擁塞。
與本發明相關之實施例描述一種容許減少選擇一記憶體區塊所需之選擇信號的數目之非揮發性半導體記憶裝置。根據一實施例之一非揮發性半導體記憶體裝置包含一記憶體單元陣列、一列解碼器、一區塊解碼器、第一及第二信號線群組及一切換電路。記憶體單元陣列具有複數個記憶體區塊，且該等記憶體區塊之各者具有複數個記憶體串。各記憶體串具有複數個記憶體單元，其等串聯連接；一第一選擇電晶體，其連接至串聯連接之該複數個記憶體單元之一第一端；及一第二選擇電晶體，其連接至串聯連接之該複數個記憶體單元之一第二端。該列解碼器具有轉移電晶體，透過該等轉移電晶體將電壓供應至該等記憶體串之該等第一及第二選擇電晶體。該區塊解碼器經組態以將一選擇信號供應至該等轉移電晶體，該選擇信號指示已選擇該第一 群組之記憶體區塊及該第二群組之記憶體區塊之哪一個。該第一信號線群組係連接至該等第一及第二群組之第一記憶體區塊中之該等記憶體串之該等第一及第二選擇電晶體。該第二信號線群組係連接至該等第一及第二群組之第二記憶體區塊中之該等記憶體串之該等第一及第二選擇電晶體。該切換電路經組態以將該第一信號線群組連接至該選定群組之該第一記憶體區塊且將該第二信號線群組連接至該選定群組之該第二記憶體區塊。
10‧‧‧記憶體單元陣列/反相器
11‧‧‧反相器
20‧‧‧周邊電路/反相器
22‧‧‧反相器
23‧‧‧半導體層/反相器
24‧‧‧半導體層
24a‧‧‧阻隔層
24b‧‧‧電荷儲存層
24c‧‧‧閘極氧化物膜
30‧‧‧切換電路
31‧‧‧電壓切換部件
31-1‧‧‧n通道MOS電晶體
31-2‧‧‧n通道MOS電晶體
31-3‧‧‧n通道MOS電晶體
31-4‧‧‧n通道MOS電晶體
31-5‧‧‧n通道MOS電晶體
31-6‧‧‧n通道MOS電晶體
32‧‧‧解碼器部件
41‧‧‧位址解碼器單元/位址解碼器
42‧‧‧MOS電晶體
43‧‧‧位準移位器
44‧‧‧位準移位器
60‧‧‧n通道MOS電晶體
61‧‧‧n通道MOS電晶體
62‧‧‧n通道MOS電晶體
63‧‧‧n通道MOS電晶體
64‧‧‧p通道MOS電晶體
65‧‧‧p通道MOS電晶體
66‧‧‧MOS電晶體
70‧‧‧n通道MOS電晶體/NAND電路
71‧‧‧n通道MOS電晶體/NAND電路
72‧‧‧n通道MOS電晶體/NAND電路
73‧‧‧n通道MOS電晶體/NAND電路
74‧‧‧n通道MOS電晶體
75‧‧‧n通道MOS電晶體
78‧‧‧p通道MOS電晶體
79‧‧‧p通道MOS電晶體
80‧‧‧MUX電路
81‧‧‧MUX電路
82‧‧‧MUX電路
83‧‧‧MUX電路
84‧‧‧MUX電路
90‧‧‧位準移位器
90'‧‧‧位準移位器
91‧‧‧位準移位器
91'‧‧‧位準移位器
92‧‧‧位準移位器
92'‧‧‧位準移位器
93‧‧‧位準移位器
93'‧‧‧位準移位器
200‧‧‧反相器
201‧‧‧反相器
202‧‧‧反相器
203‧‧‧反相器
210-221‧‧‧MOS電晶體
222-233‧‧‧MOS電晶體
234-245‧‧‧MOS電晶體
246-257‧‧‧MOS電晶體
258‧‧‧MOS電晶體
260‧‧‧電壓產生部件/電壓產生電路
圖1繪示根據一第一實施例之一非揮發性半導體記憶裝置之一整體組態之一實例。
圖2繪示根據第一實施例之一記憶體單元陣列之一透視圖。
圖3繪示根據第一實施例之一記憶體串之一橫截面圖。
圖4繪示根據第一實施例之記憶體串之一等效電路。
圖5繪示根據第一實施例之區塊、一Xfer_S、一Xfer_D及一周邊電路之一示意圖。
圖6係根據第一實施例之一區塊解碼器之一方塊圖。
圖7繪示根據第一實施例之區塊解碼器之一電路圖。
圖8繪示根據第一實施例之一切換電路之一電路圖。
圖9繪示根據第一實施例之一解碼器部分之一電路圖。
圖10A至圖10C係繪示根據第一實施例之效應之概念圖：圖10A繪示被根據一比較實例之一區塊解碼器佔據之一區域；圖10B繪示當使用一共用數目n=2時被根據第一實施例之區塊解碼器佔據之一區域；及圖10C繪示使用一共用數目n=4時被根據第一實施例之區塊解碼器佔據之一區域。
圖11係繪示根據第一實施例之信號佈線之數目之減少量之一表格。
圖12繪示根據一第二實施例之一解碼器部分之一電路圖。
圖13係根據一第三實施例之區塊、一Xfer_S、一Xfer_D及一周邊電路之一概念接線圖。
在下文中，參考圖式解釋本發明。在下列解釋中，在所有圖式中，使用共同參考數字或符號指示共同部件。然而，應注意，該等圖式為示意性，且一厚度與平面尺寸之間之關係、各層之厚度比例及所描繪之類似物一般不同於實際尺寸及相關比例。因此，特定厚度及尺寸應藉由考慮下列解釋而非圖式尺寸之直接分析而判定。此外，應輕易理解，實際部件具有不同於圖式中所描繪之尺寸關係及比例。
根據本實施例之一非揮發性半導體記憶裝置可藉由與一單一區塊解碼器BD共用多個區塊而減少自一區塊解碼器BD至一轉移電路(XFER_D及XFER_S)(亦稱為一轉移電晶體)之佈線總數。
第一實施例
圖1繪示根據一第一實施例之一非揮發性半導體記憶裝置之一整體組態之一實例。如圖1所繪示，根據第一實施例之非揮發性半導體記憶裝置係由一記憶體單元陣列10(圖式中之第一平面至第N平面)及能控制該記憶體單元陣列10之一周邊電路20組態。
如稍後將描述，第一平面至第N平面之各者能固持資料且擁有以垂直於一半導體基板之一方向堆疊之複數個層壓型記憶體單元MC。
周邊電路20包含控制第一平面至第N平面之一控制單元，及在執行資料寫入、讀取、擦除及類似者時輸出各種電壓之一電壓產生電路。藉由各種MOS電晶體及信號線以及將電壓供應至該等MOS電晶體之接觸插頭CP組態控制部件及電壓產生電路。此等MOS電晶體、信號線、接觸插頭CP及類似物一般亦配置於記憶體單元陣列10之下。
接著，解釋第一平面之一平面圖。其他平面(第二平面至第N平面)具有相同於第一片面之組態，且因此省略其等之解釋。
如圖式中所繪示，第一平面擁有MAT11-0及MAT11-1(當MAT11-0及MAT11-1無需彼此區分時，其等之任一者可簡稱為MAT11)、一XFER_S、一XFER_D、一行解碼器COL(圖式中之COL)及一區塊解碼器BD(圖式中之BD)，該XFER_S及該XFER_D配置於該等MAT11之間。
MAT11-0及MAT11-1之各者擁有複數個記憶體串MS。以穿透此等記憶體串MS之一方式，形成沿一第一方向延伸之字線WL0至WL3(在下文中稱為第一信號線群組)及字線WL4至WL7(在下文中稱為第二信號線群組)，且形成沿一第二方向延伸之複數個位元線BL(未繪示於圖式中)。
字線WL0至WL3之一端係連接至XFER_S，及字線WL4至WL7之一端係連接至XFER_D。即，穿透MAT11之字線WL配置成梳形。
XFER_D及XFER_S由複數個MOS電晶體組態且選擇MAT11中之記憶體串MS之一者。具體言之，在自區塊解碼器BD接收一控制信號之後，該XFER_D及該XFER_S能選擇為一讀取、寫入或擦除操作目標之一記憶體串MS。
區塊解碼器BD將XFER_D及XFER_S中之MOS電晶體切換為開及關，且自複數個記憶體串MS選擇一寫入、讀取或擦除操作目標之記憶體串MS。
行解碼器COL選擇一位元線BL(未繪示於圖式中)。
<記憶體單元陣列10之橫截面圖>
圖2繪示組態第一平面之記憶體串MS之一結構之一三維透視圖。此處所繪示之第一平面之結構相同於第二平面至第N平面之結構，且因此，在此處將重點放在以第一平面作為一實例而解釋。
如圖2所繪示，在由第一方向及第二方向形成之一平面中，以矩陣形式(5×4，如描繪)形成柱形半導體層SC。沿正交於第一方向及第二方向之一第三方向在一半導體層BG上形成複數個半導體層SC。此外，經由該半導體層BG中之一接合部分JP接合沿第二方向彼此互相鄰近之半導體層SC。即，經由該接合部分JP使彼此互相鄰近之半導體層SC形成一U型記憶體串MS。
因此，沿第二方向依序形成半導體層SC11、SC12、SC13及SC14。如描繪，藉由一接合部分JP11接合半導體層SC11及SC12，及藉由一接合部分JP12接合半導體層SC13及SC14。
沿第一方向，包含(例如)以鄰近於半導體層SC11、SC12、SC13及SC14之一方式形成之半導體層SC21及SC22以及半導體層SC23及SC24之其他群組之半導體層亦具有一類似組態，且因此省略其等解釋。此外，在本實例實施例中，繪示m=5及n=4，但可使用其他數目。
接著，解釋一記憶體單元MC之一結構。圍繞半導體層SC，沿第一方向及第二方向之平面自該半導體層SC之表面依序形成一閘極絕緣層、一絕緣層(電荷儲存層)及由具有比該閘極絕緣層更高之一介電常數之一材料形成之一絕緣層(阻隔層)。接著，在形成半導體層SC之一區域處，及在第一方向及第二方向之平面中，在沿第三方向延伸之複數個層中形成沿第一方向形成之字線WL。即，在一字線WL及半導體層SC之一交叉區域處，形成一記憶體單元MC。
在圖2之左上角繪示沿一A-A'橫截面方向之一記憶體單元MC之一放大橫截面圖。如圖式中所繪示，自半導體層SC之表面依序形成一閘極氧化物膜24c、一電荷儲存層24b及一阻隔層24a且覆蓋該半導體層SC之表面。此外，以覆蓋阻隔層24a之表面之一方式形成一導電層。
如上文所描述，記憶體串MS被形成為一U形。因此，藉由一汲極側選擇信號線SGD作為一參考點(該汲極側選擇信號線SGD係設置於最高的字線WL層之上)，沿半導體層SC11在該汲極側選擇信號線SGD下面之層中依序形成字線WL7、WL6、WL5及WL4。在接合部分JP之另一側上，沿半導體層SC12自下層至上層依序形成字線WL3、WL2、WL1、WL0及一選擇信號線SGS。
即，層壓於各自層中之字線WL分離地形成於鄰近半導體層SC11與SC12之間及鄰近半導體層SC13與SC14之間，且共同連接於該等半導體層SC12至SC13之間及該等半導體層SC11至SC14之間。
此外，穿透選擇信號線SGS之半導體層SC12之一端係連接至一源極線SL。鄰近半導體層SC13之一端亦連接至該源極線SL。即，鄰近半導體層SC12及SC13係經由該源極線SL而接合。
此外，穿透選擇信號線SGD之半導體層SC11之一端及半導體層SC14之一端係經由一位元線BL1而共同連接。類似地，穿透選擇信號線SGD之半導體層SC21之一端及半導體層SC24之一端係經由一位元線BL2而共同連接；半導體層SC31之一端及半導體層SC34之一端亦經由一位元線BL3而共同連接；及半導體層SCm1之一端及半導體層SCm4之一端亦經由一位元線BLm而共同連接。
經由半導體層SC13及SC14形成之一記憶體串MS之結構相同於經由半導體層SC11及SC12形成之記憶體串MS之結構，且因此省略其之解釋。
此處，解釋於各記憶體串MS中形成記憶體單元MC0至MC7之情況作為一實例。然而，組態一記憶體串MS之記憶體單元MC之數目不限於此數目。例如，記憶體單元MC之數目亦可為16及32。在下文中，當必需時，記憶體單元MC之數目可為s(其中s為一自然數)。
如圖2中所繪示，藉由將記憶體單元MC配置成一三維矩陣式而組 態第一平面。即，記憶體單元MC係沿一層壓方向(圖2中之第三方向)配置成一矩陣式，且亦沿正交於該層壓方向之一水平方向(包含圖2中之第一方向及第二方向之平面)而配置成一矩陣式。如上文所描述，沿層壓方向配置之複數個記憶體單元MC串聯連接以形成記憶體串MS。藉由聚合該等記憶體串MS(例如，12個記憶體串MS)而組態一記憶體區塊BLK。一平面P意指於其中形成複數個區塊BLK之一聚合體。多個平面P可同時具有對其等執行之讀取、寫入或擦除操作。
接著繼續關於記憶體串MS之解釋。在執行選擇時置於一導電狀態之一汲極側選擇電晶體SGD(在下文稱為選擇電晶體ST1)及一源極側選擇電晶體SGS(在下文稱為選擇電晶體ST2)係連接至串聯連接之記憶體單元MC之兩端。記憶體串MS係以層壓方向作為一縱向方向而配置。該選擇電晶體ST1之一端係連接至位元線BL。該選擇電晶體ST2之一端係連接至源極線SL。
<一區塊BLK之橫截面圖>
接著，使用圖3解釋區塊BLK之定義。圖3繪示上文所描述之記憶體單元陣列10之一橫截面圖，其中重點在於位元線BL0。然而，在一實際組態中，位元線BL1至位元線BLm亦形成為朝向紙之後側之一陣列。
如圖式中所繪示，例如，複數個記憶體串MS電性連接至位元線BL0。在本實施例中，例如，由12個記憶體串MS組態之一單元稱為一區塊BLK。
即，例如，由記憶體串MS0至MS11組態之一單元稱為一區塊BLK。例如，在由位元線BL0至位元線BLm組態一平面P0之一情況中，每一個區塊BLK形成(m+1)×12個記憶體串MS。此外，源極線SL共同連接於沿第二方向之鄰近記憶體串MS之間。
<區塊BLK之等效電路>
接著，使用圖4解釋上文所描述之記憶體串MS之一電路圖。記憶體串MS0至MS11具有相同組態。因此，在下文中，重點給定記憶體串MS0之解釋。此外，設置於該等記憶體串MS之各者中之記憶體單元MC之數目為8(s=8)。
<記憶體串MS0>
接著解釋記憶體串MS0之一電路組態。該記憶體串MS0擁有記憶體單元MC0至MC7、選擇電晶體ST1及選擇電晶體ST2，以及一電晶體ST_BG。
記憶體單元MC0至MC7之控制閘極CG亦用作字線WL。即，8個字線WL穿透記憶體串MS0。
記憶體單元MC0至MC3係串聯連接於選擇電晶體ST2與選擇電晶體ST_BG之間。
該選擇電晶體ST2之一電流路徑之另一端係連接至源極線SL，且將一信號SGS0供應至該選擇電晶體ST2之一閘極。此外，該選擇電晶體ST_BG之一電流路徑之一端係連接至記憶體單元MC3之一電流路徑之一端，且將一信號BG供應至該選擇電晶體ST_BG之一閘極。
此外，記憶體單元MC4至MC7係串聯連接於選擇電晶體ST1及選擇電晶體ST_BG之間。該選擇電晶體ST1之一電流路徑之另一端係連接至位元線BL0，且將一信號SGD0供應至該選擇電晶體ST1之一閘極。此外，該選擇電晶體ST_BG之電流路徑之另一端係連接至記憶體單元MC4之一電流路徑之一端。
如上文所描述，記憶體串MS1至MS11具有相同於記憶體串MS0之組態，且因此省略其等之解釋。
設置於記憶體串MS0至記憶體串MSk中之記憶體單元MC0至記憶體單元MC7之閘極經共同連接以形成一區塊BLK。
具體言之，控制閘極CG係共同連接至組態連接至其他位元線 BL1至BLm(未繪示於圖式中)之記憶體串MS0至記憶體串MS11中之所有記憶體單元MC0之控制閘極CG。
<記憶體單元陣列10及周邊電路20之詳細連接實例>
接著，使用圖5至圖9解釋上文所描述之記憶體單元陣列10及周邊電路20之一詳細連接實例。如圖5中所繪示，周邊電路20擁有一切換電路30。除切換電路30之外，周邊電路20亦擁有一電壓產生電流、一感測放大器、一驅動器電路、一控制部件及類似物。此處，將重點給定切換電路30之解釋。
此外，作為一實例，分離的記憶體區塊以兩個為單位而分組以形成一單一記憶體區塊。即，此處，區塊BLK0及區塊BLK1經分組以形成一單一記憶體區塊BLK；區塊BLK2及區塊BLK3同樣形成一單一區塊BLK；及區塊BLK(i-2)及區塊BLK(i-1)經分組以形成一區塊BLK。換言之，假定每兩個區塊被分成具有兩個子區塊之一單一記憶體區塊。
一區塊解碼器BD經配置用於區塊BLK0及區塊BLK1之群組、區塊BLK2及區塊BLK3之群組...及區塊BLK(i-2)及區塊BLK(i-1)之群組之各者。
因此，當i=1000時，配置500個區塊解碼器BD。此外，省略組態記憶體串MS之後閘極元件BG及類似物。然而，當共用每兩個區塊BLK時，該後閘極元件BG之選擇及非選擇受控於兩區塊單元。
根據本實施例之切換電路30、上文所描述之記憶體單元陣列10，以及Xfer_S及Xfer_D之一連接關係概念為如下。
具體言之，自記憶體單元陣列10中之BLK0至BLK(i-1)經由Xfer_S及Xfer_D而連接之24個信號線SGS0至SGS23、24個信號線SGD0至SGD23及16個字線WL0至WL15係連接至切換電路30。
即，經由轉移電晶體TrSGD_0至TrSGD_11及轉移電晶體TrSGS_0至 TrSGS_11而使自區塊BLK0、區塊BLK2...及區塊BLK(i-2)拉取之信號線SGS0、信號線SGD0...信號線SGS11及信號線SGD11互相接合，且該等信號線SGS及該等信號線SGD之此等群組係連接至切換電路30(此處i=2k，其中k為一正整數)。此外，將信號BLKSEL及BLKSELn分別供應至該等轉移電晶體TrSGD_0至TrSGD_11及該等轉移電晶體TrSGS_0至TrSGS_11之閘極。
經由轉移電晶體TrSGD_0至TrSGD_11及轉移電晶體TrSGS_0至TrSGS_11而使自區塊BLK1、區塊BLK3...及區塊BLK(i-1)拉取之信號線SGS12、信號線SGD12...及信號線SGS23互相接合，且該等信號線SGS及該等信號線SGD之此等群組係連接至切換電路30。此外，將信號BLKSEL及BLKSELn分別供應至該等轉移電晶體TrSGD_0至TrSGD_11及該等轉移電晶體TrSGS_0至TrSGS_11之閘極。
自區塊BLK0、區塊BLK2...區塊BLK(i-2)拉取之字線WL0至WL7係接合於各區塊BLK中之記憶體串MS之間，且其後，在通過轉移電晶體TrMC_0至TrMC_7之後互相接合，且此等字線WL0至WL7係連接至切換電路30。此外，將信號BLKSEL供應至該等轉移電晶體TrMC_0至TrMC_7之閘極。
此外，自區塊BLK1、區塊BLK3...區塊BLK(i-1)拉取之字線WL8至字線WL15亦以相同方式接合(即，其等在通過轉移電晶體TrMC_8至TrMC_15之後互相接合)，且此等字線WL係連接至切換電路30。此外，亦將信號BLKSEL供應至該等轉移電晶體TrMC_8至TrMC_15之閘極。
在下文中，解釋一特定連接關係。
<區塊BLK0與對應Xfer_S及Xfer_D之連接關係>
首先，重點解釋子區塊BLK0、信號線SGD、信號線SGS及一信號線CG。
<信號線SGD及信號線SGS>
<子區塊BLK0>
連接至選擇電晶體ST1之一閘極之一信號線SGD_0在一節點N0處連接至一MOS電晶體TrSGD_0之一電流路徑之一端。此外，經由該MOS電晶體TrSGD_0之另一端將該信號線SGD_0連接至一節點N0'。
此外，連接至選擇電晶體ST2之一閘極之一信號線SGS_0在一節點N1處連接至一MOS電晶體TrSGS_0之一電流路徑之一端。此外，經由該MOS電晶體TrSGS_0之另一端將該信號線SGS_0連接至一節點N1'。
此同樣適用於信號線SGD_1至SGD_11及信號線SGS_1至SGS_11。即，該等信號線SGD_1至SGD_11及該等信號線SGS_1至SGS_11亦經由對應MOS電晶體TrSGD及TrSGS連接至切換電路30。
<子區塊BLK1至子區塊BLK11>
在上文中，重點給定子區塊BLK0之解釋。然而，此同樣適用於子區塊BLK1至子區塊BLK11。即，自子區塊BLK1至子區塊BLK11拉取之信號線(SGS_0至SGS_11及SGD_0至SGD_11)亦經由對應MOS電晶體TrSGD及TrSGS而連接至切換電路30。
<字線WL>
<子區塊BLK0>
連接至記憶體單元MC0之字線WL0係連接至MOS電晶體TrMC0之一電流路徑之一端(節點N20)。此外，經由該MOS電晶體TrMC0之該電流路徑之另一端將該字線WL0連接至一節點N20'。
<子區塊BLK1>
自子區塊BLK1拉取之字線WL0係經由MOS電晶體TrMC0連接至節點N20及節點N20'。
此處，將重點給定子區塊BLK0及子區塊BLK1之字線WL0之解釋。然而，此同樣適用於自子區塊BLK2至子區塊BLK11拉取之字線WL0。
此外，此同樣適用於分別自子區塊BLK0至子區塊BLK11之各者拉取之字線WL1至字線WL7。例如，分別自子區塊BLK0至子區塊BLK11拉取之字線WL7在一節點N22處共同連接，且經由對應MOS電晶體TrMC7連接至一節點N22'。
以此方式，字線WL1至字線WL7亦共同連接於子區塊BLK0至子區塊BLK11之間，且接著經由對應MOS電晶體TrMC1至MOS電晶體TrMC7而連接至切換電路30。
<BLK0、BLK2...及BLK(i-2)之連接關係>
<信號線SGD及信號線SGS>
首先，解釋信號線SGD及信號線SGS。例如，自區塊BLK0中之子區塊BLK0拉取之信號線SGD_0及分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0拉取之信號線SGD_0在一節點N0'處共同連接。
類似地，例如，自區塊BLK0中之子區塊BLK0拉取之信號線SGS_0及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0拉取之信號線SGS_0在一節點N1'處共同連接。
類似地，自區塊BLK0中之子區塊BLK11拉取之信號線SGD_11及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK11拉取之信號線SGD_11在一節點N4'處共同連接，及自區塊BLK0中之子區塊BLK11拉取之信號線SGD_11及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK11拉取之信號線SGD_11在一節點N5'處共同連接。
即，共同連接於區塊BLK0、BLK2...BLK(i-2)之間之總共12個信號線SGD及12個信號線SGS係連接至切換電路30。
<字線WL>
接著，解釋字線WL。例如，自區塊BLK0中之子區塊BLK0至子 區塊BLK11拉取之字線WL0及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0至子區塊BLK11拉取之字線WL0在一節點N20'處共同連接。
此同樣適用於字線WL1至WL7。即，各自分別自區塊BLK0中之子區塊BLK0至子區塊BLK11拉取之字線WL1至WL7及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0至子區塊BLK11拉取之字線WL1至WL7分別共同連接。
例如，如圖5中所繪示，自區塊BLK0中之子區塊BLK0至子區塊BLK11拉取之字線WL7及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0至子區塊BLK11拉取之字線WL7在一節點N21'處共同連接。
即，自區塊BLK0、區塊BLK2、區塊BLK4...區塊BLK(i-2)拉取且互相接合之總共8個字線WL0至WL7係連接至切換電路30。
<區塊BLK1與對應Xfer_S及Xfer_D之連接關係>
接著，重點解釋區塊BLK1中之子區塊BLK0、信號線SGD、信號線SGS及信號線CG。
<信號線SGD及信號線SGS>
<子區塊BLK0>
連接至選擇電晶體ST1之閘極之一信號線SGD_0(在下文中亦稱為信號線SGD_12)在一節點N6處連接至一MOS電晶體TrSGD_0(在下文中亦稱為MOS電晶體TrSGD_12)之一電流路徑之一端。此外，此信號線SGD_12係經由該MOS電晶體TrSGD_12之另一端而連接至一節點N6'。接著，連接至選擇電晶體ST2之閘極之一信號線SGS_0(在下文中亦稱為信號線SGS_12)在一節點N7處連接至一MOS電晶體TrSGS_0(在下文中亦稱為MOS電晶體TrSGS_12)之一電流路徑之一端。此外，信號線SGD0係經由該MOS電晶體TrSGS_12之另一端而連接至一節點N7'。
此同樣適用於其他子區塊(例如，子區塊BLK1至子區塊BLK11)中之信號線SGD13至SGD23及信號線SGS13至SGS23。即，該等信號線SGD13至SGD23及信號線SGS13至SGS23亦經由對應MOS電晶體TrSGD及TrSGS而連接至切換電路30。
<子區塊BLK1至子區塊BLK11>
在上文中，重點給定區塊BLK1中之子區塊BLK0之解釋。然而，此同樣適用於區塊BLK1中之子區塊BLK1至子區塊BLK11。即，自子區塊BLK1至子區塊BLK11拉取之信號線SGD13至SGD23及信號線SGS13至SGS23亦經由對應MOS電晶體TrSGD及TrSGS而連接至切換電路30。
<字線WL>
<子區塊BLK0>
連接至記憶體單元MC0之一字線WL0(在下文中亦稱為字線WL8)係連接至MOS電晶體TrMC0(在下文中亦稱為MOS電晶體TrMC12)之一電流路徑之一端(節點N23)。此外，該字線WL8係經由該MOS電晶體TrMC12之電流路徑之另一端而連接至一節點N23'。
<子區塊BLK1>
自子區塊BLK1拉取之一字線WL0(在下文中亦稱為WL8)亦係經由MOS電晶體TrMC8而連接至節點N23及節點N23'。
此處，重點給定子區塊BLK0及子區塊BLK1之字線WL8之解釋。然而，此同樣適用於自子區塊BLK2至子區塊BLK11拉取之字線WL8。
此外，此同樣適用於分別自子區塊BLK0至子區塊BLK11之各者拉取之字線WL8至字線WL15。例如，分別自子區塊BLK0至子區塊BLK11拉取之字線WL15在一節點N25處共同連接且經由MOS電晶體TrMC15連接至一節點N25'。
以此方式，該字線WL8至該字線WL15亦共同連接於子區塊BLK0至子區塊BLK11之間，且接著經由對應MOS電晶體TrMC8至MOS電晶體TrMC15連接至切換電路30。
<BLK1、BLK3...BLK(i-1)之連接關係>
<信號線SGD及信號線SGS>
首先，解釋信號線SGD及信號線SGS。例如，自區塊BLK1中之子區塊BLK0拉取之信號線SGD_0及各自分別自區塊BLK3、BLK5...BLK(i-1)之各者中之子區塊BLK0拉取之信號線SGD_0在一節點N6'處共同連接。
類似地，例如，自區塊BLK1中之子區塊BLK0拉取之信號線SGS_0及各自分別自區塊BLK3、BLK5...BLK(i-1)之各者中之子區塊BLK0拉取之信號線SGS_0在一節點N7'處共同連接。
類似地，自區塊BLK1中之子區塊BLK0拉取之一信號線SGD_11(在下文中亦稱為信號線SGD_23)及各自分別自區塊BLK3、BLK5...BLK(i-1)之各者中之子區塊BLK11拉取之信號線SGD_23在一節點N10'處共同連接。自區塊BLK1中之子區塊BLK0拉取之一信號線SGS_11(在下文中亦稱為信號線SGS_23)及自區塊BLK3、BLK5...BLK(i-1)之各者中之子區塊BLK11拉取之一信號線SGS_11(在下文中亦稱為信號線SGS_23)在一節點N11'處共同連接。
即，共同連接於區塊BLK1、BLK3、BLK5...BLK(i-1)之間之總共12個信號線SGD及12個信號線SGS係連接至切換電路30。
如上文所描述，總共24個信號線SGD及24個信號線SGS(其包含共同連接於BLK0、BLK2...BLK(i-2)之間之12個信號線SGD及12個信號線SGS及共同連接於BLK1、BLK3、BLK5...BLK(i-1)之間之總共12個信號線SGD及12個信號線SGS)係連接之切換電路30。
<字線WL>
接著，解釋字線WL。例如，自區塊BLK1中之子區塊BLK0至子區塊BLK11拉取之字線WL8及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0至子區塊BLK11拉取之字線WL8在節點N23'處共同連接。
此同樣適用於字線WL9至WL15。即，各自分別自區塊BLK1中之子區塊BLK0至子區塊BLK11拉取之字線WL9至WL15及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0至子區塊BLK11拉取之字線WL9至WL15分別共同連接。例如，如圖5中所繪示，自區塊BLK0中之子區塊BLK0至子區塊BLK11拉取之字線WL15及各自分別自區塊BLK2、BLK4...BLK(i-2)之各者中之子區塊BLK0至子區塊BLK11拉取之字線WL15在一節點N25'處共同連接。
即，自區塊BLK1、區塊BLK3、區塊BLK5...區塊BLK(i-1)拉取且互相接合之總共8個字線WL8至WL15係連接至切換電路30。
<非選擇MOS電晶體Tr>
在下文中，解釋對應於區塊BLK0及區塊BLK1之Xfer_S及Xfer_D中之一非選擇MOS電晶體Tr。在圖5中，統一繪示Xfer_S及Xfer_D。然而，在實踐中，如圖1中所繪示，該Xfer_S及該Xfer_D以其間夾置MAT11之一方式配置於該MAT11之兩端處。
當未選擇一對應記憶體串MS時，藉由控制區塊解碼器BD將Xfer_S及Xfer_D中之非選擇MOS電晶體Tr置於一ON狀態中；即，該Xfer_S及該Xfer_D中之該非選擇MOS電晶體Tr具有將一接地電位轉移至選擇電晶體ST1及ST2之一功能。此同樣適用於對應於區塊BLK2及區塊BLK3...及區塊BLK(i-2)及區塊BLK(i-1)之各者之Xfer_S及Xfer_D中之非選擇MOS電晶體Tr，及因此，省略此等非選擇MOS電晶體Tr之解釋。
在對應於區塊BLK0及區塊BLK1之Xfer_S及Xfer_D中，提供一 MOS電晶體Tr群組，其中將區塊解碼器BD輸出之一信號BLKSELn供應至該MOS電晶體Tr群組之閘極且將一非選擇電位供應至該MOS電晶體Tr群組之電流路徑之一端。
在下文中，具體解釋連接關係。一MOS電晶體TrSGDU_0之一電流路徑之一端供應有一非選擇電位(VSS_1)，且該MOS電晶體TrSGDU_0之該電流路徑之另一端在節點N0處與信號線SGD_0共同連接。此外，一MOS電晶體TrSGSU_0之一電流路徑之一端供應有一非選擇電位(VSS_2)，且該MOS電晶體TrSGSU_0之該電流路徑之另一端在節點N1處與信號線SGS_0共同連接。
此外，一MOS電晶體TrSGDU_1之一電流路徑之一端供應有非選擇電位(VSS_1)，且該MOS電晶體TrSGDU_1之該電流路徑之另一端在節點N2處與信號線SGD_1共同連接，及一MOS電晶體TrSGSU_1之一電流路徑之一端供應有非選擇電位(VSS_2)，且該MOS電晶體TrSGSU_1之該電流路徑之另一端在節點N3處與信號線SGS_1共同連接。
類似地，此同樣適用於MOS電晶體TrSGDU_2至MOS電晶體TrSGDU_23，及MOS電晶體TrSGSU_2至MOS電晶體TrSGSU_23。
即，例如，一MOS電晶體TrSGDU_23之一電流路徑之一端供應有非選擇電位(VSS_1)，且該MOS電晶體TrSGDU_23之該電流路徑之另一端在節點N10處與信號線SGD_23共同連接，及一MOS電晶體TrSGSU_23之一電流路徑之一端供應有非選擇電位(VSS_2)，且該MOS電晶體TrSGSU_23之該電流路徑之另一端在節點N11處與信號線SGS_23共同連接。
在實踐中，MOS電晶體TrSGDU_6至MOS電晶體TrSGDU_11、MOS電晶體TrSGSU_6至MOS電晶體TrSGSU_11、MOS電晶體TrSGDU_18至MOS電晶體TrSGDU_23及MOS電晶體TrSGSU_18至MOS電晶體TrSGSU_23之電流路徑之另一端供應有不同於上文所解釋之非選擇電位(例如，非接地電位) 之一電位(其亦為一非選擇電位)。
<區塊解碼器BD>
接著，解釋區塊解碼器BD。如上文所描述，每兩個區塊BLK(例如，區塊BLK0及BLK1之群組...區塊BLK(i-2)及區塊BLK(i-1)之群組)提供一區塊解碼器BD。即，對於i個區塊BLK而言，存在區塊解碼器BD_1至區塊解碼器BD_(i-1)/2。
此等區塊解碼器BD選擇或不選擇區塊BLK。具體言之，當區塊解碼器輸出之信號BLKSEL被設定在一「H」位準(例如，一高位準)時，將MOS電晶體TrSGD_0至TrSGD_23、MOS電晶體TrSGS_0至TrSGS_23及MOS電晶體TrMC0至TrMC95置於ON狀態中，且選擇對應區塊BLK。
另一方面，當區塊解碼器輸出之信號BLKSELn被置於「H」位準時，將MOS電晶體TrSGDU_0至TrSGDU_23及MOS電晶體TrSGSU_0至TrSGSU_23置於ON狀態，且將對應區塊BLK置於一非選擇(未選擇)狀態。
即，在區塊BLK0至區塊BLK(i-1)之區塊BLK之中，由對應於一選擇狀態中之區塊BLK之區塊解碼器BD輸出之信號BLKSEL被置於「H」位準。其他區塊解碼器BD輸出處於「H」位準之信號BLKSELn。
<區塊解碼器BD之結構>
接著，使用圖6及圖7解釋一區塊解碼器BD及等效電路之結構。圖6繪示一區塊解碼器BD之一方塊圖。圖7繪示區塊解碼器BD之一等效電路。
使用圖6解釋區塊解碼器BD。此處，解釋共用4個區塊BLK之一情況作為一實例。即，例如，區塊BLK0、區塊BLK1、區塊BLK2及區塊BLK3在一聚合體中，且針對此等四個區塊BLK提供一個區塊解碼器BD。
如圖6中所繪示，區塊解碼器BD擁有一閂鎖電路LAT1、一位址解碼器單元41、一MOS電晶體42、一位準移位器43及一位準移位器44。
<閂鎖電路LAT1>
閂鎖電路LAT1保存指示一對應區塊BLK(例如，BLK0至BLK3)是否有缺陷之資料。具體言之，當對應區塊BLK有缺陷時，閂鎖電路LAT1保存一「L」位準(例如一低位準)。另一方面，當該對應區塊BLK無缺陷時，該閂鎖電路LAT1保存「H」位準。
此處，例如，當區塊BLK2有缺陷時，閂鎖電路LAT1保存「L」位準。
當所有對應區塊BLK被視為有缺陷時，閂鎖電路LAT1保存「L」位準，及另一方面，當該等對應區塊BLK之中之任一區塊BLK被視為無缺陷且其他剩餘區塊BLK被視為有缺陷時，該閂鎖電路LAT1可停止閂鎖功能。
<位址解碼器41>
接著，解釋位址解碼器41。將複數個位址信號(在圖式中指示為「位址信號」)輸入至位址解碼器41。如上文所描述，區塊解碼器BD經提供用於四個區塊BLK之一單元。位址信號包含選擇(例如)所有區塊BLK之一聚合體單元之四個區塊BLK之各者所必需之多個位元。
例如，當輸入指示區塊BLK0之一信號位址時，區塊解碼器BD輸出信號BLKSEL=「H」位準及信號BLKSELn=「L」位準。
另一方面，例如，當不選擇區塊BLK0至區塊BLK3之任意者時，區塊解碼器BD輸出信號BLKSEL=「L」位準及信號BLKSELn=「H」位準。
<位準移位器LS43及LS44>
位準移位器LS43基於由一反相器inv1變換之一輸入信號而輸出信 號BLKSELn，及位準移位器LS44基於該輸入信號而輸出信號BLKSEL。此等位準移位器LS43及LS44(例如)將一輸入電壓VDD升壓至一寫入電壓或一讀取電壓。因此，該信號BLKSEL及該信號BLKSELn一般為高電壓信號。
<區塊解碼器BD之等效電路>
接著，使用圖7解釋上文所描述之區塊解碼器BD之一等效電路。
<閂鎖電路LAT1>
接著解釋閂鎖電路LAT1。在下文中，當必要時，閂鎖電路LAT1可被解釋為對應於區塊BLK0至區塊BLK3。
閂鎖電路LAT1擁有n通道MOS電晶體60至63、p通道MOS電晶體64及65、一反相器inv10及一反相器inv11。
MOS電晶體60之一電流路徑之一端係連接至一節點N40，且一節點N42係連接至該MOS電晶體60之一閘極。MOS電晶體61之一電流路徑之一端係連接至該MOS電晶體60之該電流路徑之另一端；將一信號RST供應至該MOS電晶體61之一閘極；且該MOS電晶體61之該電流路徑之另一端為接地。即，當將該等MOS電晶體60及61置於一ON狀態時，將節點N40置於「L」位準。
MOS電晶體62之一電流路徑之一端係連接至一節點N41；該MOS電晶體62之該電流路徑之另一端係連接至MOS電晶體63之一電流路徑之一端；且將一信號SET供應至該MOS電晶體62之一閘極。
此外，該MOS電晶體63之該電流路徑之另一端為接地，且該MOS電晶體63之一閘極係連接至節點N42。即，當該MOS電晶體62及該MOS電晶體63皆置於ON狀態時，將節點N41置於「L」位準。
將電壓VDD供應至MOS電晶體64之一電流路徑之一端；將信號RST供應至該MOS電晶體64之一閘極；且該MOS電晶體64之該電流路徑之另一端係連接至節點N40。此外，將電壓VDD供應至MOS電晶體 65之一電流路徑之一端；將信號SET供應至該MOS電晶體65之一閘極；且該MOS電晶體65之該電流路徑之另一端係連接至節點N41。
接著，解釋反相器inv10及inv11。藉由該等反相器inv10及inv11組態一保存部件。即，反相器inv10之一輸入端子係連接至反相器inv11之一輸入端子，且該反相器inv11之一輸出端子係連接至該反相器inv10之一輸入端子。
在下文中，解釋在對應區塊BLK0至區塊BLK3皆有缺陷時輸入至閂鎖電路LAT1之一信號及在該等區塊BLK之一些被判定為有缺陷時(該等區塊BLK之剩餘者被判定為無缺陷)輸入至閂鎖電路LAT1之一信號。首先，解釋MOS電晶體74及75。
當所有區塊BLK為選擇目標時，啟用供應至MOS電晶體74之一閘極信號ON(在此情況中，MOS電晶體70至73亦處於ON狀態)。
此外，當一缺陷區塊BLK變為一目標時，在該區塊BLK變為一選擇目標之前之一階段處暫時啟用供應至MOS電晶體75之一閘極信號BB。然而，當選擇區塊BLK時，該閘極信號BB固定在一低電壓處且將該MOS電晶體75置於一OFF狀態中。
<當所有區塊BLK0至區塊BLK3被視為有缺陷時>
在此情況中，輸入信號SET=「H」位準及信號RST=「L」位準。因此，節點N41之電位位準轉變成「L」位準。
因此，即使在MOS電晶體70至MOS電晶體74(稍後描述)皆錯誤地置於ON狀態中而無關於是否為缺陷區塊BLK目標之情況中，由於一MOS電晶體66置於OFF狀態中，所以一節點N46未轉變成「L」位準。
即，將信號BLKSELn置於「H」位準且將非選擇電位供應至區塊BLK0至區塊BLK3。換言之，未選擇區塊BLK0至區塊BLK3。
<當區塊BLK被分成缺陷區塊BLK及非缺陷區塊BLK時>
另一方面，當區塊BLK0至區塊BLK3之一些為非缺陷，且將該等區塊BLK分成缺陷區塊BLK及非缺陷區塊BLK時，不操作閂鎖電路LAT1。即，維持對非揮發性半導體記憶裝置供電之一初始狀態。具體言之，輸入信號RST=「H」位準及信號SET=「L」位準。此容許節點N41轉變成「H」位準，且接著，如上文所描述，此容許MOS電晶體70至MOS電晶體74置於ON狀態中。
如稍後將描述，藉由一切換電路30將一寫入電壓、一讀取電壓及類似者轉移至共用區塊BLK之中之選擇區塊。未將一寫入電壓、一讀取電壓及類似者轉移至缺陷區塊BLK及非選擇區塊BLK。
<位址解碼器41>
接著，解釋位址解碼器部件41。位址解碼器部件41擁有n通道MOS電晶體70至75及p通道MOS電晶體78及79。該等MOS電晶體70至75以串聯連接之一方式在其等汲極及源極處互相連接。
將上文所描述之信號位址供應至MOS電晶體70至73之閘極。當選擇區塊BLK0至BLK3之任一者時，藉由該信號位址將該等所有MOS電晶體70至73置於ON狀態中。
接著，當將信號ON=「H」位準及上文所描述之MOS電晶體66置於ON狀態中時，節點N46轉變成「L」位準。因此，自反相器inv23輸出一「H」位準信號作為信號BLKSEL。
另一方面，當所有區塊BLK0至區塊BLK3處於非選擇狀態時，將信號ON置於「L」位準且將節點N46之電位置於「H」位準。因此，經由反相器inv20及inv21輸出一「H」位準信號BLKSELn。
<反相器inv20、inv21及inv22>
節點N46係連接至反相器inv20之一輸入端子。該反相器inv20將藉由變換該節點N46之電位位準而獲得之一結果輸出至節點N42(反相器inv21之一輸入端子)。
反相器inv21接收節點N42之電位位準且將藉由變換此電位位準而獲得之一結果作為信號BLKSELn輸出至區塊解碼器BD。
此外，反相器inv22變換節點N42之電位位準且將變換之結果輸出至反相器23。在自反相器22接收輸入之後，反相器23變換自該反相器22供應之電壓位準且輸出變換之結果作為信號BLKSEL。
<切換電路30>
接著，使用圖8及圖9解釋切換電路30。切換電路30主要由一電壓切換部件31及一解碼器部件32組態。
<電壓切換部件31>
電壓切換部件31擁有第一切換部件至第四切換部件。在本實例中，僅繪示各組切換部件之一者且其他皆被省略。然而，在第一切換部件至第四切換部件之中，對於各組之第一切換部件及第二切換部件，12個切換部件最初經提供用於選擇一區塊BLK(12個記憶體串MS)(在圖式中，連接切換部件與解碼器部件之佈線以標註「12」指示)。此處，繪示「第t個」(t：0至11)第一切換部件及「第t個」(t：0至11)第二切換部件。
此外，8個第三切換部件經提供用於將電壓施加至形成一記憶體串MS之8個字線WL(在圖式中，連接切換部件與解碼器部件之佈線以一標註「8」指示)。該等第三切換部件亦具有相同結構。因此，僅繪示一個切換部件。此處，繪示「第1個」(1：0至7)第三切換部件。
此外，由於足以在所提供之i個區塊BLK之中選擇一個區塊BLK，所以僅提供一個第四切換部件。
<第一切換部件>
第一切換部件擁有n通道MOS電晶體31-1及MOS電晶體31-2。將一電壓V2S(例如電壓VDD)供應至MOS電晶體31-1之一電流路徑之一端；將一信號St1(t：0至1)供應至該MOS電晶體31-1之一閘極；且該 MOS電晶體31-1之該電流路徑之另一端係連接至一節點N50。
當信號St1置於「H」位準時，將電壓V2S供應至信號線SGS_0至信號線SGS_11或信號線SGS_12至信號線SGS_23之一者。換言之，將對應記憶體串MS之選擇電晶體ST2置於選擇狀態中。
此外，將一電壓V3S供應至MOS電晶體31-2之一電流路徑之一端；將一信號/St1(其中「/」指示變換；即，該信號/St1為信號St1之一變換信號)供應至該MOS電晶體31-2之一閘極；且該MOS電晶體31-2之該電流路徑之另一端係連接至節點N50。
即，當信號/St1置於「H」位準時，將電壓V3S供應至信號線SGS_0至信號線SGS_11或信號線SGS_12至信號線SGS_23之一者。換言之，未選擇對應記憶體串MS。
<第二切換部件>
接著，解釋第二切換部件。需要選擇或不選擇一預定記憶體串MS。因此，藉由第二切換部件選擇一信號線SGD，該信號線SGD與藉由第一切換部件選擇之上述信號線SGS形成一對。此同樣適用於未經選擇之記憶體串MS。
第二切換部件擁有n通道MOS電晶體31-3及31-4。將一電壓V2D供應至MOS電晶體31-3之一電流路徑之一端；將一信號Dt1供應至該MOS電晶體31-3之一閘極；且該MOS電晶體31-3之該電流路徑之另一端係連接至一節點N51。
當該信號Dt1置於「H」位準時，將該電壓V2D供應至信號線SGD_0至信號線SGD_11或信號線SGD_12至信號線SGD_23之一者。換言之，將對應記憶體串MS之選擇電晶體ST1置於選擇狀態中。
此外，將一電壓V3D供應至MOS電晶體31-4之一電流路徑之一端；將一信號/Dt1供應至該MOS電晶體31-4之一閘極；且該MOS電晶體31-4之該電流路徑之另一端係連接至節點N51。
即，當該信號/Dt1置於「H」位準時，將該電壓V3D供應至信號線SGD_0至信號線SGD_11或信號線SGD_12至信號線SGD_23之一者。換言之，未選擇對應記憶體串MS。
<第三切換部件>
提供數目上對應於如上文所描述之字線WL0至WL7之數目之第三切換部件。然而，此處僅繪示該等第三切換部件之一者。
如圖式中所繪示，第三切換部件擁有一n通道MOS電晶體31-5。將一電壓V2C(例如，一寫入操作電壓、一讀取操作電壓、一抹除操作電壓)供應至MOS電晶體31-5之一電流路徑之一端；將一信號C1供應至該MOS電晶體31-5之一閘極；且該MOS電晶體31-5之該電流路徑之另一端係連接至一節點N52。
例如，在一寫入操作之情況中，此容許將自該MOS電晶體31-5供應之一寫入操作電壓供應至任一區塊BLK中之任一記憶體串MS中之字線WL。此同樣適用於一讀取操作電壓之情況及一抹除操作電壓之情況。
<第四切換部件>
接著，解釋第四切換部件。如上文所描述，相對於第一切換部件至第三切換部件，僅提供一個第四切換部件。
如圖式中所繪示，第四切換部件擁有一n通道MOS電晶體31-6。將一電壓V2B(例如，將電晶體ST_BG置於ON狀態之一電位，諸如一寫入操作非選擇電壓及一讀取操作非選擇電位)供應至MOS電晶體31-6之一電流路徑之一端；將一信號B供應至該MOS電晶體31-6之一閘極；且該MOS電晶體31-6之該電流路徑之另一端係連接至一節點N53。
例如，在一寫入操作之情況中，此容許將自該MOS電晶體31-6供應之寫入操作非選擇電壓V2B供應至任一區塊BLK之選擇電晶體 ST_BG之閘極。此同樣適用於一讀取操作電壓之情況及一抹除操作電壓之情況。
<解碼器部件32>
解碼器部件32擁有一解碼器Dec_S、一解碼器Dec_D、一解碼器Dec_B及一解碼器Dec_C，如圖8中所描繪。在下文中，給定假定共用區塊之數目n=4之情況之解釋。即，自(例如)區塊BLK0至區塊BLK3拉取之信號線SGS(總共48個信號線SGS)係連接至解碼器Dec_S。
類似地，自區塊BLK0至區塊BLK3拉取之信號線SGD(總共48個信號線SGD)係連接至解碼器Dec_D。接著，自(例如)區塊BLK0至區塊BLK3拉取之信號線CG(總共32個信號線CG)係連接至解碼器Dec_C。
<解碼器Dec_S>
將信號IN3S、IN4S、t1S、t2S及t3S以及電壓V4S及V5S供應至解碼器Dec_S。該解碼器Dec_S接收信號IN3S及信號IN4S，且接著解碼該信號IN3S及該信號IN4S。端視解碼之結果，解碼器Dec_S自12×4信號線SGS選擇對應於一特定區塊BLK之信號線SGS，以施加來自第一切換部件之電壓。
將電壓V4S供應至設置於解碼器Dec_S中之一位準移位器。接著，解釋圖9之關於一MUX電路84及MUX電路80至83之信號處理操作，該等MUX電路80至83為該MUX電路84之信號輸出目的地。
由於一缺陷單元可在經選定之四個區塊BLK之中存在，所以禁止對一區塊BLK無法使用之操作。然而，在根據第一實施例之非揮發性半導體記憶裝置中，信號BLKSEL通過共用區塊BLK之所有SG線、CG線及BG線轉移資料。因此，需要設定圖9之電路中之非選擇狀態之電壓。
一旦在圖9之電路階段將選擇或非選擇之一電位提供至SG線、 CG線及BG線，即使在經由信號BLKSEL之資料轉移在Xfer_S或Xfer_D電路(其為圖9之下一電路)中變為可能時，亦不會出現問題。
將啟用存取或禁止存取之區塊BLK供應至信號t2。此信號提前將資料儲存於一ROM中且自該ROM轉移該資料。該信號t2經由佈線達到各區塊BLK，該佈線針對各區塊BLK係自MUX電路84而獨立的。
<解碼器Dec_D>
亦將信號IN3D、IN4D、t1D、t2D及t3D以及電壓V4D及V5D類似地供應至解碼器Dec_D。該解碼器Dec_D接收信號IN3D及信號IN4D，且接著解碼該信號IN3D及該信號IN4D。
端視解碼之結果，解碼器Dec_D自12×4個信號線SGD選擇對應於一特定區塊BLK之信號線SGD以施加來自第二切換部件之電壓。將電壓V4D供應至設置於解碼器Dec_D中之一位準移位器。自MUX電路84至MUX電路80至83之連接方法相同於針對解碼器Dec_S所解釋之連接方法，且因此省略其之解釋。
<解碼器Dec_C>
亦將信號IN3C、IN4C、t1C、t2C及t3C以及電壓V4C及V5C類似地供應至解碼器Dec_C。該解碼器Dec_C接收信號IN3C及信號IN4C，且接著解碼該信號IN3C及該信號IN4C。
端視解碼之結果，解碼器Dec_C自8×4個信號線CG選擇對應於一特定區塊BLK之信號線CG以施加來自第三切換部件之電壓。將電壓V4C供應至設置於解碼器Dec_C中之一位準移位器。
<解碼器Dec_B>
亦將信號IN3B、IN4B、t1B、t2B及t3B以及電壓V4B及V5B類似地供應至解碼器Dec_B。該解碼器Dec_B接收信號IN3B及信號IN4B，且接著解碼該信號IN3B及該信號IN4B。
端視解碼之結果，解碼器Dec_B自i個信號線BG選擇對應於一特 定區塊BLK之信號線BG以施加來自第四切換部件之電壓。將電壓V4B供應至設置於解碼器Dec_B中之一位準移位器。
接著，使用圖9解釋上文所描述之解碼器部件32之一等效電路。對於下文所解釋之解碼器部件32，n=4；即，解碼器部件32為區塊BLK共用數目為4之情況之一組態之一實例。作為一實例，解釋解碼器Dec_S之情況。即，組態(待在下文中解釋之)解碼器部件32之部件之數目將基於共用數目而增加或減少係顯而易見的。
解碼器部件32包含有反相器inv60及inv61、NAND電路70至73、MUX電路80至84、位準移位器LS90至LS93及n通道MOS電晶體Tr100至Tr147。
經由節點N50將信號IN3供應至反相器inv60之一輸入端子；且該反相器inv60之一輸出端子係連接至節點N51。經由節點N52將信號IN4供應至反相器inv61之一輸入端子；且該反相器inv61之一輸出端子係連接至節點N53。
NAND電路70對節點N50之一電壓位準及節點N52之一電壓位準進行NAND操作，且將此NAND操作結果輸出至MUX電路80。
NAND電路71對節點N51之一電壓位準及節點N53之一電壓位準進行NAND操作，且將此NAND操作結果輸出至MUX電路81。
NAND電路72對節點N50之一電壓位準及節點N52之一電壓位準，且將此NAND操作結果輸出至MUX電路82。
NAND電路73對節點N51之一電壓位準及節點N53之一電壓位準進行NAND操作，且將此NAND操作結果輸出至MUX電路83。
根據控制信號t2及控制信號t3，MUX電路84輸出一電壓V或一接地電位(0V)。例如，在選擇所有區塊BLK之一情況(諸如一抹除操作之情況)中，根據控制信號t2及控制信號t3，MUX電路84選擇一電壓V5且將該選定電壓V輸出至MUX電路80至83。
信號t2為一切換信號，其在MUX電路84之一輸入電位V5與一電壓VSS(低電壓：圖式中之一倒三角形)之間切換待發送哪個電位至MUX電路80至MUX電路83。
此外，信號t3係相對於MUX電路80至MUX電路83而判定對哪個MUX電路施加或不施加一電壓之一信號。位元數目亦基於區塊BLK共用數目n而改變。
MUX電路80基於控制信號t1選擇來自NAND電路70之NAND操作結果及來自MUX電路84之電壓位準中之一者。在一正常操作中，MUX電路80根據控制信號t1選擇來自NAND電路70之NAND操作結果。在選擇所有區塊BLK之情況(諸如一抹除操作之情況)中，MUX電路80根據控制信號t1選擇MUX電路84之電壓位準。此同樣適用於MUX電路81至83。
MUX電路81基於控制信號t1選擇來自NAND電路71之NAND操作結果及來自MUX電路84之電壓位準中之一者。MUX電路82基於控制信號t1選擇來自NAND電路72之NAND操作結果及來自MUX電路84之電壓位準中之一者。MUX電路83基於控制信號t1選擇來自NAND電路73之NAND操作結果及來自MUX電路84之電壓位準中之一者。
位準移位器90藉由一電壓V1使自MUX電路80供應之一信號升壓。隨後，該位準移位器90將經升壓之電壓供應至對應MOS電晶體100至MOS電晶體111(MOSTr100至111)之閘極。
例如，當自MUX電路80供應之信號為「H」位準時，將MOS電晶體100至111之各者置於ON狀態中，且經由此等MOS電晶體100至111將自電壓切換部件31施加之電壓(諸如電壓V2S及電壓V3S)施加至Xfer_S及Xfer_D。在此情況中，將其他MOS電晶體112至147(MOTr112至147)置於OFF狀態中。
位準移位器91藉由電壓V1使自MUX電路81供應之一信號升壓。 隨後，該位準移位器91將經升壓之電壓供應至對應MOS電晶體112至MOS電晶體123(MOSTr112至123)之閘極。
例如，當自MUX電路81供應之信號為「H」位準時，將MOS電晶體112至123之各者置於ON狀態中，且經由此等MOS電晶體112至123將自電壓切換部件31施加之電壓(諸如電壓V2D及電壓V3D)施加至Xfer_S及Xfer_D。在此情況中，將其他MOS電晶體100至111及MOS電晶體124至147置於OFF狀態中。此同樣適用於位準移位器92及93，且因此省略其等之解釋。
<根據第一實施例之效應>
可在根據本發明之第一實施例之一非揮發性半導體記憶裝置中獲得下列效應。(1)可減少周邊電路之面積。如上文所描述，在第一實施例中，共用複數個區塊BLK，且一區塊解碼器BD經配置用於該複數個區塊BLK。因此，可減少設置於非揮發性半導體記憶裝置中之區塊解碼器BD之數目。例如，當區塊BLK之共用單元之數量為n=2時，經配置之區塊解碼器BD之數目減少一半，且當共用單元之數目為n=4時，經配置之區塊解碼器BD之數目又減少一半。
圖10A至圖10C繪示展示區域減小之概念圖。圖10A繪示一非揮發性半導體記憶裝置之情況作為共用數目n=1之一比較實例，即，對各區塊BLK提供一個區塊解碼器BD。圖10B繪示第一實施例中之共用數目n=2之情況；及圖10C繪示共用數目n=4之情況。
如圖10A中所繪示，在一區塊解碼器BD經配置用於各區塊BLK而未共用複數個區塊BLK之情況中，上文所描述之反相器inv20至inv22(在圖10A中指示為BUF0、BUF1...)、閂鎖電路LAT(在圖10A中指示為LAT0、LAT1...)及位址解碼器部件41(在圖10A中指示為Add0、Add1...)經配置用於各區塊BLK。橫向方向繪示區塊BLK之寬度。
另一方面，如圖10B所繪示，當共用數目n=2時，提供閂鎖電路 LAT1、反相器inv20至inv22及位址解碼器部件41以用於複數個共用區塊BLK，且因此，所提供之閂鎖電路LAT1、反相器inv20至inv22及位址解碼器部件41之數目根據共用數目n減少。
即，如圖10B中所繪示，當共用數目n=2時，提供閂鎖電路LAT1、反相器inv20至inv22及位址解碼器41以用於每兩個區塊BLK。因此，所佔據之面積約為比較實例之所佔據面積之一半。
此外，如圖10C中所繪示，當共用數目n=4時，提供閂鎖電路LAT1、反相器inv20至inv22及位址解碼器部件41以用於每四個區塊BLK。因此，所佔據之面積約為比較實例之所佔據面積之1/4。
因此，明顯的是，被區塊解碼器BD整體上所佔據之面積隨共用數目n之減少而減少。在第一實施例中，共用數目之最佳值為n=4。新添加之電路部件可容納於單元陣列10之下。因此，即使該電路被放大，一晶片面積亦不增大。因此，可產生減小區塊解碼器BD之面積之一效應。
(2)可減少配置於記憶體單元陣列之下之佈線。
在圖5中，為方便起見，統一指示Xfer_D及Xfer_S。然而，在實踐中，如圖1中所繪示，Xfer_D及Xfer_S定位於記憶體單元陣列之兩端處。如上文所描述，區塊解碼器BD係經由佈線連接至Xfer_D及Xfer_S，以便選擇該Xfer_D及該Xfer_S中之MOS電晶體群組。
此處，解釋比較實例。在比較實例中，假定一非揮發性半導體記憶裝置，其中在未共用複數個區塊BLK之情況下，一區塊解碼器BD經配置用於每個區塊BLK。即，為選擇定位於區塊BLK之兩端處之Xfer_D及Xfer_S，配置自一區塊解碼器BD供應信號BLKSEL及信號BLKSELn之信號佈線。
亦如自圖1可見，連接區塊解碼器BD與(例如)Xfer_D中之一MOS電晶體之一閘極之信號佈線(信號BLKSEL及信號BLKSELn之兩個佈 線)在所形成之記憶體單元陣列10之下直接通過。即，在記憶體單元陣列10之下直接通過之信號佈線越多，配置於該單元陣列之下之電路之面積被放大的越大。在比較實例之情況中，連接區塊解碼器BD與(例如)Xfer_D中之一MOS電晶體之一閘極之信號佈線(信號BLKSEL及信號BLKSELn之兩個佈線)經配置用於各區塊BLK。
然而，在根據本實施例之非揮發性半導體記憶裝置之情況中，如上文所描述，共用區塊BLK。例如，當共用數目n=2時，經配置之區塊解碼器BD之數目為比較實例之一半。即，自區塊解碼器BD至(例如)Xfer_D之信號佈線之數目亦為比較實例之一半。
如上文所描述，藉由增加共用區塊之數目，減少直接添加在記憶體單元陣列10之下之佈線數目。此容許減小配置於單元陣列之下之電路面積。
基於上述描述，圖11繪示在共用區塊之數目n增大時如何減少信號佈線(信號BLKSEL及信號BLKSELn)之數目之一概念圖。在圖11中，不僅提出信號BLKSEL及信號BLKSELn佈線之數目，亦提出信號線SGS、信號線SGD及信號線CG之數目。此外，配置於MAT11中之區塊之總數被假定為1000。
如圖11中所繪示，指示共用區塊之數目(共用數目n)、層壓於一半導體層SC中之記憶體單元MC之數目、信號線SGS之數目、信號線SGD之數目、信號線CG之數目、信號佈線(BLKSEL及BLKSELn)之數目；指示共用數目n增大時之信號線之各自數目。層壓於一半導體層SC中之記憶體單元MC之數目被假定為24。即，藉由記憶體單元MC0至記憶體單元MC47組態記憶體串MS。
如圖11中所繪示，在比較實例之非揮發性半導體記憶裝置之情況中(其中共用數目n=1)，如上文所描述，一區塊解碼器BD經配置用於各區塊BLK。因此，信號佈線之數目(用於信號BLKSEL之信號線之數 目及用於信號BLKSELn之信號線之數目)等於區塊BLK之數目，即，該等數目之各者為1000。此外，在比較實例中，信號線SGS、信號線SGD及信號線CG在所有區塊BLK處共同連接。因此，如圖11中所繪示，此等信號線之數目自頂部分別為12、12及48。
另一方面，當共用數目n=2時，如上文所描述，信號佈線之數目之各者(用於信號BLKSEL之信號線之數目及用於信號BLKSELn之信號線之數目)為500。在此情況中，相較於比較實例，自共用區塊BLK(例如，區塊BLK0及區塊BLK1)拉取之信號線SGS、信號線SGD及信號線CG之數目分別為雙倍。然而，當整體觀察非揮發性半導體記憶裝置時，僅需要1168個信號線，其約為比較實例(2096個信號線)之一半。
類似地，解釋共用數目n=4之情況。在此情況中，一區塊解碼器BD經提供用於區塊BLK0至區塊BLK3群組、區塊BLK4至區塊BLK7群組...及區塊BLK(i-4)至區塊BLK(i-1)群組之各者。因此，自區塊解碼器BD至Xfer_D之信號佈線之數目之各者(用於信號BLKSEL之信號線之數目及用於BLKSELn之信號線之數目)為250。
在此情況中，自共用區塊BLK(例如，區塊BLK0至區塊BLK3)拉取信號線SGS、信號線SGD及信號線CG。因此，此等信號線之數目分別為比較實例(在圖11中，自頂部為48、48及192)之四倍。
然而，當整體觀察非揮發性半導體記憶裝置時，僅需要812個信號線，其為少於比較實例(2096個信號線)約1200個信號線。
(3)可選擇所有區塊BLK。
在根據第一實施例之非揮發性半導體記憶裝置之情況中，其中共用數目n=4，自四個共用區塊BLK分離地拉取信號線SGS及信號線SGD。即，相較於比較實例之情況中之12個信號線SGS及12個信號線SGD，拉取48個信號線SGS及48個信號線SGD。在未添加元件至組態 之情況中，可僅對四個共用區塊BLK中之一區塊BLK執行第一實施例中之所要電壓施加。即，在此情況中，選擇所有區塊BLK係不可能的。此外，亦無法執行分離可存取或不可存取區塊BLK。
此亦可自對應於圖9中之MUX電路之MOS電晶體100至MOS電晶體147及MUX電路之組態可見。
考慮此點，在第一實施例中，在圖9中進一步提供MUX電路84及控制該MUX電路84之控制信號t2及控制信號t3。
如上文所描述，在選擇所有區塊BLK之情況中，MUX電路84具有根據控制信號t2及t3將電壓V5供應至MUX電路80至83之各者之一功能。在此情況中，根據控制信號t1，該MUX電路80至MUX電路83之各者選擇由MUX電路84供應之電壓位準，無關於NAND電路70至73之輸出。
即，在選擇所有區塊BLK之情況中，自MUX電路80至MUX電路83輸出電壓V5且將所有對應MOS電晶體100至MOS電晶體147置於ON狀態中。因此，可執行選擇所有區塊BLK，且即使分離拉取信號線SGS及信號線SGD，因此(例如)亦可實行一抹除操作及類似者。
[第二實施例]
接著，解釋根據一第二實施例之一非揮發性半導體記憶裝置。根據第二實施例之非揮發性半導體記憶裝置在解碼器部件32之組態中為不同。在根據第二實施例之非揮發性半導體記憶裝置之情況中，可將一電壓供應至一非選擇區塊BLK。在下文中，於圖12中繪示根據第二實施例之一解碼器部件32之一組態。僅解釋不同於上文圖9之組態之組態。作為解碼器部件32之一實例，解釋上文所描述之解碼器Dec_S之情況。
<解碼器部件32-第二實施例>
如圖12中所繪示，根據第二實施例之解碼器部件32進一步包括 反相器inv200至203、位準移位器LS90'至LS93、n通道MOS電晶體210至MOS電晶體258及一電壓產生部件260。解釋共用區塊BLK之數目為4(n=4)之情況。
反相器inv200之一輸入端子係連接至一節點N60且該反相器inv200之一輸出端子係連接至位準移位器LS90'。該位準移位器LS90'自該反相器inv200接收輸入，且根據該輸入將一經升壓之電壓供應至MOS電晶體210至221之閘極。此外，該等MOS電晶體210至221之電流路徑之一端係分別連接至對應MOS電晶體100至MOS電晶體111之電流路徑之一端，且該等MOS電晶體210至221之該等電流路徑之另一端係連接至一節點N70。
反相器inv201之一輸入端子係連接至一節點N61，且該反相器inv201之一輸出端子係連接至位準移位器LS91'。該位準移位器LS91'自該反相器inv201接收輸入，且根據該輸入將一經升壓之電壓供應至MOS電晶體222至233之閘極。此外，該等MOS電晶體222至233之電流路徑之一端係分別連接至對應MOS電晶體112至MOS電晶體123之電流路徑之一端，且該等MOS電晶體222至233之該等電流路徑之另一端係連接至節點N70。
反相器inv202之一輸入端子係連接至一節點N62，且該反相器inv202之一輸出端子係連接至位準移位器LS92'。該位準移位器LS92'自該反相器inv202接收輸入，且根據該輸入將一經升壓之電壓供應至MOS電晶體234至245之閘極。此外，該等MOS電晶體234至245之電流路徑之一端係分別連接至對應MOS電晶體124至MOS電晶體135之電流路徑之一端，且該等MOS電晶體234至245之該等電流路徑之另一端係連接至節點N70。
反相器inv203之一輸入端子係連接至一節點N63，且該反相器inv203之一輸出端子係連接至位準移位器LS93'。該位準移位器LS93' 自該反相器inv203接收輸入，且根據該輸入將一經升壓之電壓供應至MOS電晶體246至257之閘極。此外，該等MOS電晶體246至257之電流路徑之一端係分別連接至對應MOS電晶體136至MOS電晶體146之電流路徑之一端，且該等MOS電晶體246至257之該等電流路徑之另一端係連接至節點N70。
此外，當電壓產生電路部件260接收一信號F且MOS電晶體258被置於一ON狀態中時，該電壓產生部件260將一電壓V3(例如，電壓VDD及電壓VSS)供應至節點N70。即，當藉由位準移位器LS90'至LS93'而將MOS電晶體210至257置於ON狀態中時，即使解碼一信號IN5及一信號IN6之一結果為一非選擇區塊BLK，亦可供應該電壓V3。
在上文所描述之解碼器區塊32之解釋中，作為一實例，解釋解碼器Dec_S之情況。然而，亦可類似地解釋解碼器Dec_D或解碼器Dec_C。
<根據第二實施例之效應>
在根據第二實施例之非揮發性半導體記憶裝置之情況中，除了上文所描述之效應(1)至(3)之外，可進一步獲得一效應(4)。
(4)可抑制一錯誤操作。
即，在第二實施例中，進一步提供位準移位器LS90'至LS 93'、電壓產生電路260及MOS電晶體210至358。
因此，如上文所描述，即使將MUX電路80至83置於「L」位準，亦可藉由反相器inv200至inv203之輸出將MOS電晶體210至257之一者置於ON狀態中，且可將一電壓供應至一非選擇區塊BLK。以此方式，藉由將某一電壓施加至一非選擇區塊BLK，可抑制一錯誤操作。
[第三實施例]
接著，解釋根據一第三實施例之一非揮發性半導體記憶裝置。 第三實施例具有位準移位器LS係設置於Xfer_S及Xfer_D中之一組態。該等位準移位器LS經提供用於區塊BLK之各者。該Xfer_S及該Xfer_D具有相同組態。因此，在下列實施例中，使用一簡化方塊圖解釋Xfer_S。
[Xfer_S之簡化圖]
如圖13中所繪示，除了MOS電晶體群組(圖5中所繪示之MOS電晶體TrSGD、TrSGS、TrMC及類似者)之外，Xfer_S亦提供位準移位器LS。
將自區塊解碼器BD供應之信號BLKSEL及信號BLKSELn輸入至位準移位器LS。該等位準移位器LS使自區塊解碼器BD供應之一電壓之值自一高電壓改變至一低電壓。該等位準移位器LS接著將該低電壓供應至該等MOS電晶體群組(例如MOSTr100至148)。
<根據第三實施例之效應>
在根據第三實施例之非揮發性半導體記憶裝置之情況中，除了上文所描述之效應(1)至(4)之外，可進一步獲得效應(5)及(6)。
(5)可減少功率消耗。
在根據第三實施例之非揮發性半導體記憶裝置之情況中，位準移位器LS係設置於Xfer_S及Xfer_D中。藉由該等位準移位器LS而降低施加至MOS電晶體Tr群組之閘極的電壓。因此，可減少施加至Xfer_S及Xfer_D中之MOS電晶體群組(MOSTr)之閘極之功率消耗。
此外，在未將一高電壓浪費地施加於該等MOS電晶體群組之閘極之情況下，可延長周邊電路20之壽命。
(6)可減小鄰近佈線之間之距離。
如上文所解釋，自位準移位器LS供應之電壓為一低電壓。因此，佈線之間之電壓條件係鬆弛的。即，在一高電壓之情況中，佈線間之距離越短，一佈線越可能被一鄰近佈線之電壓(例如，被電容耦 合)影響。因此，必需增大鄰近佈線之間之距離。
然而，在根據第三實施例之非揮發性半導體記憶裝置之情況中，由於電壓為較低，所以可減小鄰近佈線之間之距離。即，可達成一整體面積之減小。
儘管已描述某些實施例，但此等實施例僅作為實例呈現；且不意欲限制本發明之範疇。事實上，本文所描述之新穎實施例可以各種其他形式體現；此外，可在不脫離本發明之精神之情況下，作出本文所描述之方法及系統形式之各種省略、替代及改變。隨附申請專利範圍及其等效物意欲覆蓋如落於本發明之範疇及精神內之此等形式或修改。
記憶體單元陣列之結構不限於上文之描述。一記憶體單元陣列形成可揭示於美國專利申請案第12/532,030號中，該案之全部內容以引用方式併入本文中。
20‧‧‧周邊電路
30‧‧‧切換電路

Claims (20)

  1. 一種非揮發性半導體記憶裝置，其包括：一記憶體單元陣列，其包含複數個記憶體區塊，該等記憶體區塊之各者包含複數個記憶體串，各記憶體串包含串聯連接之複數個記憶體單元，一第一選擇電晶體連接至串聯連接之該複數個記憶體單元之一第一端，及一第二選擇電晶體連接至串聯連接之該複數個記憶體單元之一第二端；一列解碼器，其具有轉移電晶體，透過該等轉移電晶體將電壓供應至該等記憶體串之該等第一及第二選擇電晶體；一區塊解碼器，其經組態以供應一選擇信號至該等轉移電晶體，該選擇信號指示已選擇該第一群組之記憶體區塊及該第二群組之記憶體區塊中之哪一個；一第一信號線群組，其連接至該等第一及第二群組之第一記憶體區塊中之該等記憶體串之該等第一及第二選擇電晶體；一第二信號線群組，其連接至該等第一及第二群組之第二記憶體區塊中之該等記憶體串之該等第一及第二選擇電晶體；及一切換電路，其經組態以切換一第一群組之控制電壓至連接至該選定群組之該第一記憶體區塊之該第一信號線群組，且切換一第二群組之控制電壓至連接至該選定群組之該第二記憶體區塊之該第二信號線群組。
  2. 如請求項1之非揮發性半導體記憶裝置，其中該區塊解碼器包括：一位址解碼器，其經組態以接收一位址信號且輸出該選擇信號；及一閂鎖電路，其經組態以保存指示哪個記憶體區塊有缺陷之 資料。
  3. 如請求項2之非揮發性半導體記憶裝置，其中當一記憶體區塊群組中之所有記憶體區塊皆有缺陷時，保存在該閂鎖電路中之該資料處於一第一位準，且當該記憶體區塊群中之至少一記憶體區塊無缺陷時，保存在該閂鎖電路中之該資料處於一第二位準。
  4. 如請求項1之非揮發性半導體記憶裝置，其中該切換電路包含經組態以切換該等第一選擇電晶體之一群組之控制電壓之一對第一解碼器單元，及經組態以切換該等第二選擇電晶體之一群組之控制電壓之一對第二解碼器單元。
  5. 如請求項4之非揮發性半導體記憶裝置，其中該對第一解碼器單元之一第一者及該對第二解碼器單元之一第一者經組態以對該第一信號線群組提供經切換之輸出，且該對第一解碼器單元之一第二者及該對第二解碼器單元之一第二者經組態以對該第二信號線群組提供經切換之輸出。
  6. 如請求項1之非揮發性半導體記憶裝置，其中該轉移電路包含經組態以移位該選擇信號之一位準之一位準移位器。
  7. 如請求項1之非揮發性半導體記憶裝置，其中該第一群組之記憶體區段具有至少兩個記憶體區塊且該第二群組之記憶體區塊具有至少兩個記憶體區塊。
  8. 如請求項7之非揮發性半導體記憶裝置，其中該等記憶體區塊之各者包含複數個子區塊，及該等子區塊之各者包含複數個記憶體串。
  9. 一種非揮發性半導體記憶裝置，其包括：一記憶體單元陣列，其包含一第一群組之第一及第二記憶體區塊及一第二群組之第一及第二記憶體區塊；一切換電路，其經組態以將第一及第二群組之控制電壓分別 切換至一選定群組之該等第一及第二記憶體區塊；一轉移電路，其連接於該切換電路與該記憶體單元陣列之間；及一區塊解碼器，其連接至該轉移電路且經組態以將指示選擇該兩個群組之記憶體區塊中之哪一個的一第一選擇信號及一第二選擇信號供應至該轉移電路。
  10. 如請求項9之非揮發性半導體記憶裝置，其中該區塊解碼器包括：一位址解碼器，其經組態以接收一位址信號且輸出該選擇信號；及一閂鎖電路，其經組態以保存指示哪一個記憶體區塊有缺陷之資料。
  11. 如請求項10之非揮發性半導體記憶裝置，其中當一記憶體區塊群組中之所有記憶體區塊皆有缺陷時，保存在該閂鎖電路中之該資料處於一第一位準，且當該記憶體區塊群中之至少一記憶體區塊無缺陷時，保存在該閂鎖電路中之該資料處於一第二位準。
  12. 如請求項9之非揮發性半導體記憶裝置，其中該等記憶體區塊之各者包含複數個子區塊，且該等子區塊之各者包含複數個記憶體串。
  13. 如請求項9之非揮發性半導體記憶裝置，其中該切換電路包含經組態以切換該第一群組之控制電壓之一第一解碼器單元，及經組態以切換該第二群組之控制電壓之一第二解碼器單元。
  14. 如請求項13之非揮發性半導體記憶裝置，其中該第一群組之控制電壓經切換以便施加至該選定群組之該第一記憶體區塊中之記憶體串之選擇電晶體，且該第二群組之控制電壓經切換以便 施加至該選定群組之該第二記憶體區塊中之記憶體串之選擇電晶體。
  15. 如請求項9之非揮發性半導體記憶裝置，其中該轉移電路包含經組態以移位該選擇信號之一位準之一位準移位器。
  16. 一種非揮發性半導體記憶裝置，其包括：一記憶體單元陣列，其具有i個區塊(其中i為整數2或2以上)，各區塊包含複數個記憶體串且各記憶體串包含複數個記憶體單元、一第一選擇電晶體及一第二選擇電晶體，該複數個記憶體單元堆疊於一半導體基板上；一列解碼器，其包含轉移電晶體，透過該等轉移電晶體將控制電壓供應至該等記憶體單元；一區塊解碼器，其針對該i個區塊之每m個區塊(其中2≦m≦i)而提供；一第一信號線群組，其連接至該m個區塊之一第一記憶體區塊中之該等記憶體串之該等第一及第二選擇電晶體；一第二信號線群組，其連接至該m個區塊之一第二記憶體區塊中之該等記憶體串之該等第一及第二選擇電晶體；及一切換電路，其經組態以切換一第一群組之控制電壓至連接至該m個區塊之該第一記憶體區塊之該第一信號線群組，且切換一第二群組之控制電壓至連接至該m個區塊之該第二記憶體區塊之該第二信號線群組。
  17. 如請求項16之非揮發性半導體記憶裝置，其中該區塊解碼器經組態以輸出一選擇信號，且該等轉移電晶體受控於該選擇信號。
  18. 如請求項17之非揮發性半導體記憶裝置，其中該等第一及第二信號線群組之該等信號線係透過該等轉移電晶體連接至該等記 憶體區塊。
  19. 如請求項18之非揮發性半導體記憶裝置，其中該等第一及第二信號線群組之信號線透過接通的該等轉移電晶體而連接至該m個區塊。
  20. 如請求項19之非揮發性半導體記憶裝置，其中該等第一及第二信號線群組之信號線透過斷開的該等轉移電晶體而連接至不包含該m個區塊之該i個區塊。
TW102126357A 2012-09-24 2013-07-23 非揮發性半導體記憶裝置 TWI521519B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012209501A JP2014063556A (ja) 2012-09-24 2012-09-24 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201413718A true TW201413718A (zh) 2014-04-01
TWI521519B TWI521519B (zh) 2016-02-11

Family

ID=50338717

Family Applications (6)

Application Number Title Priority Date Filing Date
TW112102366A TWI828525B (zh) 2012-09-24 2013-07-23 記憶裝置
TW107119688A TWI746859B (zh) 2012-09-24 2013-07-23 記憶裝置
TW102126357A TWI521519B (zh) 2012-09-24 2013-07-23 非揮發性半導體記憶裝置
TW104136081A TWI596613B (zh) 2012-09-24 2013-07-23 非揮發性半導體記憶裝置、半導體記憶裝置
TW110138322A TWI793804B (zh) 2012-09-24 2013-07-23 記憶裝置
TW106116923A TWI635492B (zh) 2012-09-24 2013-07-23 記憶裝置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW112102366A TWI828525B (zh) 2012-09-24 2013-07-23 記憶裝置
TW107119688A TWI746859B (zh) 2012-09-24 2013-07-23 記憶裝置

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW104136081A TWI596613B (zh) 2012-09-24 2013-07-23 非揮發性半導體記憶裝置、半導體記憶裝置
TW110138322A TWI793804B (zh) 2012-09-24 2013-07-23 記憶裝置
TW106116923A TWI635492B (zh) 2012-09-24 2013-07-23 記憶裝置

Country Status (3)

Country Link
US (8) US9053765B2 (zh)
JP (1) JP2014063556A (zh)
TW (6) TWI828525B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
JP2014063556A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
JP2015053094A (ja) 2013-09-06 2015-03-19 株式会社東芝 半導体記憶装置
US10289480B2 (en) 2015-03-12 2019-05-14 Toshiba Memory Corporation Memory system
KR20170056072A (ko) 2015-11-12 2017-05-23 삼성전자주식회사 멀티 플레인을 포함하는 불 휘발성 메모리 장치
SG11201802573UA (en) 2016-01-13 2018-04-27 Toshiba Memory Corp Semiconductor memory device
JP6559590B2 (ja) * 2016-02-03 2019-08-14 東芝メモリ株式会社 半導体記憶装置
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
JP2017212021A (ja) 2016-05-24 2017-11-30 東芝メモリ株式会社 半導体記憶装置
US9715937B1 (en) 2016-06-15 2017-07-25 Sandisk Technologies Llc Dynamic tuning of first read countermeasures
US9711231B1 (en) 2016-06-24 2017-07-18 Sandisk Technologies Llc System solution for first read issue using time dependent read voltages
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
US9905307B1 (en) 2016-08-24 2018-02-27 Sandisk Technologies Llc Leakage current detection in 3D memory
KR20180042488A (ko) * 2016-10-17 2018-04-26 에스케이하이닉스 주식회사 메모리 장치
CN107064959A (zh) * 2017-02-03 2017-08-18 北京子午精航科技有限公司 北斗卫星导航系统的增强型转发引擎装置及其实现方法
US10347315B2 (en) 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
CN109801653B (zh) * 2017-11-16 2021-03-19 华邦电子股份有限公司 非挥发存储器的区块解码器与位准移位器
JP2020065022A (ja) * 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置
JP6770140B1 (ja) * 2019-06-20 2020-10-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその動作方法
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
JP2021040002A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021125277A (ja) * 2020-02-05 2021-08-30 キオクシア株式会社 半導体記憶装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072719A (en) * 1996-04-19 2000-06-06 Kabushiki Kaisha Toshiba Semiconductor memory device
JP4393529B2 (ja) 1999-05-10 2010-01-06 株式会社東芝 半導体装置
JP3967537B2 (ja) 2000-10-30 2007-08-29 株式会社東芝 不揮発性半導体記憶装置
KR100543452B1 (ko) * 2003-04-18 2006-01-23 삼성전자주식회사 부분 프로그램에 따른 프로그램 디스터브를 방지할 수있는 플래시 메모리 장치
JP2004103143A (ja) * 2002-09-11 2004-04-02 Fujitsu Ltd 冗長構成を有するメモリ回路
KR100559716B1 (ko) * 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
JP5014125B2 (ja) * 2005-05-30 2012-08-29 スパンション エルエルシー 半導体装置及びプログラムデータ冗長方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7518921B2 (en) * 2007-03-20 2009-04-14 Kabushiki Kaish Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
US7719919B2 (en) * 2007-03-20 2010-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device in which word lines are driven from either side of memory cell array
KR101519061B1 (ko) * 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
KR101361131B1 (ko) * 2008-04-11 2014-02-13 삼성전자주식회사 공유되는 로우 디코더를 갖는 플래쉬 메모리 장치
JP2009272000A (ja) * 2008-05-07 2009-11-19 Toshiba Microelectronics Corp 不揮発性半導体記憶装置およびそのテスト方法
JP2010034109A (ja) 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101048795B1 (ko) * 2009-07-10 2011-07-15 주식회사 하이닉스반도체 반도체 장치
JP2011061159A (ja) * 2009-09-14 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置
JP4913188B2 (ja) * 2009-09-18 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
US8369158B2 (en) * 2009-12-23 2013-02-05 Micron Technology, Inc. Erase operations and apparatus for a memory device
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2011138579A (ja) 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
KR101636015B1 (ko) * 2010-02-11 2016-07-05 삼성전자주식회사 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8427874B2 (en) * 2010-04-30 2013-04-23 SanDisk Technologies, Inc. Non-volatile memory and method with even/odd combined block decoding
KR101083680B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 면적을 줄일 수 있는 반도체 집적 회로 장치
US8829420B2 (en) * 2010-06-09 2014-09-09 Nikon Corporation Two dimensional encoder system and method
US8446767B2 (en) * 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
US9230665B2 (en) 2010-09-24 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9136005B2 (en) * 2010-11-16 2015-09-15 Samsung Electronics Co., Ltd. Erasing methods of three-dimensional nonvolatile memory devices with cell strings and dummy word lines
JP5377526B2 (ja) * 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
JP2012203947A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013004123A (ja) * 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
KR101818506B1 (ko) * 2011-08-22 2018-01-15 삼성전자 주식회사 3차원 반도체 메모리 장치
US9142305B2 (en) * 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
JP2014053056A (ja) * 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
JP2014063556A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
JP2014063555A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
KR102347181B1 (ko) * 2015-07-02 2022-01-04 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20170056072A (ko) * 2015-11-12 2017-05-23 삼성전자주식회사 멀티 플레인을 포함하는 불 휘발성 메모리 장치
US11450381B2 (en) * 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array

Also Published As

Publication number Publication date
TWI793804B (zh) 2023-02-21
US10008268B2 (en) 2018-06-26
TWI635492B (zh) 2018-09-11
TW202334967A (zh) 2023-09-01
US10580493B2 (en) 2020-03-03
TWI596613B (zh) 2017-08-21
TW201903775A (zh) 2019-01-16
JP2014063556A (ja) 2014-04-10
US20150294722A1 (en) 2015-10-15
US20160254055A1 (en) 2016-09-01
TWI746859B (zh) 2021-11-21
TW202230378A (zh) 2022-08-01
TWI521519B (zh) 2016-02-11
US9368213B2 (en) 2016-06-14
US11120875B2 (en) 2021-09-14
US9053765B2 (en) 2015-06-09
US20200160912A1 (en) 2020-05-21
US20220005528A1 (en) 2022-01-06
US9666284B2 (en) 2017-05-30
TW201604877A (zh) 2016-02-01
US20170229181A1 (en) 2017-08-10
US10276240B2 (en) 2019-04-30
TW201743335A (zh) 2017-12-16
US20190206493A1 (en) 2019-07-04
US20140086001A1 (en) 2014-03-27
TWI828525B (zh) 2024-01-01
US20180268904A1 (en) 2018-09-20

Similar Documents

Publication Publication Date Title
TWI521519B (zh) 非揮發性半導體記憶裝置
KR102271636B1 (ko) 다중 데크 메모리 소자 및 동작
US7940578B2 (en) Flash memory device having row decoders sharing single high voltage level shifter, system including the same, and associated methods
CN105938726B (zh) 半导体存储装置
CN109427802B (zh) 包含存储器块之间的共享选择栅极连接件的3d存储器装置
US8659950B1 (en) Semiconductor memory device
US8836007B2 (en) Programmable logic switch
CN104425021B (zh) 非易失性存储器件和相关的字线驱动方法
TWI707349B (zh) 半導體記憶裝置及記憶體系統
US8599594B2 (en) Nonvolatile memory device and operation method thereof
JP2008084457A (ja) 不揮発性半導体記憶装置
CN105976865B (zh) 半导体存储装置
JP2013114701A (ja) 半導体記憶装置
JP2017212021A (ja) 半導体記憶装置