JP2012203947A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去動作を高速化した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、電荷蓄積層及び制御ゲートからなるウェル上に形成された複数のメモリセルを有するセルアレイと、前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する経路である複数の制御ゲート線と、前記メモリセルのデータを消去する消去期間及び前記消去期間の後処理を行うリセット期間からなる消去動作を行う消去回路とを備え、前記消去回路は、前記消去期間に前記メモリセルのウェルに対して消去に必要な消去電圧を印加し、前記リセット期間に当該メモリセルのウェルに印加した消去電圧を前記制御ゲート線を介して接地線に放電する。
【選択図】図１１

Description

実施形態は、不揮発性半導体記憶装置に関する。

電気的書き換えが可能で、且つ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。

ＮＡＮＤ型フラッシュメモリはデータを消去動作時において、メモリセルが形成されたＰ型ウェル（以下、「ＣＰＷＥＬＬ」と呼ぶ）に２０Ｖ程度の消去電圧を印加する。そして、選択ブロックでは、ワード線に０Ｖ程度の電圧を印加することでメモリセルの浮遊ゲートから電子を引き抜いてメモリセルを消去状態にする。一方、非選択ブロックでは、ワード線を浮遊状態にすることでワード線とＣＰＷＥＬＬとの電位差を小さくし、メモリセルの消去を防止する。

そして、メモリセルからデータを消去した後、ＣＰＷＥＬＬに印加されていた消去電圧は、次の動作に備えるため、接地線に向けて放電される。しかし、その際、非選択ブロックのワード線の電圧は、ワード線とセルソース線、ＣＰＷＥＬＬ及びビット線とのカップリングの影響によって低下する場合がある。この場合、ＣＰＷＥＬＬから消去電圧が十分に放電されていないと、非選択ブロックにおいてメモリセルに対する誤消去が生じてしまう。

特開２００９−１５１８７３号

消去動作を高速化した不揮発性半導体記憶装置を提供することを目的とする。

不揮発性半導体記憶装置は、電荷蓄積層及び制御ゲートからなるウェル上に形成された複数のメモリセルを有するセルアレイと、前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する経路である複数の制御ゲート線と、前記メモリセルのデータを消去する消去期間及び前記消去期間の後処理を行うリセット期間からなる消去動作を行う消去回路とを備え、前記消去回路は、前記消去期間に前記メモリセルのウェルに対して消去に必要な消去電圧を印加し、前記リセット期間に当該メモリセルのウェルに印加した消去電圧を前記制御ゲート線を介して接地線に放電することを特徴とする。

第１の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示す図である。 同実施形態に係る不揮発性半導体記憶装置のセルアレイの構成を示す図である。 同実施形態に係る不揮発性半導体記憶装置の消去動作時におけるワード線、浮遊ゲート及びウェルの様子を説明する図である。 同実施形態に係る不揮発性半導体記憶装置の消去動作時におけるワード線、浮遊ゲート及びウェルの様子を説明する図である。 同実施形態に係る不揮発性半導体記憶装置のセルアレイ、制御ゲート線ドライバ及びウェル放電回路の接続図である。 比較例に係る不揮発性半導体記憶装置の制御ゲート線ドライバの回路図である。 比較例に係る不揮発性半導体記憶装置のウェル放電回路の回路図である。 比較例に係る不揮発性半導体記憶装置の消去動作時のセルアレイ及び制御ゲート線の電圧を説明する図である。 比較例に係る不揮発性半導体記憶装置の消去動作時のセルアレイ及び制御ゲート線の電圧を説明する図である。 比較例に係る不揮発性半導体記憶装置の消去動作時のＣＰＷＥＬＬ及びワード線の動作波形図である。 本実施形態に係る不揮発性半導体記憶装置の制御ゲート線ドライバの回路図である。 本実施形態に係る不揮発性半導体記憶装置の消去動作時のセルアレイ及びワード線の動作波形図である。 第２の実施形態に係る不揮発性半導体記憶装置の制御ゲート線ドライバの回路図である。 同実施形態に係る不揮発性半導体記憶装置のイコライズ回路の回路図である。 第３の実施形態に係る不揮発性半導体記憶装置の制御ゲート線ドライバの回路図である。 同実施形態に係る不揮発性半導体記憶装置の消去動作時のＣＰＷＥＬＬ及びワード線の動作波形図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施形態］
＜不揮発性半導体記憶装置の構成＞
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の全体構成の概略図であり、図２はそのセルアレイ１００の等価回路を示す図である。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０〜ＭＣ３１とその両端に配置された２つの選択トランジスタＳＧ１、ＳＧ２を基本構成とする。

図２に示すように、ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、セルアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。

１つのメモリセルＭＣは、半導体基板上に２ｎｍ程度の薄いトンネル酸化膜を介して形成されたシリコン窒化膜を電荷蓄積層とし、このシリコン窒化膜上にゲート絶縁膜を介して制御ゲートを設けたＭＯＮＯＳ構造を有する。また、メモリセルＭＣは、シリコン基板のＰ型ウェル（以下、「ＣＰＷＥＬＬ」と呼ぶ）に形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートとを有する積層ゲート構造であってもよい。ＮＡＮＤ型フラッシュメモリは、このシリコン窒化膜又は浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣの閾値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。

ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０〜ＭＣ３１の制御ゲートは別々のワード線ＷＬ０〜ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。

ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＤ、ＳＧＳを共有するＮＡＮＤセルユニットＮＵの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常、図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｉ、ＢＬＫｉ＋１、・・・が配列される。

図１に示すＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。例えば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチする。また、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してページバッファ回路３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。

即ち、書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御など行う。このシーケンス制御回路４は、消去動作についても書き込み動作と同様に種々の回路を制御するものであり、以下で説明するロウ系信号駆動回路２０と共に消去回路を構成する。

高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍその他、ロウ系の信号駆動回路２０やページバッファドライバ６に必要な高電圧（昇圧電圧）を発生する。また、高電圧発生回路５は、消去動作時にＣＰＷＥＬＬに印加する消去電圧Ｖｅｒａも発生する。

ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬの数に等しい数の制御ゲート線デコーダ・ドライバ２４、ドレイン側選択ゲート線ＳＧＤを制御するドレイン側選択ゲート線ドライバ２２、ソース側選択ゲート線ＳＧＳを制御するソース側選択ゲート線ドライバ２３及びブロックデコーダ１１の電源ノードに昇圧された電圧を出力するためのブロックデコーダ・ドライバ２１を有する。これらのドライバ２１〜２４は、メモリセルアレイ１００の複数のブロックＢＬＫで共有される。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットＮＵの複数のワード線ＷＬに対して複数の電圧を用いて動作させることが必要である。そのため、ロウアドレスの中で、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬを選択するページアドレスが、コントロールゲート線デコーダ・ドライバ２４のそれぞれに入力されている。

セルアレイ１００の各ブロックＢＬＫのワード線ＷＬ端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロックＢＬＫ内のワード線ＷＬや選択ゲート線ＳＧＤ、ＳＧＳに伝達するための転送トランジスタ１２とを有する。

各転送トランジスタ１２の一端は、ドライバ２２〜２４の出力に接続され、他端はセルアレイ１００内のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳに接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ブロックデコーダ・ドライバ２１から供給されるＶｐｇｍ＋Ｖｔｈ（Ｖｔｈは転送トランジスタ１２の閾値相当の電圧）が印加される。また、消去動作時においては、消去動作が実行される選択ブロックＢＬＫに付随するロウデコーダ１０の転送トランジスタ１２はオン状態にされ、コントロールゲート線ＣＧからワード線ＷＬへ０Ｖが印加される。また、非選択ブロックに付随するロウデコーダ１０の転送トランジスタ１２はオフ状態にされ、非選択ブロックＢＬＫのワード線ＷＬは浮遊状態にされる。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、１つのメモリセルの閾値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ＫＢｙｔｅや４ＫＢｙｔｅと大きくすることができる。ページバッファ回路３０内のセンスアンプＳＡも、ページ長と同数含まれている。

カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスアンプＳＡを接続して、カラムアドレス毎の書き込みデータをページバッファ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ回路３０に読み出したデータを、カラムアドレスに従って選択されたセンスアンプＳＡから入出力回路１に出力する。

図２は、各ブロックＢＬＫのビット線ＢＬがページバッファ回路３０内のセンスアンプＳＡに接続されている例を示している。このセンスアンプＳＡにより、書き込み動作又は読み出し動作が制御される。このとき、１本のワード線ＷＬに共通に接続され、ビット線ＢＬにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページを構成する。

＜消去動作＞
ここでは、本実施形態に係るＮＡＮＤ型フラッシュメモリの消去動作について説明する。以下では、消去動作において実際にメモリセルのデータを消去する期間を「消去期間」、消去期間後に次の動作に備えてセルアレイ内のバイアス状態などをリセットする期間を「リセット期間」と呼ぶことにする。

図２及び図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリの消去期間におけるワード線ＷＬ、浮遊ゲートＦＧ及びＣＰＷＥＬＬの様子を示している。図２は、選択ブロック内の様子であり、図３は、非選択ブロック内の様子である。

ＮＡＮＤ型フラッシュメモリはデータを消去する際、ＣＰＷＥＬＬに対して２０Ｖ程度の消去電圧Ｖｅｒａを印加する。その上で、図３に示すように、選択ブロックのワード線ＷＬに対して０Ｖ程度の電圧を印加する。これによって、浮遊ゲートＦＧに蓄積されていた電子がＣＰＷＥＬＬに引き抜かれ、メモリセルの閾値が消去状態に遷移する。一方、非選択ブロックにおいては、図４中点線で示すように、ワード線ＷＬを浮遊状態にする。これによって、ワード線ＷＬは、ＣＰＷＥＬＬとのカップリングによって消去電圧Ｖｅｒａに近い電圧となる。その結果、ＣＰＷＥＬＬとワード線ＷＬとの電位差は小さくなり、浮遊ゲートＦＧの電子はＣＰＷＥＬＬそのまま浮遊ゲートＦＧに留まるため、メモリセルの閾値は消去状態に遷移しない。以上から選択ブロックのメモリセルのみデータを消去することができる。

次に、本実施形態に係るＮＡＮＤ型フラッシュメモリのリセット期間における動作について、比較例に係るＮＡＮＤ型フラッシュメモリのリセット期間における動作と共に説明する。

図５は、本実施形態及び比較例に係るＮＡＮＤ型フラッシュメモリのセルアレイと、消去動作に関連する周辺回路の接続図である。なお、図５中点線で示されたＣＰＷＥＬＬ放電回路（ＣＰＷＥＬＬ Ｄｉｓｃｈａｒｇｅ）は、比較例に係るＮＡＮＤ型フラッシュメモリの構成要素であり、本実施形態では必要としない。

本実施形態に係るＮＡＮＤ型フラッシュメモリは、図１にも示したようにセルアレイ１００、ロウデコーダ１０及びセンスアンプＳＡ（ページバッファ回路３０）と、制御ゲート線デコーダ・ドライバ２４の一部である制御ゲート線ドライバ（ＣＧ Ｄｒｉｖｅｒ）２４´を備えている。

比較例に係るＮＡＮＤ型フラッシュメモリは、更に、本実施形態に係るＮＡＮＤ型フラッシュメモリと同様の構成に加え、セルアレイ１００のＣＰＷＥＬＬの電圧を放電するＣＰＷＥＬＬ放電回路（ＣＰＷＥＬＬ ｄｉｓｃｈａｒｇｅ）を備える。これら構成のうち、本実施形態に係る制御ゲート線ドライバ２４´と比較例に係る制御ゲート線ドライバは以下のように異なるものである。

図６は、比較例に係る制御ゲート線ドライバの回路図である。制御ゲート線ドライバは、複数のデプレッション型トランジスタを有する。これらデプレッション型トランジスタの一端は、それぞれ異なる電圧Ｖ（ａ）、Ｖ（ｂ）、・・・、Ｖ（ｚ）の電源線に接続されており、他端は、制御ゲート（ＣＧ）線に共通に接続されている。また、これらデプレッション型のトランジスタのゲートには、それぞれ制御信号Ｇ＿Ｖ（ａ）、Ｇ＿Ｖ（ｂ）、・・・、Ｇ＿Ｖ（ｚ）が入力されている。これら制御信号Ｇ＿Ｖ（ａ）、Ｇ＿Ｖ（ｂ）、・・・、Ｇ＿Ｖ（ｚ）によって、制御ゲート線ドライバは、制御ゲートＣＧに対して、異なる複数の電圧Ｖ（ａ）、Ｖ（ｂ）、・・・、Ｖ（ｚ）を供給することができる。

ＣＰＷＥＬＬ放電回路は、セルアレイのＣＰＷＥＬＬから接地線に向けて直列に接続されている２つの高耐圧のデプレッション型のトランジスタ及びイネーブル信号ＥＮＢで制御されるトランジスタを有する。このイネーブル信号ＥＮＢは、ＣＰＷＥＬＬ放電回路を活性化させる信号である。

次に、以上のような構成を持つ比較例に係るＮＡＮＤ型フラッシュメモリのリセット期間における動作について、図８〜図１０を参照しながら説明する。

図８〜図１０は、比較例に係るＮＡＮＤ型フラッシュメモリに関する図であり、図８はリセット期間開始前のセルアレイ及び制御ゲート線の電圧状態、図９はリセット期間中のセルアレイ及び制御ゲート線の電圧状態、図１０は消去動作時のＣＰＷＥＬＬ及びワード線の動作波形をそれぞれ示している。

始めに、期間ｔ０〜ｔ１の消去期間では、選択ブロック及び非選択ブロックのＣＰＷＥＬＬには、２０Ｖ程度の消去電圧Ｖｅｒａが供給されている。

また、選択ブロック及び制御ゲート線間を接続するロウデコーダの転送トランジスタは、ゲートに入力されるブロック選択信号ＳＥＬによってオン状態にある（図８参照）。これによって、選択ブロックのメモリセルの制御ゲートには、制御ゲート線（ＣＧ Ｌｉｎｅ）を介して０Ｖ程度の電圧が供給される。

一方、非選択ブロック及び制御ゲート線間を接続するロウデコーダの転送トランジスタは、ゲートに入力される０Ｖの電圧によってオフ状態にある（図８参照）。これによって、非選択ブロックのワード線ＷＬは浮遊状態になる。その結果、制御ゲートＣＧの電圧は、ＣＰＷＥＬＬと同程度の２０Ｖ程度まで上昇する（図８参照）。この期間ｔ０〜ｔ２において、選択ブロックのメモリセルのデータが消去される。

続いて、期間ｔ１〜ｔ２のリセット期間において、ＣＰＷＥＬＬから消去電圧Ｖｅｒａが放電される。

しかし、この消去電圧Ｖｅｒａの放電速度が速い場合、選択ブロックのワード線ＷＬは、ＣＰＷＥＬＬ、セルソース線、ビット線とのカップリングの影響によって、０Ｖ程度から負電圧−ΔＶまで低下する。この場合、選択ブロック及び制御ゲート線間のオン状態の転送トランジスタを介して、制御ゲート線も０Ｖ程度から負電圧−ΔＶまで低下する。それによって、非選択ブロック及び制御ゲート線間のオフ状態にあった転送トランジスタは、ゲートに０Ｖの電圧が供給されているにも拘わらずオン状態になってしまう（図９参照）。

この場合、非選択ブロックのワード線ＷＬの電圧は、図１０中点線で示すように、選択ブロックのワード線ＷＬの消去電圧Ｖｅｒａ程度あった電圧が放電されることになる。この時、ＣＰＷＥＬＬの消去電圧Ｖｅｒａが十分に放電されていないと、非選択ブロックのメモリセルの制御ゲートＣＧとＣＰＷＥＬＬとの間に電位差が生じることになる。そして、この電位差が大きい場合、非選択ブロックのメモリセルが誤消去されることになる。

以上の点から、比較例に係るＮＡＮＤ型フラッシュメモリの場合、ワード線ＷＬ及びＣＰＷＥＬＬなどとのカップリングの影響によって選択ブロックのワード線ＷＬが急激に低下しないように、ＣＰＷＥＬＬからの消去電圧Ｖｅｒａの放電を緩やかにする必要がある。その結果、比較例に係るＮＡＮＤ型フラッシュメモリの場合、消去動作の処理時間が長くなってしまう。

そこで、本実施形態に係るＮＡＮＤ型フラッシュメモリでは、消去動作のリセット期間において、ＣＰＷＥＬＬの消去電圧Ｖｅｒａを制御ゲート線を介して放電するようにする。これによって、制御ゲート線が負電圧まで低下することを抑制することができ、リセット期間において、非選択ブロック及び制御ゲート線間の転送トランジスタが、誤ってオン状態になることを防止できる。

図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの制御ゲート線ドライバ２４´の回路図である。

制御ゲート線ドライバ２４´は、図６に示す比較例に係るＮＡＮＤ型フラッシュメモリの制御ゲート線ドライバに、更にＣＰＷＥＬＬから接地線に向けて消去電圧Ｖｅｒａを放電させるための放電パスが追加された構成となっている。

この放電パスは、ＣＰＷＥＬＬと制御ゲート線とを接続するＣＰＷＥＬＬ−制御ゲート線間パスＰ１と、制御ゲート線と接地線とを接続する制御ゲート線−接地線間パスＰ２によって構成されている。

ＣＰＷＥＬＬ−制御ゲート線間パスＰ１は、電源電圧Ｖｄｄの電源線をゲートに接続した高耐圧のデプレッション型トランジスタＴ１１と、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１を活性化させる高耐圧のエンハンスメント型トランジスタＴ１２が直列接続された構成となっている。トランジスタＴ１１は、イネーブル信号ＥＮＢで制御される。また、トランジスタＴ１１の閾値電圧は、−Ｖｔｈｄとする。

一方、制御ゲート線−接地線間パスＰ２は、接地線をゲートに接続した高耐圧のデプレッション型トランジスタＴ２１と、制御ゲート線−接地線間パスＰ２を活性化させるエンハンスメント型トランジスタＴ２２が直列接続された構成となっている。トランジスタＴ２１は、イネーブル信号ＥＮＢで制御される。

図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリの消去動作時のＣＰＷＥＬＬ及びワード線の動作波形図である。なお、本実施形態の場合でも、期間ｔ０〜ｔ１の消去期間は、図１０に示す比較例の場合と同様であるため説明は省略する。なお、消去期間においては、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１及び制御ゲート線−接地線間パスＰ２は活性化されていない。

本実施形態の場合、期間ｔ１〜ｔ２のリセット期間では、イネーブル信号ＥＮＢによってＣＰＷＥＬＬ−制御ゲート線間パスＰ１及び制御ゲート線−接地線間パスＰ２が活性化される。それにより、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１を介したチャージシェアリングし、図１２に示すように、制御ゲート線の電圧はＶｄｄ＋Ｖｔｈｄまで上昇する。そのため、ワード線ＷＬに生じるカップリングの影響による制御ゲート線の電圧低下を補うことができ、制御ゲート線が負電圧になることを抑止することができる。これに伴って、選択ブロックのワード線ＷＬの電圧も上昇する。その結果、非選択ブロック及び制御ゲート間の転送トランジスタはオン状態になることはなく、比較例の場合のように、非選択ブロックのメモリセルが誤消去されることを回避できる。

その後、時刻ｔ１において上昇した選択ブロックのワード線ＷＬ及び制御ゲート線の電圧は、図１２中矢印に示すように、ＣＰＷＥＬＬにおける電圧低下に追従して変動し、ＣＰＷＥＬＬの電圧が０Ｖまで低下したタイミングに合わせて０Ｖまで低下する（時刻ｔ２）。

なお、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１の駆動力よりも、制御ゲート線−ＣＰＷＥＬＬ間の駆動力が過度に大きい場合、制御ゲート線の電圧は接地電圧Ｖｓｓ程度になるため、放電によるカップリングの影響を相殺しきれず、制御ゲート線が負電圧まで低下することになる。したがって、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１の駆動力と制御ゲート線−接地線間パスＰ２の駆動力との比は、制御ゲート線が負電圧にならない程度に調整することに留意されたい。

＜本実施形態のまとめ＞
比較例に係るＮＡＮＤ型フラッシュメモリでは、リセット期間において、制御ゲート線ドライバで制御ゲート線を接地電圧Ｖｓｓ或いはそれに近い低い電圧に固定していた。しかし、この場合、ＣＰＷＥＬＬから消去電圧Ｖｅｒａを急速に放電させると、ワード線ＷＬに生じるカップリングの影響によって、制御ゲート線が負電圧まで低下してしまい、非選択ブロックのメモリセルが誤消去されてしまう恐れがある。したがって、比較例に係るＮＡＮＤ型フラッシュメモリの場合、ＣＰＷＥＬＬからの消去電圧Ｖｅｒａの放電速度を十分に高速化することができない。

その点、本実施形態の場合、ＣＰＷＥＬＬの消去電圧Ｖｅｒａを制御ゲート線を介して接地線に放電しているため、ワード線ＷＬに生じるカップリングの影響による制御ゲート線の電圧低下を消去電圧Ｖｅｒａ自身によって補うことができる。したがって、本実施形態によれば、比較例の場合とは異なり、リセット期間における消去電圧Ｖｅｒａの放電を緩やかにしなくても、非選択ブロックの誤消去が生じない。その結果、比較例に比べて、リセット期間をより短縮することができ、延いては、消去動作をより高速化することができる。

また、本実施形態では、制御ゲート線への充電を新たな別電源からせず、ＣＰＷＥＬＬから放電される消去電圧Ｖｅｒａを利用するため、消費電流の実質的な増加を伴うことなく実現することができる。

［第２の実施形態］
第１の実施形態では、図１１に示すように、制御ゲート線ドライバ２４´にＣＰＷＥＬＬ−制御ゲート線間パスＰ１を設けたが、第２の実施形態に係る制御ゲート線ドライバ１２４´では、図１１中（）内で示すように、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１に替えて、セルソース線−制御ゲート線間パスＰ１´を設ける。なお、この制御ゲート線ドライバ１２４´以外の構成については、第１の実施形態と同様である。

ＣＰＷＥＬＬの電圧がセルソース線ＣＥＬＳＲＣの電圧よりも高い場合、ＣＰＷＥＬＬからセルソース線ＣＥＬＳＲＣに向けて順方向接続されることになる。そのため、ＣＰＷＥＬＬからセルソース線ＣＥＬＳＲＣに向けて電流が流れ込みＣＰＷＥＬＬの電圧とセルソース線ＣＥＬＳＲＣの電圧は均衡する。したがって、本実施形態の場合であっても、第１の実施形態と同様、ＣＰＷＥＬＬの消去電圧Ｖｅｒａは、制御ゲート線に放電されることになる。

図１１に示す制御ゲート線ドライバ１２４´では、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１の替わりにセルソース線−制御ゲート線間パスＰ１´が設けられているが、本実施形態では、図１３に示す制御ゲート線ドライバ２２４´のように、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１とは別に、新たに、セルソース線−制御ゲート線間パスＰ１´を設けても良い。

また、ＮＡＮＤ型フラッシュメモリに更に後述のイコライズ回路を設ける場合、このイコライズ回路をセルソース線−制御ゲート線間パスＰ１´及び制御ゲート線−接地間パスＰ２の代用として利用することができる。
図１４は、イコライズ回路の一例を示す図である。

イコライズ回路４０は、複数の転送トランジスタ４１及び放電トランジスタ４２を有する。転送トランジスタ４１は、制御ゲート線ＣＧ０〜ＣＧ３１及びセルソース線ＣＥＬＳＲＣ毎に設けられている。転送トランジスタ４１の一端は、それぞれ制御ゲート線ＣＧ０〜ＣＧ３１及びセルソース線ＣＥＬＳＲＣに接続されており、他端は放電トランジスタ４２を介して接地線に共通に接続されている。全ての転送トランジスタ４１のゲートには、イコライズ信号ＥＱＬが入力される。また、放電トランジスタ４２のゲートには、イネーブル信号ＥＮＢが入力される。

このイコライズ回路４０は、書き込み動作時、読み出し動作時において、制御ゲート線ＣＧ０〜ＣＧ３１及びセルソース線ＣＥＬＳＲＣを同電圧にした上で、これら電圧を放電する回路である。具体的には、イコライズ回路４０は、イコライズ信号ＥＱＬの活性化によって制御ゲート線ＣＧ０〜ＣＧ３１及びセルソース線ＣＥＬＳＲＣを短絡して同電圧にし、その後、イネーブル信号ＥＮＢの活性化によって制御ゲート線ＣＧ０〜ＣＧ３１及びセルソース線ＣＥＬＳＲＣの電圧を接地線に放電する。

このようなイコライズ回路４０を備えた場合、イコライズ回路４０の転送トランジスタ４１を介してセルソース線ＣＥＬＳＲＣから制御ゲート線ＣＧ０〜ＣＧ３１に至るパスを図１１に示すセルソース線−制御ゲート線間パスＰ１´として代用し、転送トランジスタ４１及び放電トランジスタ４２を介して制御ゲート線ＣＧ０〜ＣＧ３１から接地線に至るパスを図１１に示す制御ゲート線−接地線間パスＰ２として代用することができる。

このように、イコライズ回路を設けるＮＡＮＤ型フラッシュメモリの場合、これを放電パスの代用として使用することで、チップ面積の新たな増大を招くことなく、図１１、図１３に示す制御ゲート線ドライバ１２４´、２２４´を使用した場合と同様の効果を得ることができる。なお、イコライズ回路を使用する場合、放電パスの耐圧に注意を要する。

以上、本実施形態によれば、第１の実施形態と同様、非選択ブロックのメモリセルの誤消去を生じさせることなく、消去動作の高速化を図ることができる。

［第３の実施形態］
第３の実施形態に係るＮＡＮＤ型フラッシュメモリは、制御ゲート線−接地線間パスを複数備え、リセット期間において、活性化させる制御ゲート線−接地線間パスの数を切り換える。これによって、以下に説明するように消去動作の更なる高速化を図ることができる。

図１５は、本実施形態に係るＮＡＮＤ型フラッシュメモリの制御ゲート線ドライバ３２４´の回路図である。なお、この制御ゲート線ドライバ３２４´以外の構成については、第１の実施形態と同様である。

本実施形態に係る制御ゲート線ドライバ３２４´は、図１１に示す制御ゲート線ドライバ２４´の制御ゲート線−接地線間パスＰ２と同様の構成による２つの制御ゲート線−接地線間パスＰ２（０）及びＰ２（１）を有する。これら制御ゲート線−接地線間パスＰ２（０）、Ｐ２（１）は、それぞれイネーブル信号ＥＮＢ（０）、ＥＮＢ（１）によって独立に活性化される。

なお、本実施形態の場合も、第２の実施形態と同様、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１に替えて、セルソース線−制御ゲート線間パスＰ１´を用いて構成しても良い。

次に、この制御ゲート線ドライバ３２４´を備えた本実施形態に係るＮＡＮＤ型フラッシュメモリの消去動作について説明する。

図１６は、本実施形態に係るＮＡＮＤ型フラッシュメモリのＣＰＷＥＬＬ及びワード線の動作波形図である。なお、期間ｔ０〜ｔ１の消去期間に関しては、第１及び第２の実施形態と同様であるため、以下では、時間ｔ１から開始されるリセット期間について説明する。

リセット期間開始直後の期間ｔ１〜ｔ２は、ＣＰＷＥＬＬからの消去電圧Ｖｅｒａの放電開始直後であり制御ゲート線の電圧は低い。そのため、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１の駆動力よりも、制御ゲート線−接地線間パスの駆動力を小さくして、制御ゲート線に十分に充電されるようにする。具体的には、イネーブル信号ＥＮＢ（０）を活性化させる一方、イネーブル信号ＥＮＢ（１）は活性化させない。その結果、制御ゲート線−接地線間パスＰ２（０）のみが活性化する。これによって、制御ゲート線−接地線間パスＰ２の駆動力は、ＣＰＷＥＬＬ−制御ゲート線間パスＰ１の駆動力に対して相対的に弱くすることができる。なお、制御ゲート線及び選択ブロックのワード線ＷＬは、図１６に示すように、第１及び第２の実施形態と同様、消去電圧Ｖｅｒａが制御ゲート線に放電されることで、負電圧に低下することなく上昇する。

そして、制御ゲート線が十分に充電された後の期間ｔ２〜ｔ３では、制御ゲート線−接地線間パスＰ２（０）に加えて、更に、イネーブル信号ＥＮＢ（１）によって制御ゲート線−接地線間パスＰ２（１）も活性化させる。これによって、制御ゲート線−接地線間パスＰ２の駆動力は増大し、ＣＰＷＥＬＬからの消去電圧Ｖｅｒａの放電速度が速くなる。これによって、リセット期間を短縮することができる。なお、消去電圧Ｖｅｒａの放電を高速化させることによって、図１６に示すように、カップリングの影響による制御ゲート線及び選択ブロックのワード線ＷＬの電圧の低下が生じるが、期間ｔ１〜ｔ２において、制御ゲート線がＶｄｄ＋Ｖｔｈの十分な電圧に充電されているため、多少の電圧低下があっても負電圧まで低下しない。

その後、時刻ｔ１において上昇した選択ブロックのワード線ＷＬ及び制御ゲート線の電圧は、図１６中矢印に示すように、ＣＰＷＥＬＬにおける電圧の低下に追従して変動し、ＣＰＷＥＬＬの電圧が０Ｖまで低下したタイミングに合わせて０Ｖまで低下する（時刻ｔ３）。

以上、本実施形態の場合、制御ゲート線又はＣＰＷＥＬＬの電圧の変動に応じて制御ゲート線−接地線間パスＰ２の駆動力を調整することで、制御ゲート線の電圧が下がってきた時に放電速度を遅くしたり、或いはＣＰＷＥＬＬの電圧低下が進み誤消去の危険性が小さくなった時に放電速度を速めたりすることができる。そのため、本実施形態によれば、リセット期間の長さを最適に調整することができ、これによって、第１及び第２の実施形態よりも、消去動作の更なる高速化を図ることができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・入出力回路、２・・・コマンドレジスタ、３・・・アドレスレジスタ、４・・・シーケンス制御回路、５・・・高電圧発生回路、６・・・ページバッファドライバ、７・・・カラムデコーダ、１０・・・ロウデコーダ、１１・・・ブロックデコーダ、１２・・・転送トランジスタ、２０・・・ロウ系信号駆動回路、２１・・・ブロックデコーダ・ドライバ、２２、２３・・・選択ゲート線ドライバ、２４・・・制御ゲート線デコーダ・ドライバ、２４´、１２４´、２２４´、３２４´・・・制御ゲート線ドライバ、３０・・・ページバッファ回路、４０・・・イコライズ回路、４１・・・転送トランジスタ、４２・・・放電トランジスタ、１００・・・セルアレイ。

Claims (6)

1. 電荷蓄積層及び制御ゲートからなるウェル上に形成された複数のメモリセルを有するセルアレイと、
   前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する経路である複数の制御ゲート線と、
   前記メモリセルのデータを消去する消去期間及び前記消去期間の後処理を行うリセット期間からなる消去動作を行う消去回路と
   を備え、
   前記消去回路は、前記消去期間に前記メモリセルのウェルに対して消去に必要な消去電圧を印加し、前記リセット期間に当該メモリセルのウェルに印加した消去電圧を前記制御ゲート線を介して接地線に放電する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記消去回路は、前記制御ゲート線を介して前記メモリセルの制御ゲートに対して当該メモリセルのアクセスに必要な電圧を供給する制御ゲート線ドライバを有し、
   前記制御ゲート線ドライバは、前記メモリセルのウェルに印加された消去電圧を前記制御ゲート線に放電する放電パスを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御ゲート線ドライバは、前記放電パスの駆動力を切り換えて前記メモリセルのウェルに印加された消去電圧の放電速度を調整する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記消去回路は、前記複数の制御ゲート線及び前記セルソース線を短絡した後、当該複数の制御ゲート線及びセルソース線の電圧を接地線に放電するイコライズ回路を有し、リセット期間において、前記メモリセルのウェルに印加された消去電圧を前記イコライズ回路を介して前記制御ゲート線に放電する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記セルアレイは、前記メモリセルのウェルに接合されたセルソース線を有し、
   前記消去回路は、前記リセット期間において、前記メモリセルのウェルに印加された消去電圧を前記セルソース線を介して前記制御ゲート線に放電する
   ことを特徴とする請求項１〜４記載の不揮発性半導体記憶装置。
6. 前記制御ゲート線の電圧は、前記リセット期間において、前記ウェルに印加された消去電圧の低下に追従して低下する
   ことを特徴とする請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。

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