JP2021040002A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】実パターンにおけるピラーと上層配線との合わせずれ検出すること。【解決手段】実施形態の半導体記憶装置１は、第１の階層に配置され、複数の導電層ＷＬが絶縁層ＩＬを介して積層された積層体ＬＭａ，ＬＭｂと、積層体内を積層体の積層方向に延びる第１のピラーＰＬと、第１の階層より上の第２の階層に配置される第１の上層構造ＣＨと、第１の階層と第２の階層との合わせずれを検査する合わせずれマークＭＫと、を備え、合わせずれマークは、合わせずれ検査領域の第１の階層を積層体の積層方向に延びる第２のピラーＰＬｄと、合わせずれ検査領域の第２の階層に配置され、上面視で第２のピラーと重なる第２の上層構造ＣＨｄと、を有する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリは、高さ方向に複数のメモリセルが配置されたピラーを有する。３次元不揮発性メモリの製造工程では、ピラーの形成後に上層の配線等を形成する際、ピラーと上層配線との合わせずれを検査する合わせずれマークが用いられる。
しかしながら、上記の合わせずれ検査をパスした場合でも、実パターンにおいてピラーと上層配線との合わせずれが生じてしまう場合がある。
特開２０１２−２５５７５６号公報
一つの実施形態は、実パターンにおけるピラーと上層配線との合わせずれ検出することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、第１の階層に配置され、複数の導電層が絶縁層を介して積層された積層体と、前記積層体内を前記積層体の積層方向に延びる第１のピラーと、前記複数の導電層の少なくとも一部と前記第１のピラーとの交差部にそれぞれ形成される複数のメモリセルと、前記第１の階層より上の第２の階層に配置される第１の上層構造と、前記積層体の外側の合わせずれ検査領域の前記第１の階層に配置される第１のマーク、及び前記合わせずれ検査領域の前記第２の階層に配置される第２のマークを含み、前記第１の階層と前記第２の階層との合わせずれを検査する合わせずれマークと、を備え、前記合わせずれマークは、前記合わせずれ検査領域の前記第１の階層を前記積層体の積層方向に延びる第２のピラーと、前記合わせずれ検査領域の前記第２の階層に配置され、上面視で前記第２のピラーと重なる第２の上層構造と、をさらに含む。
図１は、実施形態１にかかる半導体記憶装置の構成例を示す平面図である。 図２は、実施形態１にかかる半導体記憶装置の構成例を示す断面図である。 図３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図８は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図９は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１０は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１１は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１２は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１８は、実施形態１にかかる合わせずれマークを用いた合わせずれ検査の様子を示す模式図である。 図１９は、実施形態１にかかる合わせずれマークを用いた合わせずれ検査方法の手順の一例を示すフロー図である。 図２０は、実施形態１にかかるマークにおいて合わせずれが発生した場合の模式図である。 図２１は、実施形態２にかかる半導体記憶装置の合わせずれマークの構成例を示す平面図である。 図２２は、実施形態２にかかる半導体記憶装置の構成例を示す断面図である。 図２３は、実施形態２にかかるマークにおいて合わせずれが発生した場合の模式図である。 図２４は、実施形態２の変形例にかかる検査対象品の構成例を示す断面図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
［実施形態１］
以下、図面を参照して、実施形態１について詳細に説明する。
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１のチップへの切り出し前の構成例を示す平面図である。図１（ａ）は、複数の半導体記憶装置１が配置されたショット領域ＡＲｓの平面図を示す。図１（ｂ）は、半導体記憶装置１のチップ領域ＡＲｃの一部拡大図を示す。図１（ｃ）は、半導体記憶装置１のカーフ領域ＡＲｋの一部拡大図を示す。図１（ｄ）は、図１（ｃ）の更に一部を拡大した図である。
なお、実施形態１においては、後述のピラーＰＬが配置される階層と、後述のプラグＣＨが配置される階層とを基準に、半導体記憶装置１の上下の向きを規定する。すなわち、ピラーＰＬが配置される第１の階層が、プラグＣＨが配置される第２の階層よりも下層であるものとして半導体記憶装置１の上下の向きが規定される。
図１（ａ）に示すように、チップへの切り出し前、半導体記憶装置１はショット領域ＡＲｓを有する。ショット領域ＡＲｓは、１回のリソグラフィで露光される領域であり、複数のチップ領域ＡＲｃを含む。チップ領域ＡＲｃは互いにカーフ領域ＡＲｋで隔てられている。
チップに切り出された後、半導体記憶装置１は、チップ領域ＡＲｃと略等しいサイズとなる。カーフ領域ＡＲｋは、半導体記憶装置１をチップに切り出す際、ダイシングにより一部または全部が消失する。
チップ領域ＡＲｃ内には、少なくとも１つのメモリ部ＭＥＭおよび複数の周辺回路ＰＥＲが配置される。図１（ａ）の例では、チップ領域ＡＲｃの中央にメモリ部ＭＥＭが配置され、メモリ部ＭＥＭのＸ方向両側に図示しないロウデコーダ等を含む周辺回路ＰＥＲが配置される。また、メモリ部ＭＥＭのＹ方向片側には、図示しないセンスアンプ等を含む周辺回路ＰＥＲが配置される。
メモリ部ＭＥＭには複数のメモリセルが３次元に配置される。つまり、半導体記憶装置１は、例えば３次元不揮発性メモリとして構成される。周辺回路ＰＥＲはメモリセルの動作に寄与する。ロウデコーダは、動作対象のメモリセルが含まれる領域を特定する。センスアンプはメモリセルが保持するデータをセンスする。
カーフ領域ＡＲｋには、複数の合わせずれマークＭＫが配置されている。複数の合わせずれマークＭＫは、例えばショット領域ＡＲｓ内に略均等に配置される。図１（ａ）の例では、合わせずれマークＭＫは、ショット領域ＡＲｓのＸ方向両端部の上隅、中央付近、及び下隅に配置されている。
図１（ｂ）に示すように、チップ領域ＡＲｃのメモリ部ＭＥＭは、Ｘ方向に帯状に延びる複数のコンタクトＬＩで区切られている。メモリ部ＭＥＭ内には複数のピラーＰＬが配置される。ピラーＰＬは、その側面に複数のメモリセルを形成させる。ピラーＰＬ及びメモリセルの詳細構成については後述する。ピラーＰＬ上にはピラーＰＬと図示しないビット線とを接続するプラグＣＨが配置されている。なお、一部のプラグＣＨを有さないピラーＰＬは、複数のピラーＰＬの規則的な配列を維持するために配置される。それらの側面にメモリセルは形成されないか、それらのメモリセルの機能は有効ではない。
メモリ部ＭＥＭのＸ方向端部は階段状となっている。これにより、階段状の構造の各段には、高さ方向に並ぶメモリセルにそれぞれ接続されるワード線が引き出される。各段のワード線は、階段状構造の各段に配置されるコンタクトＣＣに接続される。
チップ領域ＡＲｃの周辺回路ＰＥＲは複数のトランジスタＴＲを含む。トランジスタＴＲにはコンタクトＣＳが接続されている。トランジスタＴＲのコンタクトＣＳと、上述のワード線のコンタクトＣＣとは、例えば配線ＭＸで接続されている。これにより、メモリセルを動作させる電圧を周辺回路ＰＥＲからワード線に印加することができる。
図１（ｃ）に示すように、カーフ領域ＡＲｋの合わせずれマークＭＫは、マークＭＫｐ、マークＭＫｃ、及びマークＭＫｐｃを備える。
マークＭＫｐは、ピラーＰＬが形成される階層に、ピラーＰＬの形成時に並行して形成される。マークＭＫｃは、プラグＣＨが形成される階層に、プラグＣＨの形成時に並行して形成される。合わせずれマークＭＫは、例えばグレーチング状のマークＭＫｐ，ＭＫｃが組み合わされたグレーチング型オーバレイマーク（ＡＩＭマーク）として構成されている。
ただし、合わせずれマークＭＫは、ボックス形状のマークＭＫｐ，ＭＫｃが組み合わされたボックスインボックス型、バー形状のマークＭＫｐ，ＭＫｃが組み合わされたバーインバー型等、他のタイプであってもよい。
図１（ｄ）に示すように、マークＭＫｐｃは、領域ＡＲｓｍと領域ＡＲｂｇとを有し、それぞれの領域ＡＲｓｍ，ＡＲｂｇに、ダミーピラーＰＬｄとダミープラグＣＨｄとを含む。
ダミーピラーＰＬｄは、ピラーＰＬが形成される階層に、ピラーＰＬの形成時に並行して形成される。ダミーピラーＰＬｄは、例えばピラーＰＬと略等しいサイズを有する。
ダミープラグＣＨｄは、プラグＣＨが形成される階層に、プラグＣＨの形成時に並行して形成される。領域ＡＲｓｍ内のダミープラグＣＨｄは、例えばプラグＣＨと略等しいサイズを有し、１つのダミープラグＣＨｄが１つのダミーピラーＰＬｄ上に重なるように配置される。領域ＡＲｂｇ内のダミープラグＣＨｄは、例えばプラグＣＨよりも大きなサイズを有し、１つのダミープラグＣＨｄが複数のダミーピラーＰＬｄ上に重なるように配置される。
マークＭＫｐｃは、例えば組み合わされたマークＭＫｐ，ＭＫｃの中央部のマークＭＫｐ，ＭＫｃとは重ならない位置に配置される。ただし、マークＭＫｐｃはそれ以外の位置に配置されてもよい。その場合であっても、マークＭＫｐｃは、マークＭＫｐ，ＭＫｃの外縁付近等のマークＭＫｐ，ＭＫｃの近傍に配置されることが好ましい。マークＭＫｐ，ＭＫｃ，ＭＫｐｃが配置される領域を合わせずれ検査領域ＡＲｍと呼ぶ。
合わせずれマークＭＫは、半導体記憶装置１の製造工程において、異なる階層に形成される構成同士の合わせずれ検査に用いられる。より具体的には、合わせずれマークＭＫは、プラグＣＨの形成時に、下層のピラーＰＬに対するプラグＣＨの合わせずれ検査に用いられる。
図２は、実施形態１にかかる半導体記憶装置１の構成例を示す断面図である。図２（ａ）は、半導体記憶装置１のメモリ部ＭＥＭにおけるＹ方向断面図である。図２（ｂ）は、半導体記憶装置１の周辺回路ＰＥＲにおけるＹ方向断面図である。図２（ｃ）は、半導体記憶装置１のマークＭＫｐｃが有する領域ＡＲｂｇにおけるＹ方向断面図である。
図２（ａ）に示すように、半導体記憶装置１は例えばシリコン基板等の基板Ｓｕｂを備える。メモリ部ＭＥＭにおいて、基板Ｓｕｂは、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有し、ｐウェル１２内に複数のｎ＋拡散領域１３を有する。
基板Ｓｕｂ上には、導電層としてのワード線ＷＬと、絶縁層ＩＬとが交互に複数積層された積層体ＬＭａが配置されている。積層体ＬＭａ上には、接合層Ｂｉを介して、導電層としてのワード線ＷＬと、絶縁層ＩＬとが交互に複数積層された積層体ＬＭｂが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＩＬ及び接合層Ｂｉは、例えばＳｉＯ２層等である。
なお、図２（ａ）の例では、積層体ＬＭａ，ＬＭｂはそれぞれ７層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層体ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。
積層体ＬＭａ，ＬＭｂ及び積層体ＬＭｂ上層の絶縁層５３を貫通し、積層体ＬＭａ，ＬＭｂをＹ方向に分割する複数のコンタクトＬＩは、基板Ｓｕｂのｎ＋拡散領域１３上に配置されている。個々のコンタクトＬＩは、コンタクトＬＩの内壁を覆う絶縁層５１を有する。コンタクトＬＩの絶縁層５１の更に内側には導電層２０が充填されている。絶縁層５１は例えばＳｉＯ２層等である。導電層２０は例えばポリシリコン層またはタングステン層等である。
このように、導電層２０を有するコンタクトＬＩが、基板Ｓｕｂのｎ＋拡散領域１３上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。
２つのコンタクトＬＩ間の積層体ＬＭａ，ＬＭｂには、複数のピラーＰＬが配置されている。個々のピラーＰＬは、積層体ＬＭａ，ＬＭｂ及び接合層Ｂｉを貫通し、積層体ＬＭａ，ＬＭｂのメモリ部ＭＥＭにマトリクス状に配置されている。個々のピラーＰＬは、接合層Ｂｉ中に接合部Ｂｐを有する。
個々のピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層ＣＲは例えばＳｉＯ２層等である。個々のピラーＰＬがメモリ層ＭＥ及びチャネル層ＣＮを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。
積層体ＬＭｂ上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。個々のピラーＰＬのチャネル層ＣＮは、絶縁層５３，５４を貫通するプラグＣＨを介してビット線等の上層配線と接続される。個々のコンタクトＬＩの導電層２０は、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
なお、ピラーＰＬが配置された積層体ＬＭａ，ＬＭｂを第１の階層と呼ぶことがある。第１の階層よりも上層の階層であって、プラグＣＨが配置される絶縁層５３，５４を第２の階層と呼ぶことがある。また、ピラーＰＬよりも上層の階層に配置されるプラグＣＨは第１の上層構造の一例である。第１の上層構造に、プラグＣＨより更に上層のビット線およびビット線の上層配線等を含めてもよい。
図２（ｂ）に示すように、周辺回路ＰＥＲは複数のトランジスタＴＲを有する。個々のトランジスタＴＲは、ゲート電極ＧＥおよびゲート電極ＧＥ両側の基板Ｓｕｂに形成されたアクティブ領域ＡＡを有する。トランジスタＴＲを含む周辺回路ＰＥＲは、例えば図２（ａ）の積層体ＬＭｂ上面の高さと略等しい高さの絶縁層５２により覆われている。換言すれば、絶縁層５２は第１の階層としての積層体ＬＭａ，ＬＭｂと同じ階層に配置されていると言える。
トランジスタＴＲのゲート電極ＧＥには、周辺回路ＰＥＲを覆う絶縁層５２を貫通してコンタクトＣＳが接続されている。コンタクトＣＳは、図２（ａ）の接合層Ｂｉと同じ高さ位置に接合部Ｂｃを有する。コンタクトＣＳの上端部は、絶縁層５２を覆う絶縁層５３中に配置される配線層ＭＸと接続される。配線層ＭＸは、上述のように、階段状に引き出されたワード線ＷＬに接続するコンタクトＣＣと接続される。
なお、トランジスタＴＲのアクティブ領域ＡＡに対して、絶縁層５２を貫通してコンタクト（不図示）が更に接続されてもよい。
周辺回路ＰＥＲを覆う絶縁層５２上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。絶縁層５３中の配線層ＭＸは、絶縁層５４を貫通するプラグＶ０を介して上層配線と接続される。
図２（ｃ）に示すように、マークＭＫｐｃは、ダミーピラーＰＬｄ及びダミープラグＣＨｄを有する。
ダミーピラーＰＬｄは、ピラーＰＬと同じ第１の階層に配置され、例えばピラーＰＬと同様のサイズ及び構成を備える。つまり、ダミーピラーＰＬｄは、ピラーＰＬが配置される積層体ＬＭａ，ＬＭｂと同じ高さ位置に配置される絶縁層５２内を貫通する。ダミーピラーＰＬｄにおける、ピラーＰＬの接合部Ｂｐと同じ高さ位置には、接合部Ｂｐｄが配置される。
また、ダミーピラーＰＬｄは、ダミーピラーＰＬｄの外周側から順に、複数のダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。ダミー層ＣＮｄはダミーピラーＰＬｄの底部にも配置される。または、ダミー層ＭＥｄ，ＣＮｄの両方がダミーピラーＰＬｄの底部に配置されてもよい。ダミー層ＭＥｄは、上述のメモリ層ＭＥと同様、例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層された層である。ダミー層ＣＮｄは、上述のチャネル層ＣＮと同様、例えばアモルファスシリコン層またはポリシリコン層等である。ダミー層ＣＲｄは、上述のコア層ＣＲと同様、例えばＳｉＯ２層等である。
ダミープラグＣＨｄは、プラグＣＨと同じ第２の階層に配置される。つまり、ダミープラグＣＨｄは、プラグＣＨが配置される絶縁層５３，５４を貫通する。また、ダミープラグＣＨｄは、プラグＣＨと同種の導電材料から構成される。ただし、ダミープラグＣＨｄは、ＳｉＯ２層等の絶縁材料から構成されていてもよい。
また、ダミープラグＣＨｄは、領域ＡＲｂｇでは例えばプラグＣＨよりも大きいサイズに構成される。より具体的には、ダミープラグＣＨｄは、例えば４つのダミーピラーＰＬｄ上に跨って、これらに重なるように配置される。
なお、ダミーピラーＰＬｄが配置される第１の階層、つまり、絶縁層５２よりも上層の第２の階層に配置されるダミープラグＣＨｄは第２の上層構造の一例である。
（半導体記憶装置の製造方法）
次に、図３〜図１８を用いて、実施形態１の半導体記憶装置１の製造方法の例について説明する。
図３〜図１７は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示すフロー図である。同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる部位を示す。図３〜図１７の（ａ）は図２（ａ）の部位に相当し、（ｂ）は図２（ｂ）の部位に相当し、（ｃ）は図２（ｃ）の部位に相当する。
図３（ａ）（ｂ）（ｃ）に示すように、表層部にｎウェル１１、ｐウェル１２、及び複数のｎ＋拡散領域１３等が形成された基板Ｓｕｂ上に、犠牲層ＳＣと絶縁層ＩＬとが交互に複数積層された積層体ＬＭａｓを形成する。犠牲層ＳＣは、例えばＳｉＮ層等の絶縁層であり、後に導電材料と置き換えられてワード線ＷＬとなる層である。積層体ＬＭａｓ上には接合層Ｂｉを形成する。
図４（ｂ）に示すように、周辺回路ＰＥＲが形成される領域において基板Ｓｕｂ上から積層体ＬＭａｓをすべて除去し、基板Ｓｕｂにアクティブ領域ＡＡ、ゲート電極ＧＥを含むトランジスタＴＲ等を形成する。トランジスタＴＲは全体が、積層体ＬＭａｓ上の接合層Ｂｉの高さまで絶縁層５２で覆われる。
図４（ｃ）に示すように、合わせずれマークＭＫが形成される領域において基板Ｓｕｂ上から積層体ＬＭａｓをすべて除去する。合わせずれマークＭＫが形成される領域は全体が、積層体ＬＭａｓ上の接合層Ｂｉの高さまで絶縁層５２で覆われる。
なお、図４には示されないが、このタイミングで、除去されずに残った図４（ａ）の積層体ＬＭａｓの端部に階段状の構造が形成される。
図５（ａ）に示すように、積層体ＬＭａｓに、ピラーＰＬの下層構造に犠牲層が充填されたピラーＰＬｓを形成する。すなわち、積層体ＬＭａｓ及び接合層Ｂｉを貫通し、接合層Ｂｉにおいて拡径されたメモリホールを形成し、メモリホールの内側に、アモルファスシリコン層等の犠牲層を充填する。これにより、上端部に接合部Ｂｐｓを有するピラーＰＬｓが形成される。
図５（ｂ）に示すように、コンタクトＣＳの下層構造に犠牲層が充填されたコンタクトＣＳｓ及び接合部Ｂｃｓを、トランジスタＴＲのゲート電極ＧＥ上に形成する。すなわち、トランジスタＴＲ上方の絶縁層５２をゲート電極ＧＥ上面まで貫通し、上端部が拡径されたコンタクトホールを形成し、コンタクトホール内にアモルファスシリコン層等の犠牲層を充填する。アモルファスシリコン層等の犠牲層は後に導電材料と置き換えられてコンタクトＣＳ及び接合部Ｂｃを形成することとなる層である。
図５（ｃ）に示すように、ダミーピラーＰＬｄの下層構造に犠牲層が充填されたダミーピラーＰＬｄｓを形成する。すなわち、絶縁層５２を貫通し、上端部が拡径されたダミーホールを形成し、ダミーホールの内側に、アモルファスシリコン層等の犠牲層を充填する。これにより、上端部に接合部Ｂｐｄｓを有するダミーピラーＰＬｄが形成される。
図６（ａ）（ｂ）（ｃ）に示すように、各部の上層に犠牲層ＳＣと絶縁層ＩＬとが交互に複数積層された積層体ＬＭｂｓを形成する。つまり、図６（ａ）に示す部位では、接合層Ｂｉを介して積層体ＬＭａｓ上に積層体ＬＭｂｓが形成される。図６（ｂ）（ｃ）に示す部位では、絶縁層５２上に積層体ＬＭｂｓが形成される。
図７（ｂ）に示すように、周辺回路ＰＥＲを形成した領域において絶縁層５２上から積層体ＬＭｂｓをすべて除去した後、絶縁層５２で埋め戻す。これにより、トランジスタＴＲ全体が、積層体ＬＭｂｓの最上層と略等しい高さまで絶縁層５２で覆われる。
図７（ｃ）に示すように、合わせずれマークＭＫが形成される領域において絶縁層５２上から積層体ＬＭｂｓをすべて除去した後、絶縁層５２で埋め戻す。これにより、ダミーピラーＰＬｄｓが、積層体ＬＭｂｓの最上層と略等しい高さまで絶縁層５２で覆われる。
なお、図７には示されないが、このタイミングで、除去されずに残った図７（ａ）の積層体ＬＭｂｓの端部に階段状の構造が形成される。
図８（ａ）に示すように、ピラーＰＬｓの接合部Ｂｐｓと接するように、積層体ＬＭｂｓを貫通するメモリホールＵＭＨを形成する。また、メモリホールＵＭＨを介して、下層の接合部Ｂｐｓ及びピラーＰＬｓから犠牲層を除去する。これにより、積層体ＬＭａｓを貫通する下層のメモリホールＬＭＨと、上層のメモリホールＵＭＨとが接合部Ｂｐｈを介して連通される。
図８（ｃ）に示すように、絶縁層５２の上端からダミーピラーＰＬｄｓの接合部Ｂｐｄｓに到達するダミーホールＵＭＨｄを形成する。また、ダミーホールＵＭＨｄを介して、下層の接合部Ｂｐｄｓ及びダミーピラーＰＬｄｓから犠牲層を除去する。これにより、絶縁層５２を貫通する上下のダミーホールＵＭＨｄ，ＬＭＨｄが接合部Ｂｐｄｈを介して連通される。
図９（ａ）に示すように、ピラーＰＬを積層体ＬＭａｓ，ＬＭｂｓに形成する。すなわち、メモリホールＬＭＨ，ＵＭＨ及び接合部Ｂｐｈの内壁側から順に、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等のメモリ層ＭＥ、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮ、及びＳｉＯ２層等のコア層ＣＲを形成する。チャネル層ＣＮはメモリホールの底部にも形成する。これにより、中央部に接合部Ｂｐを有するピラーＰＬが形成される。
図９（ｃ）に示すように、ダミーピラーＰＬｄを絶縁層５２内に形成する。すなわち、
ダミーホールＬＭＨｄ，ＵＭＨｄ及び接合部Ｂｐｄｈの内壁側から順に、ＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層等のダミー層ＭＥｄ、アモルファスシリコン層またはポリシリコン層等のダミー層ＣＮｄ、及びＳｉＯ２層等のダミー層ＣＲｄを形成する。ダミー層ＣＮｄは、ホールの底面にも形成される。ダミー層ＭＥｄ，ＣＮｄの両方がダミーピラーＰＬｄの底面に形成されてもよい。これにより、中央部に接合部Ｂｐｄを有するダミーピラーＰＬｄが形成される。
図１０（ａ）（ｂ）（ｃ）に示すように、各部の上層に絶縁層５３を形成する。つまり、図１０（ａ）に示す部位では、積層体ＬＭｂｓ上に絶縁層５３が形成される。図１０（ｂ）（ｃ）に示す部位では、絶縁層５２上に絶縁層５３が形成される。
図１０（ａ）に示すように、絶縁層５３、積層体ＬＭｂｓ、接合層Ｂｉ、積層体ＬＭａｓを貫通し、基板Ｓｕｂ表層のｎ＋拡散領域１３に到達するスリットＳＴを形成する。
図１１（ａ）に示すように、積層体ＬＭａｓ，ＬＭｂｓを貫通するスリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓ中の犠牲層ＳＣを除去する。これにより、各絶縁層ＩＬ間にギャップが形成された積層体ＬＭａｇ，ＬＭｂｇが形成される。
図１２（ａ）に示すように、積層体ＬＭａｇ，ＬＭｂｇを貫通するスリットＳＴを介して、積層体ＬＭａｇ，ＬＭｂｇ中のギャップに導電材料を充填する。これにより、各絶縁層ＩＬ間にワード線ＷＬが形成された積層体ＬＭａ，ＬＭｂが形成される。
図１１（ａ）及び図１２（ａ）のように、犠牲層ＳＣをワード線ＷＬに置き換える処理をリプレースと呼ぶことがある。
図１３（ａ）に示すように、スリットＳＴの内壁に絶縁層５１を形成する。絶縁層５１の更に内側に導電層２０を充填する。これにより、ｎ＋拡散領域１３と接続されたコンタクトＬＩが形成される。
図１４（ｂ）に示すように、絶縁層５２の上端からコンタクトＣＳｓの接合部Ｂｃｓに到達するコンタクトホールＵＣＳｈを形成する。また、コンタクトホールＵＣＳｈを介して下方の接合部Ｂｃｓ及びコンタクトＣＳｓから犠牲層を除去する。これにより、絶縁層５２を貫通する上下のコンタクトホールＵＣＳｈ，ＬＣＳｈが接合部Ｂｃｈを介して連通される。
また、絶縁層５３の表層部に、コンタクトホールＵＣＳｈと接続する配線層ＭＸ用の溝ＭＸｔを形成する。
なお、図１４には示されないが、このタイミングで、図１４（ａ）の積層体ＬＭａ，ＬＭｂ端部の階段状構造の各段に、ワード線ＷＬと接続されるコンタクトホールが形成される。上記の溝ＭＸｔは、これらのコンタクトホールとも接続される。
図１５（ｂ）に示すように、コンタクトホールＵＣＳｈ，ＬＣＳｈ、接合部Ｂｃｈ、及び溝ＭＸｔを導電材料で充填して、接合部Ｂｃを有するコンタクトＣＳとそれに接続される配線層ＭＸとを形成する。
以上のように、図１４及び図１５において、コンタクトＣＳとコンタクトＣＳに接続される配線層ＭＸとを一括して形成する方法をデュアルダマシン法と呼ぶことがある。
図１６（ａ）（ｂ）（ｃ）に示すように、絶縁層５３上に絶縁層５４を形成する。
図１６（ａ）に示すように、絶縁層５３，５４を貫通し、ピラーＰＬのチャネル層ＣＮに接続されるホールＣＨｈが形成される。絶縁層５４を貫通し、コンタクトＬＩに接続されるホールＶ０ｈが形成される。
図１６（ｂ）に示すように、絶縁層５４を貫通し、配線ＭＸに接続されるホールＶ０ｈが形成される。
図１６（ｃ）に示すように、絶縁層５３，５４を貫通し、複数のダミーピラーＰＬｄ上に開口するダミーホールＣＨｄｈが形成される。
図１７（ａ）に示すように、ホールＣＨｈを導電材料で充填し、ピラーＰＬのチャネル層ＣＮに接続されるプラグＣＨが形成される。ホールＶ０ｈを導電材料で充填し、コンタクトＬＩに接続されるプラグＶ０が形成される。
図１７（ｂ）に示すように、ホールＶ０ｈを導電材料で充填し、配線層ＭＸを介してコンタクトＣＳに接続されるプラグＶ０が形成される。
図１７（ｃ）に示すように、ダミーホールＣＨｄｈを導電材料で充填し、複数のダミーピラーＰＬｄを覆うダミープラグＣＨｄが形成される。ただし、ダミーホールＣＨｄｈを絶縁材料で充填してダミープラグＣＨｄを形成してもよい。
その後、図１７（ｃ）のダミープラグＣＨｄを除く、プラグＣＨ，Ｖ０等の上層にビット線等の上層配線が形成される。
以上により、実施形態１の半導体記憶装置１が製造される。
ところで、図１６（ａ）において、ピラーＰＬ上にホールＣＨｈを形成する工程では、合わせずれマークＭＫを用いて合わせずれ検査が行われる。
図１８は、実施形態１にかかる合わせずれマークＭＫを用いた合わせずれ検査の様子を示す模式図である。
図１８（ａ）（ｂ）は、リソグラフィ技術によって、ホールＣＨｈを形成する際のマスクとなるレジストパターン等のマスクパターンを形成した後、合わせずれマークＭＫを光学顕微鏡等の光学的な手法で観測したときの様子である。
マークＭＫｐは、積層体ＬＭａ，ＬＭｂにおけるピラーＰＬの形成と並行して、カーフ領域ＡＲｋの絶縁層５２に形成されたグレーチングパターンから構成される。マークＭＫｃは、絶縁層５４上に形成されたマスクパターンから構成される。
このように、マスクパターンが形成された状態において、絶縁層５２に形成されたマークＭＫｐは、絶縁層５３，５４及びマスク膜等に覆われた状態である。しかし、光学的手法によれば、最表層から下層の構成を透かし見ることができる。したがって、下層のマークＭＫｐと最表層のマークＭＫｃとを同時に観測することができる。
図１８（ａ）は、マークＭＫｐ，ＭＫｃが互いに正しく組み合わされており、合わせずれのない状態である。この状態のときには、チップ領域ＡＲｃ内の実パターンにおいても、マスクパターンのホール部分がピラーＰＬ上に重なるよう配置されているものと見做される。
図１８（ｂ）は、マークＭＫｐ，ＭＫｃがずれた状態で組み合わされており、合わせずれが生じた状態である。この状態のときには、チップ領域ＡＲｃ内の実パターンにおいても、マスクパターンのホール部分がピラーＰＬ上から外れて形成されてしまっている恐れがある。
図１８（ｂ）の例に限らず、マークＭＫｐ，ＭＫｃのずれが観測された場合には、合わせずれのあるマスクパターンを剥離して、図１８（ａ）の状態となるよう、再度、マスクパターンを形成し直す。これにより、マスクパターンがピラーＰＬからずれた状態で、ホールＣＨｈが形成されてしまうのを抑制することができる。
図１８（ｃ）（ｄ）は、合わせずれマークＭＫのマークＭＫｐｃを、インラインＳＥＭ等の電子顕微鏡で観測したときの様子である。インラインＳＥＭは、基板Ｓｕｂの最表面の様子を上面から観測することができ、トップビューＳＥＭなどとも呼ばれる。
マークＭＫｐｃは、マークＭＫｐ，ＭＫｃよりもパターンのサイズが小さく、チップ領域ＡＲｃ内の実パターン程度に微細なパターンであるので、光学顕微鏡では観測することはできず、電子顕微鏡を用いた観測が行われる。ただし、光学的手法によらない電子顕微鏡では、基板Ｓｕｂの最表面しか観測することができない。
図１８（ｃ）は、図１８（ａ）（ｂ）と同様、マスクパターンＭＳＫを形成した後の領域ＡＲｂｇにおけるマークＭＫｐｃの様子である。この状態では、マークＭＫｐｃの最表層にあるマスクパターンＭＳＫしか観測することができず、絶縁層５３の下層のダミーピラーＰＬを透かし見ることはできない。
図１８（ｄ）は、ホールＣＨｈ及びダミーホールＣＨｄｈを形成した後のマークＭＫｐｃの様子である。つまり、図１８（ｄ）は、上述の図１６（ｃ）の状態を電子顕微鏡で観測したときの様子である。上述のマスクパターンＭＳＫをマスクに絶縁層５３，５４をエッチング除去し、ホールＣＨｈ及びダミーホールＣＨｄｈを形成することで、ダミーホールＣＨｄｈの底面にダミーピラーＰＬｄの上端部が露出し、ダミーピラーＰＬｄを観測することが可能になる。したがって、ダミーホールＣＨｄｈとダミーピラーＰＬｄとを同時に観測できる。
図１８（ｄ）に示す例では、ダミーホールＣＨｄｈの底面には、底面の中央部に４つのダミーピラーＰＬｄが偏りなく形成されている。この状態のときには、チップ領域ＡＲｃ内の実パターンにおいても、絶縁層５３，５４に形成されたホールＣＨｈがピラーＰＬ上に重なるよう配置されているものと推定される。
なお、図１８（ｄ）に示す領域ＡＲｂｇだけでなく、周辺の領域ＡＲｓｍまで含め、マークＭＫｐｃ全体におけるダミーピラーＰＬｄの重心位置とダミーホールＣＨｄｈの重心位置とのずれ量を観測すれば、より精度の高い合わせずれ検査が可能になる。
このように、マスクパターン形成時にマークＭＫｐ，ＭＫｃが図１８（ａ）の状態となっていることを確認し、ダミーホールＣＨｄｈ形成後のマークＭＫｐｃが図１８（ｄ）の状態となっていることを確認することで、ホールＣＨｈがピラーＰＬ上に正しく形成されたか否かが判る。
（合わせずれ検査方法）
次に、図１９を用いて、実施形態１の合わせずれマークＭＫを用いた合わせずれ検査方法の例について説明する。図１９は、実施形態１にかかる合わせずれマークＭＫを用いた合わせずれ検査方法の手順の一例を示すフロー図である。実施形態１の合わせずれ検査方法は、実施形態１の半導体記憶装置１の製造方法の一環として実施される。
図１９に示すように、ホールＣＨｈを形成する際のマスクパターンが形成された基板Ｓｕｂの所定の合わせずれマークＭＫを光学顕微鏡で観測する（ステップＳ１０１）。
合わせずれマークＭＫのマークＭＫｐ，ＭＫｃの合わせずれ量が許容される所定範囲内か否かを判定する（ステップＳ１０２）。
合わせずれ量が所定範囲内になければ（ステップＳ１０２：Ｎｏ）、マスクパターンの再形成指示を出し（ステップＳ１０３）、合わせずれが所定範囲内になるまでステップＳ１０１，Ｓ１０２を繰り返す。
合わせずれ量が所定範囲内であれば（ステップＳ１０２：Ｙｅｓ）、合わせずれが所定範囲内のマスクパターンをマスクに絶縁層５３，５４をエッチング加工して、ホールＣＨｈ及びダミーホールＣＨｄｈを形成する指示を出す（ステップＳ１０４）。
ホールＣＨｈ及びダミーホールＣＨｄｈが形成された基板Ｓｕｂの、所定のチップの合わせずれマークＭＫを電子顕微鏡で観測する（ステップＳ１０５）。
合わせずれが生じていたら（ステップＳ１０６：Ｙｅｓ）、そのチップを不良品と判定し、また、次回のマスクパターン形成時に合わせずれ結果をフィードバックさせる（ステップＳ１０７）。合わせずれ結果のフィードバックをかけるのは、例えば、合わせずれの発生した基板Ｓｕｂの次の基板Ｓｕｂに対してであってもよいし、合わせずれの発生したロットの次のロットに対してであってもよい。
合わせずれが生じていなければ（ステップＳ１０６：Ｎｏ）、そのチップを良品と判定する（ステップＳ１０８）。
基板Ｓｕｂ上の全チップに対して合わせずれ検査済みであるか否かを判定する（ステップＳ１０９）。全チップ検査済みでなければ（ステップＳ１０９：Ｎｏ）、次のチップに対してステップＳ１０５からの処理を繰り返す。全チップ検査済みであれば（ステップＳ１０９：Ｙｅｓ）処理を終了する。
以上により、実施形態１の合わせずれマークＭＫを用いた合わせずれ検査方法が終了する。
３次元不揮発性メモリ等の半導体記憶装置の製造工程においては、ピラー上にプラグ形成のためのホールを形成する。このとき、例えば光学顕微鏡にてグレーチング型の合わせずれマーク等を観測して、ピラーに対するマスクパターンの合わせずれ検査を行うことがある。
しかしながら、このような合わせずれ検査をパスした場合であっても、実パターンであるピラーとピラー上のホールとに合わせずれが生じてしまう場合がある。発明者らは、その理由の１つとして、ピラーとピラー用の合わせずれマークとが傾いて形成されてしまう場合があるためであるという知見を得た。傾いた合わせずれマークを上面から透かし見ると、合わせ対象であるマークの上端部を正確に検出できず、そこから外れた位置に対してホールパターンが合わせ込まれてしまう場合がある。この場合、実際のピラーとホールとに合わせずれが発生しているか否か、また、その合わせずれ量がどの程度なのかを検出することができない。
実施形態１の半導体記憶装置１によれば、合わせずれマークＭＫは、光学顕微鏡で合われずれ検査が可能なマークＭＫｐ，ＭＫｃと、電子顕微鏡で合わせずれ検査が可能なマークＭＫｐｃと、を備える。これにより、マークＭＫｐｃにおけるダミーピラーＰＬｄとダミーホールＣＨｄｈとの合わせずれの有無および合わせずれ量から、実際のピラーＰＬとホールＣＨｈとの合わせずれの有無および合わせずれ量を判定することができる。
図２０は、実施形態１にかかるマークＭＫｐｃにおいて合わせずれが発生した場合の模式図である。図２０において、マークＭＫｐ，ＭＫｃによる検査はパスしているものとする。
図２０（ａ）は、ホールＣＨｈ及びダミーホールＣＨｄｈの形成後、電子顕微鏡にてマークＭＫｐｃに合わせずれが観測された状態を示す。マークＭＫｐｃの観測結果によれば、ダミーピラーＰＬｄに対して、ダミーホールＣＨｄｈには紙面右側への合わせずれが発生している。
このような合わせずれの一因としては、ダミーピラーＰＬｄの傾きがある。ダミーピラーＰＬｄが傾くのは、例えばダミーホールＬＭＨｄ，ＵＭＨｄをプラズマ加工によりエッチング形成する際、プラズマのシースの傾き等でイオンが基板Ｓｕｂに対して斜めに入射してしまうためと考えられる。
図２０（ｂ）に示すように、合わせずれが生じたマークＭＫｐｃの断面を観測すれば、少なくとも上層のダミーホールＵＭＨｄ加工時の傾きによるダミーピラーＰＬｄ上部の傾きが観測されるはずである。マークＭＫｐ，ＭＫｃを用いた光学顕微鏡による合わせずれ検査では、例えば、傾いたマークＭＫｐ側面の中腹辺りがマークＭＫｐの位置として検出され、それに対してマークＭＫｃは合わせずれが許容される所定範囲内にあるものとしてエッチング加工の指示が出されて形成されたダミーホールＣＨｄｈが、実際にはダミーピラーＰＬｄの上端部に対して合わせずれを起こしてしまうことがある。
図２０（ｃ）に示すように、マークＭＫｐｃに合わせずれが生じた場合のメモリ部ＭＥＭ断面を観測すれば、同様に、メモリホールＵＭＨ加工時の傾きによるピラーＰＬ上部の傾きが観測される。ダミーホールＣＨｄｈと同様、ホールＣＨｈがピラーＰＬに対して合わせずれを起こしている。このように、斜めイオンの入射は、ダミーピラーＰＬｄ及びピラーＰＬの両方に同程度の影響を来す。
したがって、電子顕微鏡でマークＭＫｐｃにおける合わせずれを観測すれば、実パターンにおけるピラーＰＬとホールＣＨｈとの合わせずれの有無および合わせずれ量の定量化が可能である。
このように、実施形態１の半導体記憶装置１によれば、ピラーＰＬとホールＣＨｈとの合わせずれの有無が判るので、そのチップの良不良判定が可能となる。また、ピラーＰＬとホールＣＨｈとの合わせずれ量の定量化が可能となることで、その結果を次回のマスクパターンＭＳＫ形成時にフィードバックすることが可能となる。
実施形態１の半導体記憶装置１によれば、合わせずれマークＭＫはカーフ領域ＡＲｋ内に配置される。積層体ＬＭａ，ＬＭｂと周辺のバルクの絶縁層５２との間には応力が発生する。積層体ＬＭａ，ＬＭｂ内に配置される実パターンは、この応力による歪みを受けており、これによってもピラーＰＬとプラグＣＨとの合わせずれが生じ得る。合わせずれマークＭＫは、応力歪みの影響の少ないカーフ領域ＡＲｋに配置されるので、応力歪み等の合わせずれの他の要因と切り分けて、マークＭＫｐ，ＭＫｃに起因する合わせずれ量を定量化することができる。
実施形態１の半導体記憶装置１によれば、マークＭＫｐ，ＭＫｃとマークＭＫｐｃとは、いずれも合わせずれ検査領域ＡＲｍ内に配置される。つまり、マークＭＫｐｃは、マークＭＫｐ，ＭＫｃ内またはマークＭＫｐ，ＭＫｃ外縁等のマークＭＫｐ，ＭＫｃ近傍に配置される。これにより、類似する周辺環境下でマークＭＫｐ，ＭＫｃとマークＭＫｐｃとの合わせずれ検査の結果を比較することができる。よって、より高い精度で合わせずれ量の定量化が可能となる。
［実施形態２］
以下、図面を参照して、実施形態２について詳細に説明する。実施形態２の半導体記憶装置においては、合わせずれマークが、トランジスタＴＲに接続されるコンタクトＣＳと、コンタクトＣＳに接続される配線層ＭＸとの合わせずれ検査が可能に構成される点が、上述の実施形態１とは異なる。
なお、実施形態２においては、ピラーＰＬが配置される階層と配線層ＭＸが配置される階層とを基準に、実施形態２の半導体記憶装置の上下の向きを規定する。すなわち、ピラーＰＬが配置される第１の階層が、配線層ＭＸが配置される第２の階層よりも下層であるものとして、実施形態２の半導体記憶装置の上下の向きが規定される。
（半導体記憶装置の構成例）
図２１は、実施形態２にかかる半導体記憶装置の合わせずれマークＭＫｘの構成例を示す平面図である。実施形態２の合わせずれマークＭＫｘも半導体記憶装置のカーフ領域に配置される。
図２１（ａ）に示すように、合わせずれマークＭＫｘは、マークＭＫｐ、マークＭＫｍ、及びマークＭＫｐｍを備える。
マークＭＫｐは、上述の実施形態１のマークＭＫｐと同様に構成される。マークＭＫｍは、配線層ＭＸが形成される階層に、配線層ＭＸの形成時に並行して形成される。合わせずれマークＭＫｘは、例えばグレーチング状のマークＭＫｐ，ＭＫｍが組み合わされたＡＩＭマークとして構成されている。ただし、合わせずれマークＭＫｘは他のタイプであってもよい。
図２１（ｂ）に示すように、マークＭＫｐｍは、領域ＡＲｓｍｘと領域ＡＲｂｇｘとを有し、それぞれの領域ＡＲｓｍｘ，ＡＲｂｇｘに、ダミーピラーＰＬｄとダミー配線層ＭＸｄとを含む。
ダミーピラーＰＬｄは、上述の実施形態１のダミーピラーＰＬｄと同様に構成される。
ダミー配線層ＭＸｄは、配線層ＭＸが形成される階層に、配線層ＭＸの形成時に並行して形成される。領域ＡＲｓｍｘ内のダミー配線層ＭＸｄは、例えば配線層ＭＸと同様のサイズを有し、１つのダミー配線層ＭＸｄが１つのダミーピラーＰＬｄ上に重なるように配置される。領域ＡＲｂｇｘ内のダミー配線層ＭＸｄは、例えば配線層ＭＸよりも大きなサイズを有し、１つのダミー配線層ＭＸｄが複数のダミーピラーＰＬｄ上に重なるように配置される。
マークＭＫｐｍは、例えば組み合わされたマークＭＫｐ，ＭＫｍの中央部、または、マークＭＫｐ，ＭＫｃの外縁付近等に配置される。マークＭＫｐ，ＭＫｍ，ＭＫｐｍが配置される領域を合わせずれ検査領域ＡＲｍｘと呼ぶ。
合わせずれマークＭＫｍは、実施形態２の半導体記憶装置の製造工程において、配線層ＭＸの形成時に、下層のコンタクトＣＳ等に対する配線層ＭＸの合わせずれ検査に用いられる。つまり、コンタクトＣＳと配線層ＭＸとは、ピラーＰＬ用のマークＭＫｐを用いて間接的に合わせずれが検査される。
図２２は、実施形態２にかかる半導体記憶装置の構成例を示す断面図である。
図２２（ａ）に示すように、実施形態２の半導体記憶装置におけるメモリ部は実施形態１と同様の構成を備える。図２２（ｂ）に示すように、実施形態２の半導体記憶装置における周辺回路は実施形態１と同様の構成を備える。
なお、実施形態２においても、ピラーＰＬが配置された積層体ＬＭａ，ＬＭｂを第１の階層と呼ぶことがある。一方で、実施形態２においては、第１の階層よりも上層の階層であって、配線層ＭＸが配置される絶縁層５３を第２の階層と呼ぶことがある。ピラーＰＬよりも上層の階層に配置される配線層ＭＸは第１の上層構造の一例である。第１の上層構造に、配線層ＭＸより更に上層のプラグＶ０及びプラグＶ０の上層配線等を含めてもよい。
図２２（ｃ）は、配線層ＭＸと同様のサイズのダミー配線層ＭＸｄが配置される領域ＡＲｓｍｘの断面図である。
図２２（ｃ）に示すように、ダミー配線層ＭＸｄは、配線層ＭＸと同じ第２の階層、つまり、絶縁層５３の表層部に配置される。また、ダミー配線層ＭＸｄは、配線層ＭＸと同種の導電材料から構成される。ただし、ダミー配線層ＭＸｄは、ＳｉＯ２層等の絶縁材料から構成されていてもよい。ダミー配線層ＭＸｄは、例えばダミーピラーＰＬｄの上方に、ダミーピラーＰＬｄと重なるように配置される。
なお、ダミーピラーＰＬｄが配置される第１の階層、つまり、絶縁層５２よりも上層の第２の階層に配置されるダミー配線層ＭＸｄは第２の上層構造の一例である。
合わせずれマークＭＫｘのマークＭＫｐｍを用いた合わせずれ検査は、断面ＳＥＭ等の電子顕微鏡による抜き取り検査により行われる。つまり、マークＭＫｐｍによる合わせずれ検査は破壊検査となり、全数検査ではなく、定期または不定期に、所定の基板Ｓｕｂを検査する抜き取り検査となる。
図２３は、実施形態２にかかるマークＭＫｐｍにおいて合わせずれが発生した場合の模式図である。図２３において、マークＭＫｐ，ＭＫｍによる検査はパスしているものとする。
図２３（ａ）（ｂ）は、配線層ＭＸ用の溝ＭＸｔ及びダミー配線層ＭＸｄ用のダミー溝ＭＸｄｔの形成後、電子顕微鏡にて領域ＡＲｂｇｘのマークＭＫｐｍを観測した場合の様子を示す。図２３（ａ）（ｂ）に示すように、電子顕微鏡では、基板Ｓｕｂの最表面に形成されたダミー溝ＭＸｄｔしか観測することができない。ダミー溝ＭＸｄｔは、溝ＭＸｔと同様、絶縁層５３の表層部分に形成され、ダミー溝ＭＸｄｔの底面にダミーピラーＰＬｄが露出していないからである。
図２３（ｃ）は、抜き取り検査で検査対象となった基板Ｓｕｂの領域ＡＲｓｍｘのマークＭＫｐｍを、断面ＳＥＭ等の電子顕微鏡で観測した様子を示す。図２３（ｃ）に示すように、検査対象の基板Ｓｕｂの所定チップにおいて、ダミーピラーＰＬｄに傾きが生じており、そのために、ダミーピラーＰＬｄに対する合わせずれがダミー溝ＭＸｄｔに発生している。
図２３（ｄ）に示すように、マークＭＫｐｍに合わせずれが生じた場合の周辺回路断面を観測すれば、配線層ＭＸを形成するための溝ＭＸｔと、トランジスタＴＲに接続するコンタクトホールＵＣＳｈとの間にも合わせずれが生じているはずである。
このように、電子顕微鏡でマークＭＫｐｍの断面を観測すれば、実パターンにおける溝ＭＸｔとコンタクトホールＵＣＳｈとの合わせずれの有無および合わせずれ量の定量化が可能である。
マークＭＫｐｍの断面観測による合わせずれ検査に供された基板Ｓｕｂは廃棄される。合わせずれ検査で得られた結果は、次回の基板Ｓｕｂやロットにフィードバックされる。
なお、図２３（ｃ）においては、ダミー溝ＭＸｄｔ形成直後の状態を観測しているが、ダミー溝ＭＸｄｔの形成以後であれば、電子顕微鏡の断面観測による合わせずれ検査はいつ行ってもよい。ただし、後の工程の影響を除外するため、ダミー溝ＭＸｄｔ形成後のなるべく早い段階で、合わせずれ検査をすることが好ましい。
また、図２３（ｃ）においては、領域ＡＲｓｍｘのマークＭＫｐｍを観測しているが、領域ＡＲｂｇｘのマークＭＫｐｍの断面観測により合わせずれ検査を行ってもよい。ただし、ダミー溝ＭＸｄｔが実パターンの溝ＭＸｔと同様のサイズで形成された領域ＡＲｓｍｘのマークＭＫｐｍを観測した方が、よりいっそう実パターンに近いデータが得られ、また、直感的にも合わせずれの程度が把握しやすいと思われる。
実施形態２の半導体記憶装置によれば、合わせずれマークＭＫｘは、光学顕微鏡で合わせずれ検査が可能なマークＭＫｐ，ＭＫｍと、電子顕微鏡でダミーピラーＰＬｄとダミー溝ＭＸｄｔとの合わせずれ検査が可能なマークＭＫｐｍと、を備える。これにより、間接的に、コンタクトホールＵＣＳｈと溝ＭＸｔとの合わせずれの有無および合わせずれ量を判定することができる。
実施形態２の半導体記憶装置によれば、マークＭＫｐｍのダミーピラーＰＬｄとダミー溝ＭＸｄｔとは、上面視で互いに重なる位置に配置されることを企図する。これにより、ダミー溝ＭＸｄｔがダミーピラーＰＬｄの直上近傍に配置されることとなり、例えば、上面視で互いに数μｍ程度離れた位置に配置されるマークＭＫｐ，ＭＫｍ等と異なり、合わせずれ検査が容易となる。
（変形例）
次に、図２４を用いて、実施形態２の変形例の検査対象品について説明する。変形例の検査対象品は、インラインＳＥＭ等による合わせずれ検査が可能なマークＭＫｐｍｄを備える点が、上述の実施形態２とは異なる。
図２４は、実施形態２の変形例にかかる検査対象品の構成例を示す断面図である。変形例の検査対象品は、半導体記憶装置の正規の製造工程とは異なる工程を経て、合わせずれ検査用に抜き取られた半導体記憶装置の製造仕掛品である。つまり、変形例の合わせずれ検査も抜き取り検査が前提となる。正規工程とは異なる工程を有することにより、変形例の検査対象品においては、インラインでの合わせずれ検査が可能となる。
図２４（ａ）に示すように、メモリ部においては、ワード線ＷＬへのリプレースが行われ、コンタクトＬＩまでが形成済みである。
図２４（ｂ）に示すように、周辺回路においては、接合部Ｂｃｈを介して連通されたコンタクトホールＵＣＳｈ，ＬＣＳｈが形成済みである。また、絶縁層５３には、絶縁層５３を貫通する貫通溝ＭＸｔｐが形成されている。
図２４（ｃ）に示すように、マークＭＫｐｍｄが配置される合わせずれ検査領域においては、複数のダミーピラーＰＬｄと、複数のダミーピラーＰＬｄ上に跨って配置されるダミー貫通溝ＭＸｄｔｐとが形成されている。ダミー貫通溝ＭＸｄｔｐは絶縁層５３を貫通する。
このように、変形例の検査対象品においては、意図的に絶縁層５３を貫通させたダミー貫通溝ＭＸｄｔｐを形成して、ダミー貫通溝ＭＸｄｔｐの底面にダミーピラーＰＬｄを露出させる。これにより、ダミー貫通溝ＭＸｄｔｐとダミーピラーＰＬｄとを共に、電子顕微鏡で上面から観測して合わせずれ検査を行うことができる。
絶縁層５３を貫通するダミー貫通溝ＭＸｄｔｐは、通常通り絶縁層５３の表層部にダミー溝を形成した後、ダミー溝を追加加工することで形成することができる。または、当初より処理時間を長く設定してエッチング加工することにより、ダミー貫通溝ＭＸｄｔｐを一括で形成することができる。これとともに、周辺回路においても貫通溝ＭＸｔｐが絶縁層５３を貫通することとなる。
マークＭＫｐｍｄによる合わせずれ検査に供された検査対象品は廃棄される。合わせずれ検査で得られた結果は、次回の基板Ｓｕｂやロットにフィードバックされる。
変形例の半導体記憶装置によれば、マークＭＫｐｍｄは、底面にダミーピラーＰＬｄが露出したダミー貫通溝ＭＸｄｔｐを備える。これにより、電子顕微鏡によるインラインでの合わせずれ検査が可能となる。よって、より簡便に素早く、合わせずれ検査の結果を得ることができ、次の基板Ｓｕｂやロットに結果をフィードバックすることができる。
なお、上述の実施形態１，２及びその変形例では、半導体記憶装置が２段（２Ｔｉｅｒ）に構成された積層体ＬＭａ，ＬＭｂを備えることとしたがこれに限られない。半導体記憶装置は積層体を１段のみ備えていてもよく、また、３段以上の積層体を備えていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＣＣ，ＣＳ…コンタクト、ＣＨ…プラグ、ＣＨｄ…ダミープラグ、ＩＬ…絶縁層、ＬＭａ，ＬＭｂ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＭＸ…配線層、ＭＸｄ…ダミー配線層、ＰＬ…ピラー、ＰＬｄ…ダミーピラー、Ｓｕｂ…基板、ＷＬ…ワード線。

Claims (5)

  1. 第１の階層に配置され、複数の導電層が絶縁層を介して積層された積層体と、
    前記積層体内を前記積層体の積層方向に延びる第１のピラーと、
    前記複数の導電層の少なくとも一部と前記第１のピラーとの交差部にそれぞれ形成される複数のメモリセルと、
    前記第１の階層より上の第２の階層に配置される第１の上層構造と、
    前記積層体の外側の合わせずれ検査領域の前記第１の階層に配置される第１のマーク、及び前記合わせずれ検査領域の前記第２の階層に配置される第２のマークを含み、前記第１の階層と前記第２の階層との合わせずれを検査する合わせずれマークと、を備え、
    前記合わせずれマークは、
    前記合わせずれ検査領域の前記第１の階層を前記積層体の積層方向に延びる第２のピラーと、
    前記合わせずれ検査領域の前記第２の階層に配置され、上面視で前記第２のピラーと重なる第２の上層構造と、をさらに含む、
    半導体記憶装置。
  2. 前記第１の上層構造は、
    前記第１のピラーに接続される第１のコンタクトである、
    請求項１に記載の半導体記憶装置。
  3. 前記第２の上層構造は、
    上面視で複数の前記第２のピラーと重なる領域に跨る、
    請求項２に記載の半導体記憶装置。
  4. 前記積層体の外側に配置され、前記メモリセルの動作に寄与する周辺回路と、
    前記周辺回路に接続され、前記第１の階層を前記積層体の積層方向に延びる第２のコンタクトと、を備え、
    前記第１の上層構造は、
    前記第２のコンタクトに電気的に接続される配線層である、
    請求項１に記載の半導体記憶装置。
  5. 第１の階層に配置され、複数の第１の層が第２の層を介して積層された積層体を形成し、
    前記積層体内を前記積層体の積層方向に延びる第１のピラー、及び前記積層体の外側の合わせずれ検査領域における前記第１の階層を前記積層体の積層方向に延びる第２のピラーを形成し、
    前記積層体内および前記合わせずれ検査領域における前記第１の階層より上の第２の階層に、前記第１のピラー及び前記第２のピラーとそれぞれ重なるように第１のホールまたは溝、及び第２のホールまたは溝を形成し、
    前記第２のホールまたは溝を通して前記第２のピラーを観測することで、前記第１のピラーと前記第１のホールまたは溝との合わせずれを検査する、
    半導体記憶装置の製造方法。
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