KR101096922B1 - 반도체 소자의 퓨즈 및 그의 형성 방법 - Google Patents

반도체 소자의 퓨즈 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 퓨즈패턴과 상기 퓨즈패턴의 일측을 덮는 층간절연막과 상기 층간절연막에 형성된 트렌치 표면 및 상기 층간절연막 상에 구비된 도전배선을 포함함으로써, 트렌치 표면에 형성된 도전배선을 배리어로 열적, 물리적 스트레스를 완화시켜 별도의 추가 공정없이 개선하여, 퓨즈 박스의 크랙을 방지함으로써 반도체 소자의 수율을 향상시키는 효과를 제공한다.
스트레스, 퓨즈 박스 크랙

Description

반도체 소자의 퓨즈 및 그의 형성 방법{Fuse of semiconductor devicd and method for forming using the same}
본 발명은 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 퓨즈 박스 간 스페이스의 스트레스를 완화시킬 수 있는 반도체 소자의 퓨즈 및 그의 형성 방법에 관한 것이다.
메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 도전배선층을 형성한 후, 패터닝하여 도전배선(12)을 형성한다. 그 다음, 전체 상부에 층간절연막(14)을 형성한다.
도 1b에 도시된 바와 같이, 층간절연막(14) 상에 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 층간절연막(14)을 식각하여 콘택홀(미도시)을 형성한다. 그 다음, 전체 상부에 도전물질을 형성하여 콘택홀(미도시)에 도전물질이 매립되도록 하고 층간절연막(14)이 노출되도록 평탄화 식각 공정을 수행하여 콘택(16)을 형성한다. 그 다음, 전체 상부에 도전배선층을 형성한 후, 패터닝하여 도전배선(18)을 형성한다. 이때, 도전배선(18)은 레이저가 조사되어 끊어지는 퓨즈와 퓨즈를 둘러싸는 퓨즈 박스를 정의한다. 따라서, 도전배선(18)은 퓨즈와 퓨즈 박스를 정의하도록 이격된 형태를 갖도록 패터닝된다.
도 1c에 도시된 바와 같이, 도전배선(18)을 포함하는 전체 상부에 층간절연막(20)을 형성한다. 그 다음, 층간절연막(20) 상에 퓨즈 박스에 해당하는 도전배선(18)을 노출시키는 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 층간절연막(20)을 식각하여 콘택홀(미도시)를 형성한다. 그 다음, 전체 상부에 도전물질을 형성하여 콘택홀(미도시)에 도전물질이 매립되도록 하고 층간절연막(20)이 노출되도록 평탄화 식각 공정을 수행하여 콘택(22)을 형성한다. 그 다음, 전체 상부에 도전층을 형성한 후, 콘택(22)과 접속되도록 도전층에 패터닝하여 도전배선(24)을 형성한다. 이때, 콘택(22)과 접속되는 도전배선(18,24)은 퓨즈 박스를 정의한다. 여기서, 반도체 소자가 고집적화되면서 도전배선(18,24)이 패터닝되는 간격의 스페이스가 좁아지게 된다. 그 다음, 도전배선(24)의 상부에 층간절연막(26) 및 PIQ(Polyimide Isoindro Quindzoline,28)층을 형성한다.
도 1d에 도시된 바와 같이, 블로잉을 수행하기 위해 도전배선(18)이 노출되도록 PIQ층(28), 층간절연막(26,20)을 식각하여 퓨즈 오픈 영역(30)을 정의한다. 그 다음, 도시되지는 않았지만, 퓨즈 오픈 영역(30)에 레이저를 인가하여 도전배선(24)을 블로잉시킨다. 이때, 층간절연막(20,26) 및 PIQ층(28)의 높은 적층 구조에 의해 스트레스가 가중되어 퓨즈 박스에 크랙이 유발되어 반도체 소자의 오작동을 유발하는 문제가 있다.
삭제
본 발명은 반도체 소자의 퓨즈에서 열적, 물리적 스트레스에 의해 퓨즈 박스에 크랙을 유발하여 반도체 소자의 신뢰성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 퓨즈는 퓨즈패턴과 상기 퓨즈패턴의 일측을 덮는 층간절연막과 상기 층간절연막에 형성된 트렌치 표면 및 상기 층간절연막 상에 구비된 도전배선을 포함하는 것을 특징으로 한다.
이때, 상기 도전배선 상에 구비된 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 퓨즈패턴의 하부는 콘택과 접속되는 것을 특징으로 한다.
또한, 상기 콘택의 하부는 하부 도전배선과 접속되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상에 퓨즈패턴을 형성하는 단계와 상기 퓨즈패턴의 일측을 덮는 층간절연막을 형성하는 단계와 상기 층간절연막에 형성된 트렌치 표면 및 상기 층간절연막 상에 구비된 도전배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 퓨즈패턴을 형성하는 단계 이전 상기 반도체 기판 상에 제 1 도 전배선층을 형성하는 단계와 상기 제 1 도전배선층을 패터닝하여 하부 도전배선을 형성하는 단계와 상기 하부 도전배선 상에 제 1 절연막을 형성하는 단계와 상기 제 1 절연막에 콘택홀을 형성하는 단계 및 상기 콘택홀을 매립하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 퓨즈패턴을 형성하는 단계는 상기 제 1 절연막 상에 퓨즈배선층을 형성하는 단계 및 상기 퓨즈배선층이 소정간격 이격되며, 상기 콘택과 접속되도록 식각하는 것을 특징으로 한다.
그리고, 상기 도전배선을 형성하는 단계 이후 상기 도전배선을 포함하는 상기 층간절연막 상에 제 2 절연막을 형성하는 단계 및 상기 제 2 절연막 상에 PIQ(Polyimide Isoindro Quindzoline)층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 PIQ층을 형성하는 단계 이후 상기 층간절연막이 노출되도록 상기 PIQ층, 상기 제 2 절연막을 제거하는 단계 및 상기 도전배선을 식각마스크로 상기 퓨즈패턴이 노출되도록 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막을 식각하는 단계와 동시에 상기 트렌치 표면에 형성된 도전배선 상부에 남아있는 일부 상기 제 2 절연막이 식각되는 단계가 수행되는 것을 특징으로 한다.
삭제
본 발명은 트렌치 표면에 형성된 도전배선을 배리어로 유발되는 열적, 물리적 스트레스를 완화시켜 별도의 추가 공정없이 개선하여, 퓨즈 박스의 크랙을 방지함으로써 반도체 소자의 수율을 향상시키는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 퓨즈를 나타낸 단면도이고, 도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 퓨즈는 반도체 기판(100) 상에 구비된 제 1 절연막(104)에 형성된 트렌치(미도시) 표면에 형성된 도전배선(112)과, 층간절연막(110) 하부에 구비된 제 1 절연막(104) 상에 형성된 퓨즈패턴(108)을 포함하는 것이 바람직하다. 그리고, 퓨즈패턴(108) 하부로 접속되는 콘택(106)과, 콘택(106)의 하부와 접속되는 도전배선(102)를 더 포함하는 것이 바람직하다.
삭제
도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 제 1 도전배선층을 형성한 후, 패터닝하여 하부 도전배선(102)을 형성한다. 그 다음, 전체 상부에 제 1 절연막(104)을 형성한다.
도 3b에 도시된 바와 같이, 제 1 절연막(104) 상에 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 제 1 절연막(104)을 식각하여 콘택홀(미도시)을 형성한다. 그 다음, 전체 상부에 도전물질을 형성하여 콘택홀(미도시)에 도전물질이 매립되도록 하고 제 1 절연막(104)이 노출되도록 평탄화 식각 공정을 수행하여 콘택(106)을 형성한다. 그 다음, 전체 상부에 퓨즈패턴층을 형성한 후, 패터닝하여 퓨즈패턴(108)을 형성한다. 이때, 퓨즈패턴(108)은 레이저가 조사되어 끊어지는 퓨즈를 정의한다.
그 다음, 전체 상부에 층간절연막(110)을 형성한다. 층간절연막(110) 상부에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 층간절연막(110) 및 제 1 절연막(104)을 식각하여 트렌치를 형성한다. 이때, 트렌치의 저면은 도전배선(102)과 접속되지 않도록 하부 도전배선(102)으로부터 이격되는 것이 바람직하다. 또한, 트렌치의 폭은 퓨즈패턴(108) 사이의 폭보다 작은 것이 바람직하다. 이는 후속 공정에서 형성되는 퓨즈 박스를 구성하는 도전배선(112)과 접속되지 않도록 하기 위함이다.
도 3c에 도시된 바와 같이, 트렌치를 포함하는 전체 상부에 제 2 도전배선층을 형성한 후, 제 2 도전배선층 상부에 블로잉 영역을 노출시키는 감광막 패턴을 형성하고 이를 식각마스크로 패터닝하여 도전배선(112)을 형성한다. 이때, 도전배선(112)은 트렌치 표면 및 층간절연막(110)의 상부에 구비되어 후속 공정으로부터 유발된 스트레스가 퓨즈 박스 내부로 전달되지 못하게 하는 배리어 역할을 한다. 그 다음, 도전배선(112)의 상부에 제 2 절연막(114) 및 PIQ(Polyimide Isoindro Quindzoline,116)층을 형성한다.
도 3d에 도시된 바와 같이, PIQ층(116), 제 2 절연막(114)을 식각하여 도전배선(112)을 노출시킨다. 그 다음, 도전배선(112)을 식각마스크로 퓨즈패턴(108)이 노출되도록 층간절연막(110)을 식각하여 퓨즈 오픈 영역(118)을 정의한다. 이때, 퓨즈 오픈 영역(118)을 정의하기 위해 층간절연막(110)을 식각하는 과정에서 제 2 절연막(114)도 함께 식각되어 트렌치 표면에 형성된 도전배선(112) 상부에 일부 남아있게 된다. 따라서, 도전배선(112)에 의해 도전배선(112)의 하부에 구비되는 층간절연막(110)은 식각되지 않도록 하면서, PIQ층(116) 및 제 2 절연막(114)을 식각할 수 있어 종래와 같이 높은 두께로 절연막이 형성되지 않도록 하여 후속 공정으로부터 인가되는 스트레스가 완화되도록 할 수 있다. 그 다음, 도시되지는 않았지만 퓨즈 오픈 영역에 레이저를 가하여 퓨즈패턴(108)을 블로잉시킨다.
삭제
상술한 바와 같은 방법을 이용하여 퓨즈 박스에 구비되는 도전배선의 구조를 변경하여 배리어 역할을 하도록 함으로써 퓨즈 박스로 스트레스가 전달되지 않도록 하여 퓨즈 박스의 크랙을 용이하게 방지할 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자의 퓨즈를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도.

Claims (11)

  1. 퓨즈패턴;
    상기 퓨즈패턴의 일측을 덮는 층간절연막; 및
    상기 층간절연막에 형성된 트렌치 표면 및 상기 층간절연막 상에 구비된 도전배선을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 청구항 1에 있어서,
    상기 도전배선 상에 구비된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 청구항 1에 있어서,
    상기 퓨즈패턴의 하부는 콘택과 접속되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 청구항 3에 있어서,
    상기 콘택의 하부는 하부 도전배선과 접속되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 반도체 기판 상에 퓨즈패턴을 형성하는 단계;
    상기 퓨즈패턴의 일측을 덮는 층간절연막을 형성하는 단계; 및
    상기 층간절연막에 형성된 트렌치 표면 및 상기 층간절연막 상에 구비된 도전배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  6. 청구항 5에 있어서,
    상기 퓨즈패턴을 형성하는 단계 이전
    상기 반도체 기판 상에 제 1 도전배선층을 형성하는 단계;
    상기 제 1 도전배선층을 패터닝하여 하부 도전배선을 형성하는 단계;
    상기 하부 도전배선 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막에 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  7. 청구항 6에 있어서,
    상기 퓨즈패턴을 형성하는 단계는
    상기 제 1 절연막 상에 퓨즈패턴층을 형성하는 단계; 및
    상기 퓨즈패턴층이 소정간격 이격되며, 상기 콘택과 접속되도록 식각하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  8. 청구항 5에 있어서,
    상기 도전배선을 형성하는 단계 이후
    상기 도전배선을 포함하는 상기 층간절연막 상에 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막 상에 PIQ(Polyimide Isoindro Quindzoline)층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  9. 청구항 8에 있어서,
    상기 PIQ층을 형성하는 단계 이후
    상기 층간절연막이 노출되도록 상기 PIQ층, 상기 제 2 절연막을 제거하는 단계; 및
    상기 도전배선을 식각마스크로 상기 퓨즈패턴이 노출되도록 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  10. 청구항 9에 있어서,
    상기 층간절연막을 식각하는 단계와 동시에
    상기 트렌치 표면에 형성된 도전배선 상부에 남아있는 일부 상기 제 2 절연막이 식각되는 단계가 수행되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
  11. 삭제
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