KR101060714B1 - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈는 반도체 기판 상에 구비된 Y형 퓨즈 및 상기 Y형 퓨즈 중앙 하부에 구비된 퓨즈 지지대를 포함함으로써, 고온고습의 환경하에서 이루어지는 신뢰성 검사에서도 Y형 퓨즈의 배리어 금속으로부터 들뜨거나 분리되지 않도록 하여 반도체 소자의 신뢰성 및 경쟁력을 확보할 수 있는 효과를 제공한다.

Y형 퓨즈, 고온고습 신뢰성

Description

반도체 소자의 퓨즈 및 그 형성 방법{Fuse of semiconductor device and method for forming semiconductor device}

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 보다 자세하게는 퓨즈 지지대를 포함하는 Y형의 퓨즈 및 그 형성 방법에 관한 것이다.

메모리 장치 및 메모리 병합 로직(Memory Merged Logic, MML)과 같은 반도체 장치에는 데이터를 저장하기 위한 수많은 메모리 셀들이 포함된다. 그런데, 이중 하나의 메모리 셀이라도 불량이면, 그 반도체 장치는 불량이 되므로, 수율(yield)이 떨어진다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다. 따라서, 메모리 장치나 메모리를 포함하는 반도체 장치에서는 높은 수율(yield)을 확보하기 위해 리페어(repair) 기능이 요구된다. 반도체 장치에서의 리페어 방식은 주로 리던던시(redundancy) 메모리 셀을 이용하여 불량 메모리 셀을 대체하는 방식이다. 이 때 불량 메모리 셀을 리던던시 메모리 셀로 대체하기 위해 절단 가능한 퓨즈(fuse)가 사용된다. 그러므로, 반도체 장치에는 다수의 퓨즈들이 포함되며, 이 퓨즈들은 통상 레이저로 절단 가능한 퓨즈들이다. 그리고, 퓨즈들은 반도체 장치의 테스트 후에 테스트 결과에 따라 선별적으로 절단된다.

예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다. 이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.

전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로잉(blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다. 퓨즈는 하나의 퓨즈 박스 내에서 일회 블로잉 시키는 I타입 퓨즈와, 하나의 퓨즈 박스 내에서 이중 블로잉 시키는 Y형의 퓨즈가 있다.

한편, 일반적인 반도체 소자는 전기적 검사를 완료하여 통과된 소자에 대하여 신뢰성 테스트를 수행한다. 여기서 신뢰성 테스트는 소자에 기본적으로 DC 전원을 인가한 후, 고온고습의 환경 하에서 장시간 방치후 소자의 특성을 테스트 하는 것이라 할 수 있다. 이때, 고온다습의 환경에 의해 Y형의 퓨즈에서만 배리어 금속 로부터 들뜨거나 분리되는 현상이 발생하게 된다.

보다 구체적으로 살펴보면, 일반적인 반도체 소자의 패키지(pakage) 공정에서 하드(hard)한 물질을 덮기 전에 점성이 높은 에폭시(epoxy) 물질을 먼저 도포하는데, 이때, 퓨즈는 점성이 높은 에폭시 물질로 뒤덮이게 된다. 에폭시 물질은 반액체 상태의 물질이기 때문에 고온고습하에서 습기와 온도에 의해 리플로우(reflow)가 발생하게 되는데, 이때 리플로우에 의한 스트레스가 그대로 퓨즈에 전달되므로 외부로 드러난 부분이 I타입의 퓨즈보다 약 2배정도 더 많은 Y형의 퓨즈에 스트레스가 더 많이 가해지게 되어 배리어 금속으로부터 들뜨거나 분리되는 현상이 발생하는 한계가 있다.

따라서, 실제로는 블로잉 하지 않은 퓨즈가 단선되어 블로잉된 것처럼 동작하는 불량이 다수 유발되는 문제가 있다.

본 발명은 고온고습의 환경 하에서 소자의 신뢰성 검사를 수행하는 경우 Y형 퓨즈에서 배리어 금속으로부터 들뜨거나 분리되는 현상이 발생하는 문제를 해결하고자 한다.

본 발명의 반도체 소자의 퓨즈는 반도체 기판 상에 구비된 Y형 퓨즈 및 상기 Y형 퓨즈 중앙 하부에 구비된 퓨즈 지지대를 포함하는 것을 특징으로 한다.

이때, 상기 퓨즈 지지대는 상기 Y형 퓨즈 중앙 하부와 접속되는 제 1 금속콘택 및 상기 제 1 금속콘택 하부와 접속되는 제 1 배리어 금속을 더 포함하는 것을 특징으로 한다.

그리고, 상기 제 1 배리어 금속은 섬 타입의 패턴인 것을 특징으로 한다.

그리고, 상기 제 1 배리어 금속은 장축 방향의 길이가 0.9 내지 1.2㎛이고, 단축 방향의 길이가 0.4 내지 0.7㎛인 것을 특징으로 한다.

또한, 상기 제 1 배리어 금속과 접속되는 제 1 금속콘택은 적어도 2개 이상 것을 특징으로 한다. 이는 고온고습의 환경하에서 약해진 퓨즈 금속과 배리어 금속의 계면접착력이 향상되도록 하여 퓨즈 금속과 배리어 금속이 들뜨거나 분리되지 않도록 한다.

이때, 상기 제 1 금속콘택은 이웃하는 상기 제 1 금속콘택과 0.2 내지 0.4㎛ 이격된 것을 특징으로 한다. 상술한 범위로 제 1 금속콘택을 이격시킴으로써 금속 콘택이 브릿지되는 것을 방지하여 퓨즈 금속의 지지력이 향상시킬 수 있다.

그리고, 상기 Y형 퓨즈 장축 방향의 양단 하부와 접속되는 제 2 금속콘택 및 상기 제 2 금속콘택 하부와 접속되는 제 2 배리어 금속을 더 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상에 퓨즈 지지대를 형성하는 단계 및 상기 퓨즈 지지대 상에 Y형 퓨즈를 형성하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 퓨즈 지지대를 형성하는 단계는 상기 반도체 기판 상에 섬 타입의 제 1 배리어 금속을 형성하는 단계 및 상기 제 1 배리어 금속 상에 제 1 금속콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 제 1 배리어 금속을 형성하는 단계는 상기 반도체 기판 상에 배리어 금속층을 형성하는 단계와 상기 배리어 금속층 상부에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 배리어 금속층을 식각하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 제 1 배리어 금속을 형성하는 단계와 동시에 상기 반도체 기판 상에 상기 Y형 퓨즈 장축 방향의 양단 하부에 제 2 배리어 금속을 형성하는 단계를 수행하는 것을 특징으로 한다.

그리고, 상기 제 1 배리어 금속 상에 제 1 금속콘택을 형성하는 단계와 동시에 상기 제 2 배리어 금속 상에 제 2 금속콘택을 형성하는 단계를 수행하는 것을 특징으로 한다.

본 발명은 고온고습의 환경하에서 이루어지는 신뢰성 검사에서도 Y형의 퓨즈의 배리어 금속으로부터 들뜨거나 분리되지 않도록 하여 반도체 소자의 신뢰성 및 경쟁력을 확보할 수 있는 효과를 제공한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도 및 단면도이고, 도 2a 내지 도 2c은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.

도 1의 (ⅰ)에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 Y형 퓨즈는 크게 블로잉이 이루어지는 영역(B) 및 블로잉이 이루어지지 않는 영역(A)로 나뉘어질 수 있다. 이때, 블로잉이 이루어지는 영역(B)는 Y형 퓨즈에서 두갈래로 갈라진 'V'형을 포함하는 부분이고, 블로잉이 이루어지지 않는 영역(A)는 'Y'형에서 'V'부분을 제외한 'I'형 부분이다.

보다 구체적으로 단면도를 참조하여 살펴보면, 퓨즈 금속(110)은 중앙 하부에 접속된 퓨즈 지지대(C)를 포함한다. 이때, 퓨즈 금속(110)의 중앙 하부는 블로잉이 이루어지는 영역(B)과 인접한 블로잉이 이루어지지 않는 영역(A)의 하부를 의미한다. 즉, 퓨즈 지지대(C)는 블로잉이 이루어지지 않는 영역(A)에 형성된다. 따라서, 퓨즈 지지대(C)는 블로잉이 이루어지는 영역은 종래와 동일하게 유지되도록 하여 용이하게 블로잉이 이루어질 수 있도록 하는데 영향을 미치지 않으면서, 퓨즈 금속(110)의 중앙 하부에 접속됨으로써 고온고습의 환경하에서 약해진 퓨즈 금속(110)과 배리어 금속(103)의 계면접착력이 향상되도록 하여 배리어 금속(103)으로부터 들뜸현상이나 분리현상을 방지할 수 있다.

퓨즈 지지대(C)는 퓨즈 금속(110)의 중앙 하부에 구비된 콘택(107)으로 접속되는 배리어 금속(103)을 포함한다. 여기서, 배리어 금속(103)과 퓨즈 금속(110)을 연결시키는 콘택(107)은 고온고습 환경하에 퓨즈 금속(110)이 배리어 금속(108)으로부터 들뜨는 것을 방지하기 위하여 두개인 것이 가장 바람직하다. 하지만, 반드시 두개에 한정되지 않고 퓨즈 금속(110)과 배리어 금속(108)의 접착력을 증가시켜 충분히 지지할 수 있는 정도의 범위 내에서 변경가능하다.

배리어 금속(103)은 섬 타입의 패턴인 것이 바람직하며, 공정 진행시 문제가 되지 않는 한도의 크기를 갖는 것이 바람직하다. 보다 바람직하게는 배리어 금속(102)은 장축 방향의 길이가 0.9 내지 1.2㎛가 되도록 하고, 단축 방향의 길이가 0.4 내지 0.7㎛가 되도록 한다. 또한, 금속 콘택(107)은 배리어 금속(103)의 중앙부에 구비되도록 하는 것이 바람직하다. 보다 바람직하게는 금속 콘택(107)사이의 간격이 0.2 내지 0.4㎛가 되도록 금속 콘택(107)이 구비되도록 한다. 이와 같이 간격을 유지하는 이유는 금속 콘택(107)이 용이하게 형성될 수 있는 콘택 간의 오버랩 마진을 반영하여 금속 콘택(107)이 브릿지되는 것을 방지함으로써, 퓨즈 금속의 지지력이 저하되지 않도록 하기 때문이다.

이하에서는 보다 구체적으로 단면도를 참조하여 본 발명의 반도체 소자의 퓨즈의 형성 방법에 대하여 설명하기로 한다.

도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 배리어 금속층을 형성한 후, 그 상부에 감광막 패턴(미도시)을 형성하고 감광막 패턴(미도시)을 식각마스크로 금속층을 식각하여 배리어 금속(102,103)을 형성한다. 여기서, 반도체 기판(100)상에 금속층이 형성되기 이전에는 여러 공정들에 의해 다양한 구조물들이 형성될 수 있다. 하지만, 본 발명에서는 퓨즈를 중점적으로 설명하기 위하여 금속층이 형성되기 이전의 공정들에 대한 설명은 생략하기로 한다.

배리어 금속(102,103)은 각각 후속 공정에서 형성된 Y형 퓨즈 장축방향의 양단부 및 중앙부에 해당하는 영역에 형성되는 것이 바람직하다. 이때, Y형 퓨즈 중앙부에 형성되는 배리어 금속(103)은 퓨즈 지지대를 이루게 되므로. 섬 타입의 패턴으로 형성되는 것이 바람직하고, 공정 진행시 문제가 되지 않는 한도의 크기를 갖는 것이 바람직하다. 보다 바람직하게는 배리어 금속(102)은 장축 방향의 길이가 0.9 내지 1.2㎛가 되도록 하고, 단축 방향의 길이가 0.4 내지 0.7㎛가 되도록 한다. 그 다음, 배리어 금속(102,103) 전체 상부에 층간절연막(104)을 형성한 후 배리어 금속(102,103)이 노출되도록 층간절연막(104)에 평탄화 식각 공정을 수행한다.

도 2b에 도시된 바와 같이, 배리어 금속(102,103) 상에 층간절연막(106)을 형성한 후 층간절연막(106)에 콘택홀(미도시)을 형성하고, 콘택홀(미도시)이 매립되도록 전체 표면에 도전물질(미도시)을 형성한 후, 층간절연막(106)이 노출되도록 도전물질(미도시)에 평탄화 공정을 수행하여 콘택(107,108)을 형성한다. 이때, 콘택(107)은 배리어 금속(102) 상에 구비되고 콘택(108)은 배리어 금속(103) 상에 구 비되는 것이 바람직하다. 여기서, 배리어 금속(103) 상에 구비되는 콘택(108)은 고온고습 환경 하에서도 배리어 금속(103)와의 접착력을 유지할 수 있도록 적어도 두개 이상 형성하는 것이 바람직하다.

도 2c에 도시된 바와 같이, 전체 표면에 퓨즈 금속층(미도시)을 형성한 후, 퓨즈 금속층(미도시) 상에 감광막 패턴을 형성한 후, 이를 식각마스크로 퓨즈 금속층(미도시)을 식각하여 퓨즈 금속(110)을 형성한다. 이때 퓨즈 금속(110)은 장축방향의 양단부에서 콘택(108)과 접속되고, 중앙부에서 콘택(107)과 접속된다. 여기서 금속 콘택(107)은 배리어 금속(103)의 중앙부에 형성하는 것이 바람지하다. 보다 바람직하게는 금속 콘택(107)사이의 간격이 0.2 내지 0.4㎛가 되도록 형성하는 것이 바람직하다.

이어서, 퓨즈 금속(110)을 포함하는 전체 표면에 절연막(112)을 형성한 후, 블로잉이 이루어져야하는 영역이 퓨즈 금속(110)이 노출되도록 절연막(112) 및 퓨즈 금속(110)의 상부를 식각한다.

상술한 바와 같이 형성된 반도체 소자의 퓨즈는 퓨즈 지지대에 의해 고온고습의 환경하에서 배리어 금속으로부터 퓨즈 금속이 분리되거나 들뜨는 현상을 방지하여 반도체 소자가 고온 고습의 환경하에서도 불량을 유발하는 문제를 해결함으로써 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.

도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도 및 단면도.

도 2a 내지 도 2c은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (12)

1. 반도체 기판 상에 구비된 Y형 퓨즈; 및

   상기 Y형 퓨즈 중앙 하부에 구비되고, 블로잉이 이루어지지 않는 영역에 구비되는 퓨즈 지지대를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,

   상기 퓨즈 지지대는

   상기 Y형 퓨즈 중앙 하부와 접속되는 제 1 금속콘택; 및

   상기 제 1 금속콘택 하부와 접속되는 제 1 배리어 금속을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   청구항 2에 있어서,

   상기 제 1 배리어 금속은

   섬 타입의 패턴인 것을 특징으로 하는 반도체 소자의 퓨즈.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   청구항 2에 있어서,

   상기 제 1 배리어 금속은

   상기 퓨즈의 길이에 따른 장축 방향의 길이가 0.9 내지 1.2㎛이고, 상기 퓨즈의 길이에 따른 단축 방향의 길이가 0.4 내지 0.7㎛인 것을 특징으로 하는 반도체 소자의 퓨즈.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   청구항 2에 있어서,

   상기 제 1 배리어 금속과 접속되는 제 1 금속콘택은 적어도 2개 이상인 것을 특징으로 하는 반도체 소자의 퓨즈.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   청구항 5에 있어서,

   상기 제 1 금속콘택은 이웃하는 상기 제 1 금속콘택과 0.2 내지 0.4㎛ 이격된 것을 특징으로 하는 반도체 소자의 퓨즈.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,

   상기 Y형 퓨즈 장축 방향의 양단 하부와 접속되는 제 2 금속콘택; 및

   상기 제 2 금속콘택 하부와 접속되는 제 2 배리어 금속을 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
8. 반도체 기판 상에 퓨즈 지지대를 형성하는 단계; 및

   상기 퓨즈 지지대 상에 Y형 퓨즈를 형성하는 단계를 포함하되,

   상기 퓨즈 지지대는 블로잉이 이루어지지 않은 영역에 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   청구항 8에 있어서,

   상기 퓨즈 지지대를 형성하는 단계는

   상기 제 1 배리어 금속 상에 제 1 금속콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.

    청구항 9에 있어서,

    상기 제 1 배리어 금속을 형성하는 단계는

    상기 반도체 기판 상에 배리어 금속층을 형성하는 단계;

    상기 배리어 금속층 상부에 감광막 패턴을 형성하는 단계; 및

    상기 감광막 패턴을 식각마스크로 상기 배리어 금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.

    청구항 9에 있어서,

    상기 제 1 배리어 금속을 형성하는 단계와 동시에

    상기 반도체 기판 상에 상기 Y형 퓨즈 장축 방향의 양단 하부에 제 2 배리어 금속을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    청구항 11에 있어서,

    상기 제 1 배리어 금속 상에 제 1 금속콘택을 형성하는 단계와 동시에

    상기 제 2 배리어 금속 상에 제 2 금속콘택을 형성하는 단계를 수행하는 것 을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.

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