KR100909755B1 - 반도체소자의 퓨즈 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로, 반도체기판상에 바아 타입으로 형성하되, 블로잉 영역에서 분리되어 형성된 제1 퓨즈패턴과 제2 퓨즈패턴과, 상기 블로잉 영역에서 상기 제1 퓨즈패턴 및 제2 퓨즈패턴에 각각 접속되는 제1 및 제2 콘택플러그와, 상기 제1 및 제2 콘택플러그를 통하여 상기 제1 퓨즈패턴 및 제2 퓨즈패턴에 각각 접속되는 제3 퓨즈패턴을 형성함으로써 후속 공정으로 형성하는 절연막의 형성공정시 공정 마진을 증가시키고 그에 따른 반도체소자의 형성공정을 단순화시켜 반도체소자의 생산성 및 수율을 향상시킬 수 있도록 하는 기술이다.
제3 퓨즈패턴, 블로잉

Description

반도체소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로, 레이저를 이용한 퓨즈 블로잉에 의하여 유발되는 문제점을 해결하기 위하여 블로잉 되는 부분을 부분적으로 분리시키고 이를 콘택플러그를 통하여 연결시킴으로써 퓨즈 상측에 형성되는 절연막의 공정 마진을 향상시킬 수 있도록 하여 반도체소자의 형성공정을 용이하게 실시할 수 있도록 하는 기술이다.
일반적으로, 반도체소자, 특히 메모리소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리 소자 내에 미리 설치해둔 예비 메모리 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수 율 향상을 이루고 있다.
예비 메모리 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 선별하여 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용시에는 불량라인에 해당하는 어드레스 신호가 입력되면 그 대신 예비 라인으로 선택이 바뀌는 것이다.
이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인 데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인(fuse line)이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다.
도 1a 내지 도 1c는 종래기술에 따른 퓨즈 구조를 설명하기 위한 도면이다.
도 1a를 참조하면, 종래의 퓨즈(10)는 일반적으로 바(bar) 형태를 갖는 도전 라인으로 구성되며, 일렬로 배열된 어레이 구조를 갖는다.
도 1b를 참조하면, 블로잉(blowing) 공정시 상기 퓨즈(10) 상부에 소정 두께의 절연막(12)을 남긴 후 레이저를 조사하여 불량이 발생된 상기 퓨즈(10)을 컷팅한다.
여기서, 상기 절연막(12)은 유리와 같은 성질을 갖기 때문에, 레이저 에너지 는 상기 절연막(12)에 흡수되지 않고 그대로 통과하게 된다. 이에 따라, 대부분의 레이저 에너지는 상기 퓨즈(10)에 흡수된다. 그러면, 상기 퓨즈(10)는 레이저 에너지에 의해 열 팽창하게 되고, 그 결과 상기 퓨즈(10)가 터짐으로써 컷팅되게 된다.
도 1c를 참조하면, 레이저 에너지에 의한 열 팽창의 압력으로 상기 퓨즈(10) 에지부에 스트레스가 집중되어 크랙(crack)이 발생되게 된다. 이로 인해, 상기 퓨즈(10)의 상측부가 터지게 되는데, 이때 끊어진 퓨즈의 잔여물 대부분은 기화되어 공기 중에 날아가게 된다.
도 2a 및 도 2b는 종래기술에 따른 퓨즈 구조의 문제점을 설명하기 위한 사진이다.
도 2a를 참조하면, 블로잉 공정시 레이저 에너지를 받은 퓨즈 블로잉 영역은 모두 기화되어 공기 중에 날아가야 한다. 그런데, 상기 퓨즈(10)가 레이저 에너지를 충분히 흡수하기 전에 상기 퓨즈(10) 상측부가 터져나가 퓨즈 블로잉 영역이 모두 기화되지 못하게 된다. 이로 인해, 퓨즈 블로잉 영역에 잔유물(residue)(A)이 남아 퓨즈 컷팅이 제대로 이루어지지 않는 문제점이 있다.
도 2b를 참조하면, 레이저 에너지에 의한 열 팽창의 압력으로 상기 퓨즈(10) 상측부가 터져야 하는데, 상기 퓨즈(10)의 상측부가 늦게 터지는 경우 상기 퓨즈(10) 하측부에 스트레스가 가해지게 된다. 이로 인해, 상기 퓨즈(10) 하측부에도 크랙(crack)(B)이 발생하는 문제점이 있다.
상기와 같은 문제점에 영향을 미치는 요인은 상기 퓨즈(10) 상부에 남아있는 상기 절연막(12)의 두께이다. 상기한 문제점을 방지하기 위하여 절연막(12)의 두께 를 정밀하게 제어할 수는 있으나, 추가적인 공정을 실시하여야 하므로 반도체소자의 생산성을 저하시키는 문제점이 있다.
본 발명은 바아(bar) 타입의 퓨즈패턴을 블로잉 영역에서 분리시켜 제1 및 제2 퓨즈패턴을 형성하고 블로잉 영역에의 제1 및 제2 퓨즈패턴에 접속되는 콘택플러그를 통하여 접속되는 제3 퓨즈패턴을 제공하여 퓨즈 상측 절연막의 두께 마진을 증가시켜 공정을 용이하게 하는 반도체소자의 퓨즈 및 그 형성방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체소자의 퓨즈는,
반도체기판상에 바아 타입으로 형성하되, 블로잉 영역에서 분리되어 형성된 제1 퓨즈패턴과 제2 퓨즈패턴과,
상기 블로잉 영역에서 상기 제1 퓨즈패턴 및 제2 퓨즈패턴에 각각 접속되는 제1 및 제2 콘택플러그와,
상기 제1 및 제2 콘택플러그를 통하여 상기 제1 퓨즈패턴 및 제2 퓨즈패턴에 각각 접속되는 제3 퓨즈패턴을 포함하는 것과,
상기 퓨즈패턴은 제1 내지 제3 퓨즈패턴이 하나의 바아 형태를 갖는 평면구조로 형성한 것과,
상기 블로잉 영역 내에서 상기 제3 퓨즈패턴의 양단부와 제1 및 제2 퓨즈패 턴의 단부가 각각 중첩된 것과, 상기 제3 퓨즈패턴의 양단부와 제1 및 제2 퓨즈패턴의 단부가 중첩되는 부분에 각각 콘택플러그가 형성된 것과,
상기 제1 내지 제3 퓨즈패턴은 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성한 것과,
상기 제1 및 제2 콘택플러그는 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성한 것을 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 퓨즈 형성방법은,
반도체기판상의 퓨즈 블로잉 영역에 바아 타입의 제3 퓨즈패턴을 형성하는 공정과,
전체표면상부에 절연막을 형성하는 공정과,
상기 절연막을 통하여 상기 제3 퓨즈패턴의 양단부에 접속되는 콘택플러그를 각각 형성하는 공정과,
상기 퓨즈 블로잉 영역에서 상기 콘택플러그에 각각 접속되는 제1 및 제2 퓨즈패턴을 형성하는 공정을 포함하는 것과,
상기 제3 퓨즈패턴은 워드라인이나 비트라인 형성공정시 형성한 것과,
상기 제1 내지 제3 퓨즈패턴 및 콘택플러그는 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것과,
상기 콘택플러그는 캐패시터 콘택 공정, 콘케이브형 저장전극 형성공정 및 금속배선 콘택 공정 중에서 한가지 공정을 실시할 때 형성하는 것과,
상기 제1 및 제2 퓨즈패턴 형성공정은 캐패시터의 플레이트전극 형성공정이 나 금속배선 형성공정시 실시하는 것과,
상기 콘택플러그 형성공정은 중간에 콘택패드를 형성하는 공정을 더 포함하는 것과,
상기 제1 및 제2 퓨즈패턴 형성공정후 전체표면상부에 층간절연막을 형성하고 퓨즈박스 영역을 정의하는 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체소자의 퓨즈 및 그 형성방법은, 퓨즈 블로잉 영역을 부분적으로 분리시키고 콘택플러그를 통하여 퓨즈보다 낮은 높이에서 연결시킴으로써 퓨즈 블로잉 공정시 퓨즈 상측에 위치하는 절연막 형성공정시 공정 마진을 증가시킬 수 있어 공정을 단순화시켜 용이하게 하고 그에 따른 반도체소자의 생산성 및 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도이다.
도 3을 참조하면, 본 발명의 퓨즈(100)는 일정간격 이격된 제 1 및 제 2 퓨즈 패턴(116a, 116b)과, 반도체 기판(100) 상부에 형성되고, 상기 제 1 및 제 2 퓨즈 패턴(116a, 116b)과 각각 접속된 제 1 및 제 2 콘택플러그(114a, 114b) 그리고 제 1 및 제 2 콘택플러그(114a, 114b)를 통하여 제 1 및 제 2 퓨즈 패턴(116a, 116b)를 연결시키는 제3 퓨즈패턴(102)을 포함한다.
여기서, 상기 제 1 및 제 2 퓨즈 패턴(116a, 116b)은 도전 물질로 형성하며, 바(bar) 형태로 형성하는 것이 바람직하다. 그리고, 상기 제 1 및 제 2 콘택플러그(114a, 114b)를 포함한 상기 제 1 및 제 2 퓨즈 패턴(116a, 116b) 사이의 영역이 퓨즈 블로잉 영역(C)인 것이 바람직하다.
또한, 상기 제 1 및 제 2 콘택플러그(114a, 114b)는 각각 레이저 조사 영역(C)과 인접한 상기 제 1 및 제 2 퓨즈 패턴(116a, 116b)의 에지부와 중첩되어 형성된 것이 바람직하다.
도 4 는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 도 3의 ⓧ-ⓧ 절단면을 따라 도시한 것이다.
도 4를 참조하면, 반도체 기판(100) 상부에 도전층을 형성한다. 그리고, 노광마스크를 이용한 사진식각공정으로 도전층을 식각하여 제3 퓨즈패턴(102)을 형성한다.
이때, 노광마스크는 퓨즈박스 영역의 퓨즈 블로잉 부분과 중첩되는 부분에 차광패턴이 형성된 것이다. 따라서, 제3 퓨즈패턴(102)은 퓨즈 블로잉 영역에 바아 타입(bar type)으로 형성된다. 그리고, 제3 퓨즈패턴(102)은 도전층으로 형성하되, 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것이 바람직하다. 그리고, 제3 퓨즈패턴(102)는 워드라인의 형성공정시 퓨즈박스 영역에 형성하는 것이 바람직하다.
전체표면상부에 제1 절연막(104)을 형성하고 이를 평탄화식각하여 제3 퓨즈패턴(102)을 노출시킨다.
그 다음, 전체표면상부에 제2 절연막(108)을 형성한다.
그리고, 콘택마스크를 이용한 사진식각공정으로 제2 절연막(108)을 식각하여 제3 퓨즈패턴(102)의 양측 에지부를 각각 노출시키는 콘택홀(105a,105b)을 형성하고 이를 매립하여 제1 및 제2 콘택플러그(106a,106b)를 형성한다. 여기서, 콘택홀(105a,105b)은 비트라인 콘택홀 형성공정시 퓨즈박스 영역에 형성한 것이고, 제1 및 제2 콘택플러그(106a,106b)는 비트라인 콘택플러그 형성공정시 형성한 것이다.
이때, 제1 및 제2 콘택플러그(106a,106b)는 콘택홀(105a,105b)을 매립하는 도전층을 전체표면상부에 형성한 다음, 이를 평탄화식각하여 형성한 것이다. 여기서, 도전층은 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것이 바람직하다.
그 다음, 제1 및 제2 콘택플러그(106a,106b)에 각각 접속되는 콘택패드(110a,110b)를 형성한다.
그리고, 전체표면상부에 제3 절연막(112)을 형성하고, 콘택마스크를 이용한 사진식각공정으로 콘택패드(110a,110b)를 노출시키는 콘택홀(111a,111b)을 형성한다.
여기서, 콘택패드(110a,110b)는 비트라인 형성공정시 퓨즈박스 영역에 형성한 것으로, 도전층으로 형성하되, 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것이 바람직하다. 그리고, 콘택 홀(111a,111b)은 캐패시터 형성을 위한 저장전극 콘택 공정, 콘케이브 형태의 저장전극 형성공정 및 금속배선 콘택공정 중의 한가지 공정을 실시할 때 퓨즈박스 영역에 형성한 것이다.
그 다음, 콘택홀(111a,111b)을 통하여 콘택패드에 접속되는 콘택플러그(114a,114b)를 형성한다.
이때, 콘택플러그(114a,114b)는 콘택홀(111a,111b)을 매립하는 도전층을 전체표면상부에 형성하고 이를 평탄화식각하여 형성한 것으로, 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것이 바람직하다. 여기서, 평탄화식각공정은 화학기계연마 공정이나 에치백 공정으로 실시한 것이다.
그 다음, 콘택플러그(114a,114b)에 접속되는 도전층을 전체표면상부에 형성하고 노광마스크를 이용한 사진식각공정으로 도전층을 식각하여 제1 퓨즈패턴(116a) 및 제2 퓨즈패턴(116b)을 형성한다.
이때, 제1 퓨즈패턴(116a) 및 제2 퓨즈패턴(116b)은 도 3 과 같이 제3 퓨즈패턴(102)과 일자형의 바아(bar)를 이루며, 제3 퓨즈패턴(102)의 양단부는 각각 콘택플러그(106a,106b,114a,114b) 및 콘택패드(110a,110b)를 통하여 제1 퓨즈패턴(116a) 및 제2 퓨즈패턴(116b)의 에지부에 접속된다.
그리고, 제1 퓨즈패턴(116a) 및 제2 퓨즈패턴(116b)은 도전층으로 형성하되, 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것이 바람직하다.
그리고, 제1 퓨즈패턴(116a) 및 제2 퓨즈패턴(116b)은 캐패시터의 플레이트전극 형성공정이나 금속배선 공정 중에서 선택된 한가지 공정을 실시할 때 형성한다.
본 발명의 다른 실시예는 제3 퓨즈패턴(102)을 콘택패드(110a,110b)의 형성공정없이 비트라인 형성공정시 형성하는 것이다.
아울러, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c 는 종래기술에 따라 형성된 반도체소자의 퓨즈를 도시한 평면도 및 단면도.
도 2a 및 도 2b 는 종래기술에 따라 형성된 반도체소자의 퓨즈 블로잉시 유발되는 문제점을 도시한 셈사진.
도 3 및 도 4 는 본 발명에 따라 형성된 반도체소자의 퓨즈를 도시한 평면도 및 단면도.

Claims (13)

  1. 반도체기판상에 바아 타입으로 형성하되, 블로잉 영역 내에서 분리되어 형성된 제1 퓨즈패턴과 제2 퓨즈패턴과,
    상기 블로잉 영역 내에서 상기 제1 퓨즈패턴 및 제2 퓨즈패턴에 각각 접속되는 제1 및 제2 콘택플러그와,
    상기 제1 및 제2 콘택플러그를 통하여 상기 제1 퓨즈패턴 및 제2 퓨즈패턴에 각각 접속되는 제3 퓨즈패턴을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈.
  2. 제 1 항에 있어서,
    상기 제1 퓨즈패턴 내지 제3 퓨즈패턴은 하나의 바아 형태를 갖는 평면구조로 형성한 것을 특징으로 하는 반도체소자의 퓨즈.
  3. 제 1 항에 있어서,
    상기 블로잉 영역 내에서 상기 제3 퓨즈패턴의 양단부와 제1 및 제2 퓨즈패턴의 단부가 각각 중첩된 것을 특징으로 하는 반도체소자의 퓨즈.
  4. 제 3 항에 있어서,
    상기 제3 퓨즈패턴의 양단부와 제1 및 제2 퓨즈패턴의 단부가 중첩되는 부분에 각각 콘택플러그가 형성된 것을 특징으로 하는 반도체소자의 퓨즈.
  5. 제 1 항에 있어서,
    상기 제1 내지 제3 퓨즈패턴은 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성한 것을 특징으로 하는 반도체소자의 퓨즈.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 콘택플러그는 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성한 것을 특징으로 하는 반도체소자의 퓨즈.
  7. 반도체기판상의 퓨즈 블로잉 영역내에 바아 타입의 제3 퓨즈패턴을 형성하는 공정과,
    전체표면상부에 절연막을 형성하는 공정과,
    상기 절연막을 통하여 상기 제3 퓨즈패턴의 양단부에 접속되는 콘택플러그를 각각 형성하는 공정과,
    상기 퓨즈 블로잉 영역내에서 상기 콘택플러그에 각각 접속되는 제1 및 제2 퓨즈패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  8. 제 7 항에 있어서,
    상기 제3 퓨즈패턴은 워드라인이나 비트라인 형성공정시 형성한 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  9. 제 7 항에 있어서,
    상기 제1 내지 제3 퓨즈패턴 및 콘택플러그는 알루미늄, 구리 및 이들의 조합으로 이루어지는 군에서 선택된 한가지의 금속층으로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  10. 제 7 항에 있어서,
    상기 콘택플러그는 캐패시터 콘택 공정, 콘케이브형 저장전극 형성공정 및 금속배선 콘택 공정 중에서 한가지 공정을 실시할 때 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  11. 제 7 항에 있어서,
    상기 제1 및 제2 퓨즈패턴 형성공정은 캐패시터의 플레이트전극 형성공정이나 금속배선 형성공정시 실시하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  12. 제 7 항에 있어서,
    상기 콘택플러그 형성공정은 중간에 콘택패드를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
  13. 제 7 항에 있어서,
    상기 제1 및 제2 퓨즈패턴 형성공정후 전체표면상부에 층간절연막을 형성하고 퓨즈박스 영역을 정의하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
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