KR20090039200A

KR20090039200A - 퓨즈 박스 및 그 형성 방법

Info

Publication number: KR20090039200A
Application number: KR1020070104700A
Authority: KR
Inventors: 박승표
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-17
Filing date: 2007-10-17
Publication date: 2009-04-22
Also published as: US20090102013A1; US7928532B2; KR100967037B1

Abstract

본 발명은 퓨즈 박스 및 그 형성 방법에 관한 것으로, 특히 플레이트 전극 형성 시 요철 프로파일을 갖는 퓨즈 패턴을 형성하여 퓨즈 블로잉 페일을 방지하고, 제1 금속 콘택 플러그와 제1 금속 배선 형성 시 더미 콘택 플러그와 더미 배선을 형성하여 가드링(Guard-ring)으로 사용하여 플레이트 전극의 산화 및 퓨즈 패턴의 크랙을 방지함으로써, 반도체 소자의 수율과 신뢰성을 향상시킬 수 있는 기술이다.

Description

퓨즈 박스 및 그 형성 방법{FUSE BOX AND METHOD FOR FORMING THE SAME}

본 발명은 퓨즈에 관한 것이다. 특히, 요철 프로파일을 갖는 퓨즈 패턴을 포함한 퓨즈 박스 및 그 형성 방법에 관한 것이다.

디램(Dynamic Random Access Memory: DRAM)과 같은 반도체 소자는 내부에 부분적으로 동작하지 않는 메모리 셀들이 존재한다. 이러한 불량 메모리 셀은 반도체 소자의 제조 시 미리 만들어둔 예비 셀(Redundancy cell)로 교체한다. 이와 같은 과정을 리페어(Repair) 공정이라 하며, 소자의 수율을 향상시킨다.

이러한 리페어 공정은 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 예비 셀의 어드레스 신호로 바꿔주는 프로그램을 내부 회로에서 수행한다. 따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면, 불량 라인 대신에 예비 셀의 라인으로 스위치 된다. 이 프로그램의 방식 중 하나가 바로 레이저 빔으로 퓨즈를 태워서 끊어버리는 절단 방식이다.

이러한 절단 방식에서 레이저에 의해 끊어지는 배선을 퓨즈라 한다. 이때, 이러한 퓨즈는 셀 영역의 플레이트 전극과 함께 형성한다. 그러나, 레이저를 이용한 리페어 퓨즈 블로잉 시 퓨즈가 끊기지 않는 언-컷 현상(Uncut phenomenon)과 같 은 퓨즈 페일(Fuse fail)이 발생한다.

본 발명은 퓨즈 박스에 관한 것으로, 플레이트 전극 형성 시 요철 구조의 퓨즈 패턴을 형성함으로써, 퓨즈 블로잉 페일(Fail)을 방지할 수 있다. 또한, 제1 금속 콘택 플러그와 제1 금속 배선 형성 시 더미 콘택 플러그와 더미 배선을 형성하여 가드링(Guard-ring)으로 사용함으로써 플레이트 전극의 산화 및 퓨즈 패턴의 크랙을 방지할 수 있다. 따라서, 소자의 수율과 신뢰성을 향상시킬 수 있다.

본 발명의 일 실시 예에 따른 퓨즈 박스는,

요철 프로파일을 갖는 퓨즈 패턴과, 퓨즈 패턴을 매립하며, 블로잉 윈도우를 포함한 층간절연막을 포함한다.

또한, 본 발명의 일 실시 예에 따른 퓨즈 박스 형성 방법은,

반도체 기판 상부에 플레이트 전극을 형성하되, 요철 프로파일을 갖는 퓨즈 패턴을 형성하는 단계와, 플레이트 전극과 퓨즈 패턴을 포함한 반도체 기판 상부에 층간절연막을 형성하는 단계와, 층간절연막의 일부를 선택 식각하여 퓨즈 플로잉 윈도우를 형성하는 단계를 포함한다.

그리고, 본 발명의 다른 실시 예에 따른 퓨즈 박스 형성 방법은,

반도체 기판 상부에 플레이트 전극을 형성하되, 요철 프로파일을 갖는 퓨즈 패턴을 형성하는 단계와, 플레이트 전극과 퓨즈 패턴을 포함한 반도체 기판 상부에 제1 층간절연막을 형성하는 단계와, 제1 층간절연막 내에 플레이트 전극과 전기적 으로 연결되는 제1 금속 콘택 플러그와 가드링용 더미 콘택 플러그를 형성하는 단계와, 제1 층간절연막 상부에 제1 금속 콘택 플러그와 전기적으로 연결되는 제1 금속 배선과 더미 콘택 플러그와 연결되는 더미 배선을 형성하는 단계와, 제1 금속 배선 및 더미 배선을 포함한 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계와, 제2 층간절연막 및 제1 층간절연막의 일부를 선택 식각하여 퓨즈 블로잉 원도우를 형성하는 단계를 포함한다.

본 발명은 금속 퓨즈의 블로잉 시 발생하는 열 에너지 손실을 줄일 수 있다. 결국, 충분한 열 에너지로 퓨즈 블로잉을 수행하여 퓨즈의 불량을 최소화할 수 있다. 따라서, 소자의 신뢰성과 수율을 향상시킬 수 있는 장점이 있다.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시 예에 따른 퓨즈 패턴의 평면도이다. 퓨즈 패턴(110)은 요철 프로파일을 갖도록 형성하여 퓨즈 블로잉 시 퓨즈 언-컷 현상(Uncut phenomenon)을 방지한다. 퓨즈 패턴(110)은 제1 선폭(110a)과 제2 선폭(110b)을 가지며, 제2 선폭(110b)은 제1 선폭(110a)의 5% 내지 20%인 것이 바람직하다.

도 2는 본 발명의 일 실시 예에 따른 퓨즈 패턴의 레이아웃이다. 퓨즈 패턴 영역(220)을 중심이 연결된 요철 프로파일로 정의된다.

도 3a 내지 3d는 본 발명의 일 실시 예에 따른 퓨즈 패턴 형성 방법을 도시한 단면도들이다. 반도체 기판(330) 상부에 제1 절연막(332)을 형성한 후, 제1 절연막(332) 상부에 제1 절연막(332)을 노출하는 제2 절연막 패턴(334)을 형성한다. 다음으로, 제1 절연막(332)에 대한 등방성 식각을 수행하여 중심이 연결된 요철 프로파일의 공간(336)을 형성한다. 이때, 제2 절연막 패턴(334)은 제1 절연막(332)에 대한 식각 선택비 차이가 큰 물질로 형성하여 제1 절연막(332) 식각 시 제거되지 않는다.

도 3c 및 3d를 참조하면, 요철 프로파일 공간(336)을 매립하는 폴리실리콘층(338)을 형성한 후, 제1 절연막(332)을 노출할 때까지 평탄화 식각한다. 이후, 제1 절연막(332)을 제거하여 퓨즈 패턴(340)을 형성한다. 퓨즈 패턴(340)은 제1 두께(340a)와 제1 두께(340a)보다 작은 제2 두께(340b)를 가지는 것이 바람직하다. 또한, 제2 두께(340b)는 제1 두께(340a)의 5% 내지 20%인 것이 바람직하다.

도 4는 본 발명의 다른 실시 예에 따른 퓨즈 패턴을 도시한 평면도이다. 반도체 기판(430) 상부에 수평방향으로 요철 프로파일을 갖는 퓨즈 패턴(440)을 형성한다. 퓨즈 패턴(440)은 요철 프로파일을 정의하는 마스크를 이용한 패터닝 공정으로 수행하여 형성할 수 있다. 이때, 퓨즈 패턴(440)은 제1 선폭(440a)과 제1 선폭(440a)보다 작은 제2 선폭(440b)을 포함하며, 제2 선폭(440b)은 제1 선폭(440a)의 5% 내지 20%인 것이 바람직하다.

도 5는 본 발명의 다른 실시 예에 따른 퓨즈 패턴을 도시한 단면도이다. 반도체 기판(530) 상부에 수직방향으로 요철 프로파일을 갖는 퓨즈 패턴(540)을 형성 한다. 퓨즈 패턴(540)은 다마신 공정으로 형성할 수 있다. 예를 들면, 반도체 기판(530) 상부에 층간절연막(미도시)을 형성한 후, 층간절연막을 선택 식각하여 층간절연막 패턴(542)을 형성한다. 다음으로, 층간절연막 패턴(542)을 매립하는 폴리실리콘층(미도시)을 형성한 후, 폴리실리콘층을 평탄화 식각하여 수직방향의 요철 프로파일을 갖는 퓨즈 패턴(540)을 형성한다.

이때, 퓨즈 패턴(540)은 제1 두께(540a)와 제1 두께(540a)보다 얇은 제2 두께(540b)를 포함하며, 제2 두께(540b)는 제1 두께(540a)의 5% 내지 20%인 것이 바람직하다. 한편, 층간절연막 패턴(542)은 수직방향과 수평방향 모두 요철 프로파일로 형성하여 수직방향과 수평방향의 요철 프로파일을 갖는 퓨즈 패턴(540)을 형성할 수도 있다.

도 6은 본 발명의 다른 실시 예에 따른 퓨즈 패턴을 도시한 단면도이다. 반도체 기판(630) 상부에 폴리실리콘층(미도시)을 형성한 후, 폴리실리콘층의 일부를 선택 식각하여 수직방향의 요철 프로파일을 갖는 퓨즈 패턴(640)을 형성할 수 있다.

도 7a 내지 7f는 본 발명의 일 실시 예에 따른 퓨즈 박스 형성 방법을 도시한 단면도들이다. 반도체 기판(730) 상부에 제1 층간절연막(762)을 형성한 후, 제1 층간절연막(762) 상부에 셀 영역에 플레이트 전극(미도시)을 형성한다. 이때, 플레이트 전극 형성 시 제1 층간절연막(762) 상부에 요철 프로파일을 갖는 퓨즈 패턴(740)을 형성한다. 이때, 퓨즈 패턴(740)은 도 3 내지 도 6의 방법으로 요철 프로파일을 가질 수 있다. 따라서, 요철 프로파일을 갖는 퓨즈 패턴(740)은 후속 퓨 즈 블로잉 시 퓨즈가 끊기지 않는 퓨즈 페일을 최소화할 수 있다.

도 7b를 참조하면, 제1 층간절연막(762) 상부에 제2 층간절연막(764)을 형성하여 퓨즈 패턴(740)을 매립한다. 다음으로, 제2 층간절연막(764)을 선택 식각하여 제1 금속 콘택홀(766)과 더미 금속 콘택홀(768)을 형성한 후, 도전층(미도시)으로 제1 금속 콘택홀(766)과 더미 금속 콘택홀(768)을 매립하여 퓨즈 패턴(740)과 전기적으로 연결되는 제1 금속 콘택 플러그(770)와 더미 금속 플러그(772)를 형성한다.

이후, 제1 금속 콘택 플러그(770), 더미 금속 플러그(772) 및 제2 층간절연막(764) 상부에 도전층(미도시)을 형성한 후, 이를 패터닝하여 제1 금속 배선(774)과 더미 금속 배선(776)을 형성한다. 이때, 더미 금속 배선(776)과 더미 금속 콘택 플러그(772)는 가아드 링(Guard-ring)으로 역할을 수행하여 플레이트 전극의 산화 및 퓨즈 패턴의 크랙(Crack)을 방지할 수 있다. 또한, 제1 금속 콘택 플러그(770)와 제1 금속 배선(774) 형성시 가아드 링 역할을 하는 더미 금속 플러그(772)와 더미 금속 배선(776)을 형성함으로 공정을 단순화할 수 있다.

도 7c를 참조하면, 제2 층간절연막(764) 상부에 제3 층간절연막(778)을 형성하여 제1 금속 배선(774, 774a)과 더미 금속 배선(776)을 매립한다. 다음으로, 제3 층간절연막(778)을 선택 식각하여 제1 금속 배선(774a)을 노출하는 제2 금속 콘택홀(780)을 형성한 후, 도전층(미도시)으로 제2 금속 콘택홀(780)을 매립하여 제1 금속 배선(774a)과 전기적으로 연결되는 제2 금속 플러그(782)를 형성한다. 이후, 제3 층간절연막(778) 상부에 도전층(미도시)을 형성한 후, 이를 패터닝하여 제2 금속 배선(784)을 형성한다.

도 7d를 참조하면, 제3 층간절연막(778) 상부에 제4 층간절연막(786)을 형성하여 제2 금속 배선(784)을 매립한다. 다음으로, 제4 층간절연막(786), 제3 층간절연막(778) 및 제2 층간절연막(764)의 일부를 선택 식각하여 퓨즈 블로잉부를 정의하는 블로잉 윈도우(790)를 형성한다.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 본 발명의 일 실시 예에 따른 퓨즈 패턴의 평면도.

도 2는 본 발명의 일 실시 예에 따른 퓨즈 패턴의 레이아웃.

도 3a 내지 3d는 본 발명의 일 실시 예에 따른 퓨즈 패턴 형성 방법을 도시한 단면도들.

도 4는 본 발명의 다른 실시 예에 따른 퓨즈 패턴을 도시한 평면도.

도 5는 본 발명의 다른 실시 예에 따른 퓨즈 패턴을 도시한 단면도.

도 6은 본 발명의 다른 실시 예에 따른 퓨즈 패턴을 도시한 단면도.

도 7a 내지 7d는 본 발명의 일 실시 예에 따른 퓨즈 박스 형성 방법을 도시한 단면도들.

<도면의 주요 부분에 대한 부호의 설명>

110: 퓨즈 패턴 110a: 제1 선폭

110b: 제2 선폭 220: 퓨즈 패턴 영역

330, 430, 530, 630, 730: 반도체 기판

340, 440, 540, 640, 740: 퓨즈 패턴

332: 제1 절연막 334: 제2 절연막 패턴

336: 요철 프로파일의 공간 338: 폴리실리콘층

340a, 540a: 제1 두께 340b, 540b: 제2 두께

440a: 제1 선폭 440b: 제2 선폭

542: 층간절연막 패턴 762: 제1 층간절연막

764: 제2 층간절연막 766: 제1 금속 콘택홀

768: 더미 금속 콘택홀 770: 제1 금속 콘택 플러그

772: 더미 금속 플러그 774: 제1 금속 배선

774a: 제1 금속 배선 776: 더미 금속 배선

778: 제3 층간절연막 780: 제2 금속 콘택홀

782: 제2 금속 플러그 784: 제2 금속 배선

786: 제4 층간절연막 790: 블로잉 윈도우

Claims

요철 프로파일을 갖는 퓨즈 패턴;

상기 퓨즈 패턴을 매립하며, 블로잉 윈도우를 포함한 층간절연막을 포함하는 퓨즈 박스.
제1항에 있어서,

상기 퓨즈 패턴은 플레이트 전극으로 형성하는 것을 특징으로 하는 퓨즈 박스.
제1항에 있어서,

상기 요철 프로파일은 제1 선폭과 상기 제1 선폭보다 작은 제2 선폭을 포함하는 것을 특징으로 하는 퓨즈 박스.
제3항에 있어서,

상기 제2 선폭은 상기 제1 선폭의 1% 내지 15%인 것을 특징으로 하는 퓨즈 박스.
제1항에 있어서,

상기 요철 프로파일은 제1 두께와 상기 제1 두께보다 작은 제2 두께를 포함 하는 것을 특징으로 하는 퓨즈 박스.
제5항에 있어서,

상기 제2 두께는 상기 제1 두께의 1% 내지 15%인 것을 특징으로 하는 퓨즈 박스.
제1항에 있어서,

상기 층간절연막 내에 더미 콘택 플러그와 더미 배선을 포함하는 가드링을 더 포함하는 퓨즈 박스.
반도체 기판 상부에 플레이트 전극을 형성하되, 요철 프로파일을 갖는 퓨즈 패턴을 형성하는 단계;

상기 플레이트 전극과 상기 퓨즈 패턴을 포함한 상기 반도체 기판 상부에 층간절연막을 형성하는 단계; 및

상기 층간절연막의 일부를 선택 식각하여 퓨즈 플로잉 윈도우를 형성하는 단계를 포함하는 퓨즈 박스 형성 방법.
제8항에 있어서,

상기 퓨즈 패턴 형성 공정은 다마신 방법으로 수행하는 것을 특징으로 하는 퓨즈 박스 형성 방법.
제9항에 있어서,

상기 퓨즈 패턴 형성 단계는,

상기 반도체 기판 상부에 마스크층을 형성하는 단계;

상기 마스크층을 선택 식각하여 상기 요철 프로파일을 갖는 마스크 패턴을 형성하는 단계;

상기 반도체 기판 상부에 플레이트 폴리실리콘층을 형성하는 단계; 및

상기 마스크 패턴 상부가 노출할 때까지 상기 플레이트 폴리실리콘층을 평탄화 식각하여 상기 플레이트 전극과 상기 퓨즈 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 퓨즈 박스 형성 방법.
제8항에 있어서,

상기 퓨즈 패턴 형성 단계는

상기 반도체 기판 상부에 플레이트 폴리실리콘층을 형성하는 단계; 및

요철 마스크로 상기 플레이트 폴리실리콘층을 식각하여 상기 플레이트 전극과 상기 퓨즈 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 퓨즈 박스 형성 방법.
반도체 기판 상부에 플레이트 전극을 형성하되, 요철 프로파일을 갖는 퓨즈 패턴을 형성하는 단계;

상기 플레이트 전극과 상기 퓨즈 패턴을 포함한 상기 반도체 기판 상부에 제1 층간절연막을 형성하는 단계;

상기 제1 층간절연막 내에 상기 플레이트 전극과 전기적으로 연결되는 제1 금속 콘택 플러그와 가드링용 더미 콘택 플러그를 형성하는 단계;

상기 제1 층간절연막 상부에 상기 제1 금속 콘택 플러그와 전기적으로 연결되는 제1 금속 배선과 상기 더미 콘택 플러그와 연결되는 더미 배선을 형성하는 단계;

상기 제1 금속 배선 및 상기 더미 배선을 포함한 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하는 단계; 및

상기 제2 층간절연막 및 상기 제1 층간절연막의 일부를 선택 식각하여 퓨즈 블로잉 원도우를 형성하는 단계를 포함하는 퓨즈 박스 형성 방법.