KR20070013465A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명에서는 반도체 소자의 형성 공정에 있어서 퓨즈 영역에는 퓨즈 도전층 상부에 형성된 절연층을 소정두께 남기고, 패드 영역에는 패드 도전층을 노출시키는 공정을 위해 두 번의 마스크 공정을 수행해야 하는 문제를 해결하기 위하여, CMP 공정을 수행하여 그 층간 높이가 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각하여 줌으로써 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 제조비용과 시간을 크게 감소시킬 수 있게 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a, 도 1b, 도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명에서는 반도체 소자의 형성 공정에 있어서 퓨즈 영역에는 퓨즈 도전층 상부에 형성된 절연층을 소정두께 남기고, 패드 영역에는 패드 도전층을 노출시키는 공정을 위해 두 번의 마스크 공정을 수행해야 하는 문제를 해결하기 위하여, CMP 공정을 수행하여 그 층간 높이가 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각하여 줌으로써 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 제조비용과 시간을 크게 감소시킬 수 있게 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자에는 잉여 셀로 대체하기 위해서 사용되는 퓨즈 영역과 반도체 칩 내부와 외부의 전기적 신호를 주고받기 위해 전기적인 본딩 패드로 사용되는 패 드 영역이 형성된다.
퓨즈 영역의 퓨즈는 도전층 라인으로 형성하며, 일반적으로 퓨즈 형성을 위한 도전층을 형성하고 그 상부에 소정 두께의 절연층을 형성하여 레이저 블로잉(Laser Blowing)으로 퓨즈 라인이 형성되도록 한다. 이때, 반도체 기판 내 퓨즈 영역 이외의 소정 영역에 퓨즈 라인의 수평적인 높이보다 한층 내지 두층 더 높은 위치에 외부와 전기적 신호를 주고받기 위한 패드 영역이 형성된다.
여기서, 퓨즈 영역에는 후속의 레이저 블로잉 공정을 위하여 절연층을 소정두께 잔류시켜야 하고, 패드 영역의 패드부에 대한 패드 도전층은 노출시켜야 한다.
도 1a, 도 1b, 도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a 및 도 1b는 종래 기술에 대한 제 1 실시예를 도시한 것으로 도 1a (i)은 제 1 절연층(10)/퓨즈 도전층(20)/제 2 절연층(30)으로 구비된 퓨즈 영역, 도 1a (ii)는 제 3 절연층(40)/패드 도전층(50)/제 4 절연층(60)으로 구비된 패드 영역을 도시한 것이다. 패드 영역에 형성된 제 4 절연층(60) 상부에 단차가 발생한 것을 볼 수 있다.
도 1b (i) 및 (ii)를 참조하면, 퓨즈 영역 및 패드 영역에 각각 퓨즈부(70) 및 패드부(80)를 노출시키는 감광막 패턴(65)을 형성한 후 퓨즈 영역에 제 2 절연층(30)이 소정 두께 잔류하도록 식각 공정을 수행한다. 이때, 패드 영역의 패드 도전층(50)이 노출되지 않는 문제가 발생한다. 이 경우 후속의 반도체 칩을 테스트 프로빙(Probing) 공정을 수행하거나 패키지 내의 본딩 공정이 정상적으로 수행되지 못하는 문제가 있다.
도 2a (i) 및 (ii)를 참조하면, 패드 영역 전체를 차단하고 퓨즈 영역의 퓨즈부(70)만 노출 시키는 감광막 패턴(65)을 형성한 후 퓨즈 도전층(20)에 레이저 블로잉 공정이 유리한 정도의 제 2 절연층(30)이 잔류하도록 식각 공정을 수행한다.
도 2b (i) 및 (ii)를 참조하면, 감광막 패턴(65)을 제거한 후 다시 퓨즈 영역 전체를 차단하고 패드 영역의 패드부(80) 만을 노출 시키는 감광막 패턴(85)을 형성하여 식각 공정을 수행한다.
이와 같이 두 번의 마스크 패턴 형성 공정 및 식각 공정을 수행하여 각각의 영역에 맞는 패턴을 형성할 수 있으나 이는 추가적인 공정 및 시간이 많이 소모되어 반도체 소자의 수율을 저하시키는 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CMP 공정을 수행하여 상대적으로 높은 패드 영역의 절연층을 소정 두께 미리 식각함으로써, 한번의 마스크 패턴 형성 공정 및 식각 공정으로 퓨즈 영역 및 패드 영역의 특성에 맞는 패턴을 형성 할 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상에 제 1 절연층, 퓨즈 도전층 및 제 2 절연층으로 구비되는 퓨즈 영역 및 제 3 절연층, 패드 도전층 및 제 4 절연층으로 구비되는 패드 영역을 형성하는 단계와,
상기 반도체 기판 전면에 CMP 공정을 수행하여 상기 패드 영역의 제 4 절연층 상부를 소정 두께 식각하는 단계와,
상기 반도체 기판 전면에 상기 퓨즈 영역 및 패드 영역을 각각 소정 부분 노출 시키는 감광막을 패턴을 형성하는 단계 및
상기 감광막 패턴을 식각 마스크로 상기 패드 도전층이 노출될 때까지 상기 제 2 절연층 및 제 4 절연층을 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성방법에 관하여 상세히 설명하면 다음과 같다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a (i)은 반도체 기판의 퓨즈 영역을 도시한 단면도이며, 도 3a (ii)는 반도체 기판의 패드 영역을 도시한 단면도이다.
먼저, 반도체 기판(미도시)의 주변 회로 영역 상에 소정의 하부 구조를 구비한 제 1 절연층(100)을 형성하고, 제 1 절연층(100) 상부에 퓨즈 도전층(120)을 형성한다. 다음에는, 퓨즈 도전층(120)을 캡핑하는 제 2 절연층(130)을 형성한다. 여기서, 제 2 절연층(130)은 퓨즈 도전층(120)에 의한 토폴로지(topology)의 영향을 받지 않을 정도로 충분한 두께를 갖도록 형성하는 것이 바람직하다. 따라서, 제 2 절연층(130) 상부는 평탄하게 형성된다.
아울러, 도 3a (ii)의 패드 영역은 반도체 기판(미도시) 상에 소정의 하부 구조를 구비한 제 3 절연층(140)을 형성한 후, 제 3 절연층(140) 상부에 패드 도전층(150)을 형성한다. 이때, 제 3 절연층(140)은 제 1 절연층(100)을 포함하는 하부 구조 상부에 형성되는 것으로 상기 퓨즈 도전층(120)의 1 ~ 2배 높이까지 형성하는 것이 바람직하다.
다음에는, 패드 도전층(150)을 캡핑하는 패시베이션 제 4 절연층(160)을 형성한다. 이때, 제 4 절연층(160)은 반도체 소자의 높이에 한계가 있으므로 무한정 높게 형성할 수 없기 때문에 패드 도전층(150)의 영향을 받아 표면에 단차가 발생하게 된다. 여기서, 퓨즈 도전층(120) 및 패드 도전층(150)은 알루미늄 또는 구리 물질로 형성하는 것이 바람직하다.
이와 같이 반도체 기판 상에 퓨즈 영역과 패드 영역이 형성된 상태에서, CMP 공정을 수행하여 제 4 절연층(160)에 발생하는 단차를 소정 두께 제거하는 공정을 수행한다. 이때, CMP 공정은 0 ~ 5000Å의 두께만큼 식각하는 것이 바람직하며 패드 도전층(150)을 충분히 보호할 수 있을 정도로 실시하는 것이 바람직하다.
도 3b를 참조하면, 퓨즈 영역인 도 3b (i) 및 패드 영역인 도 3b (ii)를 포함하는 반도체 기판 전면에 퓨즈 영역 및 패드 영역 내의 퓨즈부(170)와 패드부(180)가 될 영역을 각각 소정 부분 노출 시키는 감광막을 패턴(165)을 형성하고, 감광막 패턴(165)을 식각 마스크로 패드 도전층(150)이 노출될 때까지 제 2 절연층(130) 및 제 4 절연층(160)을 동시에 식각한다. 여기서, 패드 도전층(150)이 노출 되고 30%이내의 과도 식각이 가해져 퓨즈부(170)의 식각 깊이가 더 깊게 형성된다. 이는 패드부(180)에는 식각 공정이 완벽하게 수행되도록 하기 위한 것이다. 본 발명에서는 약간의 과도식각에 의하더라도 퓨즈 도전층(120)은 노출되지 않으므로 반도체 소자의 형성 공정 수율이 향상될 수 있다.
상술한 바와 같이, 각각 서로 다른 공정에 의해 반도체 기판에 퓨즈 영역과 패드 영역 사이에 단차가 발생하고, 각각의 마스크 패턴을 형성 공정으로 각 영역에 형성된 절연층을 식각해야 하는 문제를, 본 발명에서는 CMP 공정을 수행하여 그 층간 높이가 상대적으로 높은 패드 영역의 층간 절연층을 소정 두께 미리 식각하여 줌으로써 해결할 수 있다. 따라서, 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 형성 공정 수율을 향상시킬 수 있다.
이상에서 설명한 바와 같이 본 발명에서는 CMP 공정을 수행하여 상대적으로 높은 패드 영역의 절연층 소정 두께 미리 식각하여 줌으로써 퓨즈 영역에는 퓨즈 도전층 상부에 형성된 절연층을 소정두께 남기고, 패드 영역에는 패드 도전층을 노출시키는 공정을 위해 두 번의 마스크 공정을 수행해야 하는 문제를 해결할 수 있다. 따라서, 두 번의 식각 공정을 한 번으로 감소시킬 수 있고 반도체 소자의 제조 비용과 시간을 크게 감소시킬 수 있게 되어 반도체 소자의 형성 공정 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판 상에 제 1 절연층, 퓨즈 도전층 및 제 2 절연층으로 구비되는 퓨즈 영역 및 제 3 절연층, 패드 도전층 및 제 4 절연층으로 구비되는 패드 영역을 형성하는 단계;상기 반도체 기판 전면에 CMP 공정을 수행하여 상기 패드 영역의 제 4 절연층 상부를 소정 두께 식각하는 단계;상기 반도체 기판 전면에 상기 퓨즈 영역 및 상기 패드 영역을 각각 소정 부분 노출 시키는 감광막을 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각 마스크로 상기 패드 도전층이 노출될 때까지 상기 제 2 절연층 및 상기 제 4 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 3 절연층은 상기 퓨즈 도전층의 1 ~ 2배 높이로 상기 제 1 절연층 상부에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 패드부의 패드 도전층이 노출될 때 상기 퓨즈부 상부의 제 2 절연층은 상기 퓨즈 도전층 상부에 소정 두께 잔류하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 퓨즈 도전층 및 패드 도전층은 알루미늄 또는 구리 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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