KR100632627B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 패드와 하부 물질간의 열팽창 계수 차이로 인하여 발생되는 패드의 들뜸 현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것으로, 메인 셀 영역 및 정렬 마크 영역이 정의된 반도체 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막 및 제 1 절연막을 관통하여 상기 반도체 기판에 연결되는 제 1 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 텅스텐막을 증착하고 상기 텅스텐막을 선택적으로 제거하여 상기 메인 셀 영역에 배선을 형성하는 동시에 상기 정렬 마크 영역에 소정 크기의 패드를 형성하는 단계와, 상기 반도체 기판의 전면에 제 3 절연막을 증착하고, 상기 배선 및 패드가 소정 부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전성 물질을 매립하여 상기 배선에 연결되는 제 2 플러그 및 상기 패드와 연결되는 정렬 마크를 형성하는 단계와, 상기 제 2 플러그에 연결되는 제 2 배선을 형성하는 단계와, 상기 반도체 기판의 전면에 제 4 절연막을 형성하는 단계를 포함하여 형성한다.
반도체 소자, 열팽창 계수
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2는 종래 기술에 따른 반도체 소자의 평면도
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도 4는 본 발명의 실시예에 따른 반도체 소자의 평면도
도면의 주요 부분에 대한 부호 설명
31 : 반도체 기판 32 : 제 1 절연막
33 : SiO2막 34 : 제 1 플러그
35 : 텅스텐막 36 : 포토레지스트
37 : 노광 마스크 38 : 층간 절연막
39a : 제 2 플러그 39b : 정렬 마크
40 : 제 2 배선막 41 : 제 2 절연막
51 : 메인 셀 영역 52 : 정렬마크 영역
53 : 정렬 마크
본 발명은 반도체 소자에 관한 것으로 특히, 정렬 마크 영역의 패드와 하부층간의 열팽창 계수 차이로 인하여 후속 열공정에서 패드가 들뜨는 현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이고, 도 2는 종래 기술에 따른 반도체 소자의 평면도이다.
종래 기술에 따른 반도체 소자는 도 2에 도시된 바와 같이, 실제 패턴이 패터닝되는 메인 셀 영역(22)과, 패턴간의 얼라인을 위한 정렬 마크(24)가 삽입되는 정렬 마크 영역(23)으로 구성된다.
상기한 종래의 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 제 1 절연막(12)과 SiO2막(13)을 차례로 증착한다.
그리고, 포토 및 식각 공정으로 메인 셀 영역(22)의 반도체 기판(11)이 소정 부분 노출되도록 상기 SiO2막(13)과, 제 1 절연막(12)을 선택적으로 제거하여 복수개의 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착하고, 전면을 에치백(Etch-back)하여 상기 제 1 콘택홀에 제 1 플러그(14) 를 형성한다.
그리고, 상기 반도체 기판(11)상에 텅스텐막(15)을 증착하고, 전면에 포토레지스트(16)를 도포한다.
그리고, 노광 마스크(17)를 이용한 노광 공정으로 상기 포토레지스트(16)를 선택적으로 노광한다.
여기서, 상기 반도체 기판(11)의 정렬 마크 영역(23)에 대응되는 노광 마스크(17)는 가로 및 세로의 길이가 수백 ㎛의 크기인 것을 이용한다.
그리고, 도 1b에 도시된 바와 같이 현상 공정으로 상기 노광된 포토레지스트(16)를 패터닝한다.
이어, 상기 패터닝된 포토레지스트(16)를 마스크로 이용한 식각 공정으로 상기 텅스텐막(15)을 선택적으로 제거하여 상기 메인 셀 영역(22)에는 제 1 배선막(15a)을 형성하고 상기 정렬 마크 영역(23)에는 패드(15b)를 형성한다.
이때, 상기 패드(15b)의 가로 및 세로의 길이는 수백 ㎛로 패터닝된다.
그리고, 도 1c에 도시된 바와 같이 상기 반도체 기판(11)상에 층간 절연막(18)을 증착하고 열처리한다.
여기서, 상기 패드(15b) 및 제 1 배선막(15a)을 구성하는 텅스텐의 열팽창 계수는 4.4×10-6/℃이고, 상기 SiO2막(13)의 열팽창 계수는 8×10-6/℃이다.
따라서, 상기 열팽창 계수가 작은 SiO2막(13)보다 상기 제 1 배선막(15a) 및 패드(15b)가 팽창되는 정도가 크기 때문에 패턴의 크기 큰 패드(15b)가 들뜨는 현 상(Peeling)이 발생된다.
이러한 들뜸 현상을 없애기 위하여 도 1d에서는 상기 정렬 마크 영역(23)에 패드(15b)를 형성하지 않았다.
그리고, 포토 및 식각 공정으로 상기 제 1 배선막(15a)의 표면이 노출되도록 상기 메인 셀 영역(22)의 상기 층간 절연막(18)을 선택적으로 식각하여 복수개의 제 2 콘택홀을 형성하는 동시에 상기 정렬 마크 영역(23)에도 정렬 마크를 형성하기 위하여 복수개의 제 3 콘택홀을 형성한다.
이때, 상기 메인 셀 영역(22)의 층간 절연막(18) 하부 물질 즉, 제 1 배선막(15a)과 상기 정렬 마크 영역(23)의 층간 절연막(18) 하부 물질 즉, SiO2막(13)의 선택비가 다름으로 인하여 상기 정렬 마크 영역(23)에 형성되는 상기 제 3 콘택홀은 상기 SiO2막(13) 표면 내부의 소정 깊이에까지 형성된다.
또한, 일정한 스탑퍼(Stopper)층이 없기 때문에 상기 제 3 콘택홀들은 서로 상이한 깊이를 갖게 된다.
그리고, 전면에 폴리 실리콘막을 증착하고 상기 제 2 콘택홀과 제 3 콘택홀 내부에 잔류하도록 전면을 에치백하여 상기 제 2 콘택홀에 제 2 플러그(19a)를 형성하고 상기 제 3 콘택홀에 정렬마크(19b)를 형성한다.
이때, 상기 메인 셀 영역(22)에 형성되는 제 2 플러그(19a)는 상기 제 1 배선막(15a)에 전기적으로 연결된다.
이어, 상기 반도체 기판(11)의 표면상에 제 2 배선막(20)을 증착한다.
여기서, 상기 제 2 배선막(20)은 텅스텐(W)막이다.
그리고, 전면에 제 2 절연막(21)을 증착하여 종래 기술에 따른 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 패드에 들뜸 현상이 발생되어 정렬마크 영역에 불량이 발생되며, 이후 공정을 진행하기가 어렵다.
둘째, 포토 공정의 웨이퍼 얼라인을 위한 정렬 마크 영역에 불량이 발생되어 웨이퍼 얼라인의 정밀도가 저하된다.
셋째, 정렬 마크 영역에 패드를 형성하지 않으면 정렬 마크 형성용 홀들이 서로 상이한 깊이로 형성되므로 이를 보정하기 위한 별도의 공정이 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 정렬 마크 영역에 형성되는 패드의 사이즈를 줄이여 들뜸 현상을 방지함으로써 소자의 불량을 줄이고 공정의 용이성을 향상시키기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 메인 셀 영역 및 정렬 마크 영역이 정의된 반도체 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막 및 제 1 절연막을 관통하여 상기 반도체 기판에 연결되는 제 1 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 텅스텐막을 증착하고 상기 텅스텐막을 선택적으로 제거하여 상기 메인 셀 영역에 배선을 형성하는 동시에 상기 정렬 마크 영역에 소정 크기의 패드를 형성하는 단계와, 상기 반도체 기판의 전면에 제 3 절연막을 증착하고, 상기 배선 및 패드가 소정 부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전성 물질을 매립하여 상기 배선에 연결되는 제 2 플러그 및 상기 패드와 연결되는 정렬 마크를 형성하는 단계와, 상기 제 2 플러그에 연결되는 제 2 배선을 형성하는 단계와, 상기 반도체 기판의 전면에 제 4 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 4는 본 발명의 실시예에 따른 반도체 소자의 평면도이다.
본 발명의 실시예에 따른 반도체 소자는 도 4에 도시된 바와 같이, 실제 소자의 패턴이 패터닝되어지는 메인 셀 영역(51)과, 웨이퍼의 노광시에 웨이퍼를 정렬시키기 위한 정렬 마크(53)가 삽입되는 영역인 정렬 마크 영역(52)으로 구성된다.
이때, 상기 정렬 마크 영역(52)상에 형성되는 패드의 가로 및 세로의 길이는 수십 ㎛이다.
상기한 본 발명의 실시예에 따른 반도체 소자의 제조방법은 도 3a에 도시된 바와 같이, 반도체 기판(31)상에 제 1 절연막(32)을 형성하고, 상기 제 1 절연막(32)상에 SiO2막(33)을 증착한다.
이어, 포토 및 식각 공정으로 상기 반도체 기판(31)이 소정 부분 노출되도록 상기 SiO2막(33)과, 제 1 절연막(32)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 폴리 실리콘막을 증착하고, 전면을 에치백하여 상기 제 1 콘택홀 내부에 제 1 플러그(34)를 형성한다.
이어, 반도체 기판(31)상에 텅스텐막(35)을 증착하고, 상기 텅스텐막(35)상에 포토레지스트(36)를 도포한다.
그리고, 노광 마스크(37)를 이용한 노광 공정으로 상기 포토레지스트(36)를 노광시킨다.
이때, 상기 정렬 마크 영역(52)에 대응되는 상기 노광 마스크(37)의 패턴은 가로, 세로 폭이 수십 ㎛인 것을 이용한다.
그리고, 도 3b에 도시된 바와 같이, 현상 공정으로 상기 노광된 포토레지스트(36)를 패터닝한다.
그리고, 상기 패터닝된 포토레지스트(36)를 마스크로 이용한 식각 공정으로 상기 텅스텐막(35)을 선택적으로 제거하여 상기 메인 셀 영역(51)에는 제 1 배선막(35a)을 형성하고, 상기 정렬 마크 영역(52)에는 패드(35b)를 형성한다.
여기서, 상기 정렬 마크 영역(52)에 대응되는 상기 노광 마스크(37)의 가로 및 세로 길이가 수십 ㎛이므로, 상기 패드(35b)의 가로 및 세로 길이가 수십 ㎛가 된다.
그리고, 도 3c에 도시된 바와 같이, 상기 반도체 기판(31)상에 층간 절연막(38)을 형성한 후, 열처리한다.
이때, 상기 패드(35b)의 패턴을 수십 ㎛로 작게 형성하였기 때문에 상기 패드(35b)와 그 하부의 SiO2막(33)간에 열팽창 계수가 다르더라도 상기 패드(35b)가 들뜨는 현상은 발생되지 않게 된다.
그리고, 도 3d에 도시된 바와 같이, 포토 및 식각 공정으로 상기 제 1 배선막(35a)의 표면이 노출되도록 상기 메인 셀 영역(51)의 상기 층간 절연막(38)을 선택적으로 식각하여 복수개의 제 2 콘택홀을 형성하는 동시에 정렬 마크를 형성하기 위하여 상기 정렬 마크 영역(52)의 층간 절연막(38)을 선택적으로 제거하여 복수개의 제 3 콘택홀을 형성한다.
이때, 상기 정렬 마크 영역(52)의 층간 절연막(38) 하부 물질인 제 1 배선막(35a)과 상기 메인 셀 영역(51)의 층간 절연막(38) 하부 물질인 패드(35b) 모두 텅스텐이므로, 상기 제 2 콘택홀 및 제 3 콘택홀은 동일한 깊이로 형성된다.
즉, 상기 제 3 콘택홀들은 상기 패드(35b)의 표면상에까지 형성되며, 모두 1000∼1500Å의 동일한 깊이로 형성된다.
그리고, 상기 제 2 콘택홀 및 제 3 콘택홀을 포함하는 반도체 기판(31)의 전면에 폴리 실리콘을 증착하고 전면을 에치백하여 상기 제 2 콘택홀에 제 2 플러그(39a)를 형성하고, 상기 제 3 콘택홀에 정렬마크(39b)를 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 제 2 배선막(40)을 증착한다.
여기서, 상기 제 2 배선막(40)은 텅스텐(W)막이다.
그리고, 도 3e에 도시된 바와 같이, 상기 반도체 기판(31)상에 제 2 절연막(41)을 증착하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 정렬 마크 영역에 형성되는 패드의 패턴 크기를 줄이므로써 이후 열공정에서 상기 패드의 들뜸 현상을 방지할 수 있다.
둘째, 패드의 들뜸 현상을 방지하여 정렬 마크 영역에 발생되는 불량을 방지할 수 있으므로 중첩 정밀도를 향상시킬 수 있다.
셋째, 정렬 마크 영역 하부에 패드를 형성하므로써 정렬키의 높이를 안정적으로 확보할 수 있다.
Claims (3)
- 메인 셀 영역 및 정렬 마크 영역이 정의된 반도체 기판상에 제 1 절연막과 제 2 절연막을 차례로 형성하는 단계;상기 제 2 절연막 및 제 1 절연막을 관통하여 상기 반도체 기판에 연결되는 제 1 플러그를 형성하는 단계;상기 반도체 기판의 전면에 텅스텐막을 증착하고 상기 텅스텐막을 선택적으로 제거하여 상기 메인 셀 영역에 배선을 형성하는 동시에 상기 정렬 마크 영역에 소정 크기의 패드를 형성하는 단계;상기 반도체 기판의 전면에 제 3 절연막을 증착하고, 상기 배선 및 패드가 소정 부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하여 복수개의 콘택홀을 형성하는 단계;상기 콘택홀에 도전성 물질을 매립하여 상기 배선에 연결되는 제 2 플러그 및 상기 패드와 연결되는 정렬 마크를 형성하는 단계;상기 제 2 플러그에 연결되는 제 2 배선을 형성하는 단계;상기 반도체 기판의 전면에 제 4 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 패드의 크기는 가로 및 세로의 크기가 수십 ㎛가 되도록 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막을 SiO2막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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