KR100998947B1 - 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법은, 기판상에 퓨즈 및 패드를 형성하는 단계; 상기 퓨즈 및 상기 패드가 형성된 결과물의 전체 구조 상에 제1 절연막을 형성하되, 상기 퓨즈상의 상기 제1 절연막 두께가 상기 패드 상의 상기 제1 절연막 두께보다 작은 값을 갖게 하는 단계; 상기 퓨즈가 노출되면서 상기 패드가 노출되지 않는 시점까지 상기 제1 절연막을 전면 식각하는 단계; 상기 퓨즈가 소정 목표 두께로 잔류하도록 노출된 상기 퓨즈의 상부를 제거하는 단계; 결과물의 전체 구조 상에 제2 절연막을 형성하는 단계; 및 리페어/패드 식각을 수행하여 상기 퓨즈를 노출시키는 퓨즈 개구부 및 상기 패드를 노출시키는 패드 개구부를 형성하는 단계를 포함하고, 상술한 본 발명에 의한 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법은, 퓨즈의 두께와 패드의 두께를 각각 원하는 두께로 조절하여 레이저 리페어 효율을 증가시키면서도 와이어 본딩시 크랙 등의 문제점이 발생하는 것을 방지할 수 있다.

퓨즈, 패드, 리페어/패드 식각, 희생 절연막, 레이저 리페어, 와이어 본딩

Description

퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH FUSE AND PAD}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법에 관한 것이다.

반도체 메모리 소자의 제조에 있어서 수많은 미세 셀 중 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율 측면에서 매우 비효율적이다.

따라서, 현재는 메모리 내에 미리 설치해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. 이를 좀더 상세히 설명하면, 기판상에 형성된 셀들이 불량인지 여부를 판별하는 테스트를 수행하고, 그 결과 불량으로 판별된 셀들은 리페어(repair) 공정을 통하여 레이저 빔에 의한 퓨즈 컷팅으로 제거되고 칩 내의 리던 던시 셀로 대체된다. 여기서, 퓨즈는 별도의 배선을 이용하여 형성되는 것이 아니라 일반적인 회로 배선(예를 들어, 워드라인, 비트라인, 플레이트 라인 등)를 이용하여 형성되는 것으로서, 최근에는 특히 금속 배선을 이용하여 형성되고 있다.

한편, 퓨즈에 레이저 빔을 조사하기 위하여 퓨즈를 노출시키는 개구부 즉, 퓨즈 박스(fuse box)를 형성하기 위한 식각 공정과, 반도체 장치의 신호 입출력을 위한 패드를 노출시키는 식각 공정은 한번의 식각 공정으로 수행되게 되는데, 이를 리페어/패드(repair/pad) 식각 공정이라 한다.

도1a 내지 도1e는 종래 기술에 따른 리페어/패드 식각 공정을 설명하기 위한 공정 단면도이다. 특히, 본 도면에서는 퓨즈와 패드가 동일한 금속 배선을 이용하여 형성되는 경우를 설명하고 있다.

도1a에 도시된 바와 같이, 셀 영역, 퓨즈 영역 및 패드 영역을 갖는 기판(10) 상에 소정의 하부 배선층(미도시됨)을 구비하는 제1 층간 절연막(11)을 형성한다.

이어서, 제1 층간 절연막(11) 상에 금속배선용 금속막(예를 들어, Al)을 형성한 후 마스크 및 식각 공정으로 이를 패터닝한다. 그 결과, 제1 층간 절연막(11) 상의 셀 영역, 퓨즈 영역 및 패드 영역에는 각각 금속 배선(12A), 퓨즈(12B) 및 패드(12C)가 형성된다. 여기서, 본 도면에는 도시되지 않았으나, 금속배선용 금속막의 하부에는 Ti/TiN로 이루어지는 장벽 금속막(barrier metal)이 개재될 수 있고 금속배선용 금속막의 상부에는 TiN로 이루어지는 반사방지막이 더 형성될 수 있다.

도1b에 도시된 바와 같이, 금속 배선(12A), 퓨즈(12B) 및 패드(12C)가 형성된 결과물의 전체 구조 상에 제2 층간 절연막(13)을 형성한다. 제2 층간 절연막(13)은 HDP(High Density Plasma) 산화막, 또는, SOG(Spin On Glass)막 및 HDP 산화막이 조합된 막을 증착한 후 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing))을 수행함으로써 형성될 수 있다.

도1c에 도시된 바와 같이, 제2 층간 절연막(13) 상에 패시베이션(passivation)막(14)을 형성한 후, 패시베이션막(14) 상에 리페어/패드 식각을 위한 마스크 패턴(15)을 형성한다. 여기서, 마스크 패턴(15)은 리페어/패드 식각 목적상 퓨즈 영역 및 패드 영역만을 오픈시키도록 형성된다.

도1d에 도시된 바와 같이, 마스크 패턴(15)을 식각 베리어로 퓨즈(12B) 및 패드(12C)가 노출될 때까지 하부의 절연막들(본 도면에서는, 패시베이션막(14), 제2 층간 절연막(13) 및 제1 층간 절연막(11) 일부)을 식각하여, 퓨즈 영역에 퓨즈(12B)를 노출시키는 퓨즈 개구부(A)를 형성하면서 패드 영역에 패드(12C)를 노출시키는 패드 개구부(B)를 형성한다.

도1e에 도시된 바와 같이, 노출된 퓨즈(12B)가 소정 두께("t1" 참조)로 잔류할 때까지 퓨즈(12B)의 상부를 부분적으로 식각하여 제거한다. 이는 후속 레이저 빔에 의한 리페어 공정의 효율이 퓨즈(12B)에 두께에 크게 영향을 받기 때문에, 퓨즈(12B)를 원하는 두께로 하여 리페어 공정의 효율을 높이기 위함이다. 예를 들어, Al으로 이루어지는 퓨즈의 경우 2000Å 내외에서 레이저 리페어 효율이 가장 높기 때문에, 상기 퓨즈(12B)가 Al으로 이루어진 경우에는 상기 t1이 2000Å이 될 때까지 퓨즈(12B)에 대한 식각을 수행하는 것이 바람직하다.

그러나, 전술한 바와 같이 상기 리페어/패드 식각은 퓨즈(12B) 뿐만 아니라 패드 영역의 패드(12C)도 함께 노출시키도록 수행되기 때문에, 상기 도1e의 퓨즈(12B) 식각시 동일한 물질로 이루어지는 패드(12C)의 상부도 동시에 식각되어 제거된다. 일반적으로 패드(12C)는 두께가 감소할수록 후속 와이어 본딩(wire bonding) 공정시 크랙(crack) 등의 문제점을 초래한다. 예를 들어, Al으로 이루어지는 패드의 경우 적어도 3000Å 이상의 두께를 가져야 크랙 등의 문제점이 방지될 수 있다.

따라서, 리페어/패드 식각이 동시에 수행됨에도 불구하고 퓨즈와 패드를 원하는 두께로 형성할 수 있는 기술의 개발이 요구된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 퓨즈의 두께와 패드의 두께를 각각 원하는 두께로 조절하여 레이저 리페어 효율을 증가시키면서도 와이어 본딩시 크랙 등의 문제점이 발생하는 것을 방지할 수 있는 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법을 제공하고자 한다.

상기 과제를 해결하기 위한 본 발명의 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법은, 기판상에 퓨즈 및 패드를 형성하는 단계; 상기 퓨즈 및 상기 패드가 형성된 결과물의 전체 구조 상에 제1 절연막을 형성하되, 상기 퓨즈상의 상기 제1 절연막 두께가 상기 패드 상의 상기 제1 절연막 두께보다 작은 값을 갖게 하는 단계; 상기 퓨즈가 노출되면서 상기 패드가 노출되지 않는 시점까지 상기 제1 절연막을 전면 식각하는 단계; 상기 퓨즈가 소정 목표 두께로 잔류하도록 노출된 상기 퓨즈의 상부를 제거하는 단계; 결과물의 전체 구조 상에 제2 절연막을 형성하는 단계; 및 리페어/패드 식각을 수행하여 상기 퓨즈를 노출시키는 퓨즈 개구부 및 상기 패드를 노출시키는 패드 개구부를 형성하는 단계를 포함한다.

상술한 본 발명에 의한 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법 은, 퓨즈의 두께와 패드의 두께를 각각 원하는 두께로 조절하여 레이저 리페어 효율을 증가시키면서도 와이어 본딩시 크랙 등의 문제점이 발생하는 것을 방지할 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2f는 본 발명의 일실시예에 따른 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면에서는 퓨즈와 패드가 동일한 금속 배선을 이용하여 형성되는 경우를 설명하고 있다.

도2a에 도시된 바와 같이, 셀 영역, 퓨즈 영역 및 패드 영역을 갖는 기판(20) 상에 소정의 하부 배선층(미도시됨)을 구비하는 제1 층간 절연막(21)을 형성한다.

이어서, 제1 층간 절연막(21) 상에 금속배선용 금속막을 형성한 후 마스크 및 식각 공정으로 이를 패터닝한다. 그 결과, 층간 절연막(21) 상의 셀 영역, 퓨즈 영역 및 패드 영역에는 각각 금속 배선(22A), 퓨즈(22B) 및 패드(22C)가 형성된다. 이때, 금속 배선(22A), 퓨즈(22B) 및 패드(22C)는 Al으로 이루어지는 것이 바람직하고 그 두께는 4000Å 이상이 되는 것이 바람직하다. 본 도면에는 도시되지 않았으나, 금속배선용 금속막의 하부에는 Ti/TiN로 이루어지는 장벽 금속막이 개재될 수 있고 금속배선용 금속막의 상부에는 TiN로 이루어지는 반사방지막이 더 형성될 수 있다.

도2b에 도시된 바와 같이, 금속 배선(22A), 퓨즈(22B) 및 패드(22C)가 형성된 결과물의 전체 구조 상에 희생 절연막(23)을 형성한다. 이때, 희생 절연막(23)은 표면이 평탄한 것이 아니라 단차를 갖도록 즉, 셀 영역 및 퓨즈 영역에서보다 패드 영역에서의 높이가 더 높도록 형성된다.

이와 같이 단차를 갖는 희생 절연막(23)을 형성하기 위하여, 희생 절연막(23)으로 유동성 절연막(예를 들어, SOG막 또는 SOD(Spin On Dielectric) 등)을 이용하는 것이 바람직하다. 이와 같은 유동성 절연막을 금속 배선(22A), 퓨즈(22B) 및 패드(22C)가 형성된 결과물의 전체 구조 상에 코팅(coating)하는 경우, 상대적으로 패턴 선폭이 작은 셀 영역 및 퓨즈 영역에서는 금속 배선(22A) 및 퓨즈(22B)의 사이에 유동성 절연막이 매립되어 금속 배선(22A) 및 퓨즈(22B) 상에 잔류하는 유동성 절연막의 두께가 얇은 반면, 상대적으로 패턴 선폭이 큰 패드 영역에서는 패드(22C) 상에 잔류하는 유동성 절연막의 두께가 두껍게 된다.

도2c에 도시된 바와 같이, 희생 절연막(23)을 전면 식각하되, 셀 영역 및 퓨즈 영역의 금속 배선(22A) 및 퓨즈(22B)가 노출되면서 패드 영역의 패드(22C)는 노출되지 않는 시점까지 전면 식각을 수행한다. 전면 식각은 플로로카본(fluorocarbon)계 플라즈마를 이용하여 수행되는 것이 바람직하다.

도2d에 도시된 바와 같이, 퓨즈(22B)가 원하는 목표 두께("T2" 참조)로 잔류할 때까지 퓨즈(22B)의 상부를 부분적으로 식각하여 제거한다. 이와 같은 퓨즈(22B)의 부분적 식각은 Cl을 포함하는 플라즈마를 사용하여 수행되는 것이 바람직하고, 상기 T2가 2000Å 전후가 될 때까지 수행되는 것이 바람직하다. 여기서, 드러난 금속 배선(22A)도 퓨즈(22B)와 함께 식각되나, 패드 영역의 패드(22C)는 희생 절연막(23)에 의하여 덮여 있기 때문에 이와 같은 전면 식각시 제거되지 않고 자신의 두께를 유지하게 된다. 즉, 패드(22C)의 두께와 관계없이 퓨즈(22B)의 두께를 조절할 수 있다.

도2e에 도시된 바와 같이, 결과물의 전체 구조 상에 제2 층간 절연막(24)을 형성한다. 여기서, 제2 층간 절연막(24)은 HDP 산화막으로 이루어지는 것이 바람직하며, HDP 산화막의 증착 및 평탄화 공정(예를 들어, CMP)을 수행함으로써 형성될 수 있다.

도2f에 도시된 바와 같이, 제2 층간 절연막(24) 상에 패시베이션막(25)을 형성한 후, 패시베이션막 상에 리페어/패드 식각을 위한 마스크 패턴(26)을 형성한다.

이어서, 마스크 패턴(26)을 식각 베리어로 퓨즈(22B) 및 패드(22C)가 노출될 때까지 마스크 패턴(26) 하부의 절연막들(본 도면에서는, 패시베이션막(25), 제2 층간 절연막(24), 희생 절연막(23) 및 제1 층간 절연막(21) 일부)를 식각하여, 퓨즈 영역에 퓨즈(22B)를 노출시키는 퓨즈 개구부(C)를 형성하면서 패드 영역에 패드(22C)를 노출시키는 패드 개구부(D)를 형성한다.

이와 같은 공정 결과, 퓨즈 영역의 퓨즈(22B)와 패드 영역의 패드(22C)가 각각 원하는 두께로 형성될 수 있다. 따라서, 레이저 리페어 효율을 증가시키면서도 와이어 본딩시 크랙 등의 문제점이 발생하는 것을 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도1a 내지 도1e는 종래 기술에 따른 리페어/패드 식각 공정을 설명하기 위한 공정 단면도.

도2a 내지 도2f는 본 발명의 일실시예에 따른 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 기판 21 : 제1 층간 절연막

22A : 금속 배선 22B : 퓨즈

22C : 패드 23 : 희생 절연막

24 : 제2 층간 절연막 25 : 패시베이션막

26 : 마스크 패턴

Claims (7)

1. 기판상에 퓨즈 및 패드를 형성하는 단계;

   상기 퓨즈 및 상기 패드가 형성된 결과물의 전체 구조 상에 제1 절연막을 형성하되, 상기 퓨즈상의 상기 제1 절연막 두께가 상기 패드 상의 상기 제1 절연막 두께보다 작은 값을 갖게 하는 단계;

   상기 퓨즈가 노출되면서 상기 패드가 노출되지 않는 시점까지 상기 제1 절연막을 전면 식각하는 단계;

   상기 퓨즈가 소정 목표 두께로 잔류하도록 노출된 상기 퓨즈의 상부를 제거하는 단계;

   결과물의 전체 구조 상에 제2 절연막을 형성하는 단계; 및

   리페어/패드 식각을 수행하여 상기 퓨즈를 노출시키는 퓨즈 개구부 및 상기 패드를 노출시키는 패드 개구부를 형성하는 단계

   를 포함하는 퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.
2. 제1항에 있어서,

   상기 퓨즈 및 상기 패드는, 금속배선을 이용하여 형성되는

   퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.
3. 제1항에 있어서,

   상기 제1 절연막 형성 단계는,

   상기 퓨즈 및 상기 패드가 형성된 결과물의 전체 구조 상에 유동성 절연막을 코팅하는 방식으로 수행되는

   퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.
4. 제3항에 있어서,

   상기 유동성 절연막은, SOG막 또는 SOD막인

   퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.
5. 제1항, 제3항 또는 제4항 중 어느 한 항에 있어서,

   상기 전면 식각은, 플로로카본계 플라즈마를 이용하여 수행되는

   퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.
6. 제2항에 있어서,

   상기 금속배선은, Al을 포함하는

   퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.
7. 제1항 또는 제6항에 있어서,

   상기 퓨즈의 상부를 제거하는 단계는,

   Cl을 포함하는 플라즈마 식각으로 수행되는

   퓨즈 및 패드를 구비하는 반도체 소자의 제조 방법.

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