KR101087944B1 - 반도체 장치의 퓨즈 형성방법 - Google Patents

Abstract

본 발명의 반도체 소자 제조 방법은, 퓨즈 형성시 층간 절연막을 형성한 후에 지그재그로 오픈된 마스크를 사용하여 인접한 메탈의 두께를 다르게 형성함으로써 퓨즈를 블로잉(blowing)할시 인접한 퓨즈가 손상되는 것을 방지하기 위한 기술이다.

퓨즈

Description

반도체 장치의 퓨즈 형성방법{Method for forming fuse in semiconductor device}

본 발명은 반도체 소자의 퓨즈 구조물 형성방법에 관한 것으로 퓨즈 블로잉(blowing) 에너지를 줄이고 인접 퓨즈의 어택(attack)을 줄이는 방법에 관한 것이다.

메모리 등의 반도체 소자는 수많은 미세 셀로 구성되는데, 이런 수많은 미세 셀중에 한 개의 셀에 결함이 발생하여도 제 기능을 수행할 수 없기 때문에 불량품으로 처리된다. 더욱이 반도체 소자의 집적도가 증가함에 따라 결함 셀이 발생할 확률도 점차 증가 되는데 극히 일부의 미세 셀의 결함 때문에 반도체 소자 전체를 폐기하는 것은 경제성에 있어 매우 비효율적이라고 할 수 있다.

따라서 이 문제를 해결하기 위해 디램(DRAM)의 경우 메모리 셀 내에 설치해 둔 예비 메모리 셀을 이용하여 결함이 발생된 불량 셀을 대체할 수 있도록 하는 리던던시(redundancy) 셀을 사용함으로써 수율의 향상을 도모하고 있으며, 이 리던던시 셀의 구성원리 및 작동 방법을 설명하면 다음과 같다.

웨이퍼 공정이 완료되면 테스트를 통해 불량 메모리 셀을 찾아낸다. 그리고, 그에 해당하는 주소를 예비 메모리 셀의 주소로 치환시킴으로써 해당 메모리의 실제 사용시 불량 메모리 셀에 해당하는 주소가 입력되면 이와 치환된 예비 메모리 셀이 선택될 수 있도록 한다.

퓨즈의 재료로는 폴리실리콘이나 텅스텐 실리사이드와 같은 물질이 주로 사용되었으나 이 물질들은 비저항이 높아 소자의 고속화, 고집적화에 부적합하여 저저항 재료인 메탈 라인 배선이 거의 사용되고 있다.

이 퓨즈를 절단하는데에는 주로 레이저 빔이 이용된다. 레이저 빔을 이용해 불량 메모리 셀 등과 연결된 퓨즈를 절단하기 위해서는 퓨즈 상단 절연층의 산포도가 매우 중요하다. 왜냐하면 퓨즈 상단 절연층의 산포도가 균일하지 못할 경우 레이져 빔의 난반사 등에 의해 퓨즈의 절단이 제대로 이루어지지 않게 되고, 이는 리던던시 셀의 작동 불량을 유발하는 원인이 되기 때문이다.

근대에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 메모리 장치나 메모리를 포함하는 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 따라 선폭(critical dimension)이 급격히 줄어들어 반도체 장치의 고집적화가 이루어지고 전기적 전달 수단인 금속 배선도 다층 배선이 적용된다.

따라서, 반도체 장치의 고집적화가 진행됨에 따라 자연스럽게 메모리 장치나 메모리를 포함하는 반도체 장치에 포함되는 퓨즈 소자는 사이즈도 작아지고 또한 사용되는 다층 배선으로 인한 스트레스도 증가한다. 이 결과로 퓨즈 손상이 야기되고, 반도체 장치의 리페어 기능을 제대로 수행하지 못하게 된다.

도 1a 내지 도 1e 는 종래의 퓨즈 절단시 원하는 라인이 아닌 인접한 퓨즈가 손상되는 문제를 해결하기 위해 반도체 장치내 일반 배선보다 퓨즈의 메탈 두께를 다르게 형성하는 방법을 실시한 공정 단면도이다.

도 1a 를 참조하면, 반도체 기판(11) 상에 제1 층간 절연막(13)을 증착하고 상부에 감광막(15)을 도포한 후, 제1 층간 절연막(13)에 단차가 생기도록 배선과 퓨즈 두께차이(a)만큼 식각한다.

도 1b 를 참조하면, 상기 제1 층간 절연막(13) 상부의 감광막(15)을 제거하고 전면에 식각 저지막(17)을 증착한다.

도 1c 를 참조하면, 다시 전면에 제2 층간 절연막(19)을 적층하고 도 1d 와 같이 상부에 감광막(21)을 도포하고 노광 및 현상 후 식각하여 원하는 배선과 퓨즈가 형성될 제2 절연막 패턴(19a)을 형성한다.

이어서 도 1e 를 참조하면, 상기 제2 층간 절연막 패턴(19a)의 식각홈에 메탈물질(Cu)을 매립하면 a만큼 단차가 생긴 배선(21a)과 퓨즈(21b)가 형성된다.

상기 공정을 실시하면 퓨즈 및 배선의 단면은 도 2a 내지 도 2c 와 같이 형성된다.

도 2a 를 참조하면, 상기 도 1a 내지 도 1e 에서 형성된 퓨즈 패턴을 위에서 바라본 평면도이며, 도 2b 내지 도 2d 는 C-C' 를 중심으로 하여 A-A',B-B' 및 C-C'의 단면을 나타낸 것이다.

종래에는 2b 내지 2d 에서 도시한 바와 같이 퓨즈의 메탈 두께는 파워를 공급하는 일반 배선의 메탈 두께보다는 얇고 일정하게 형성하였다. 이러한 퓨즈 제조 방법으로 인해 퓨즈의 두께가 얇아지긴 하였으나, 퓨즈 전체의 두께가 얇아지면서 저항이 커져 파워 및 신호 전달의 속도가 느려지는 문제가 발생하였다.

종래의 문제를 해결하기 위하여, 본 발명은 복수의 인접하는 퓨즈에서 블로잉 영역의 두께만 그외 영역보다 얇게 형성하여 퓨즈저항의 증가를 막고 퓨즈 블로잉시 인접한 퓨즈가 손상되는 것을 방지하는 방법과 반도체 소자를 제공하는데 그 목적이 있다.

본 발명은 반도체 기판 상부에 제1 층간 절연막을 증착하는 단계, 지그재그로 오픈된 패드형태의 마스크를 사용하여 상기 제1 층간 절연막의 단차를 하나건너 다르게 패터닝하는 단계, 제2 층간 절연막을 증착하는 단계, 상기 제2 층간 절연막을 패터닝하는 단계 및 전면에 메탈을 매립하고 상기 제2 층간 절연막이 노출될 때까지 평탄화하여 메탈 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

바람직하게는, 상기 제1 층간 절연막을 패터닝한 다음 식각저지막을 증착하는 것을 더 포함한다.

바람직하게는, 상기 제1 층간 절연막을 패터닝하는 단계는 제1 층간 절연막 상부에 감광막을 도포하고 마스크를 형성하여 노광 및 현상한 후 식각하여 제1 층간 절연막 패턴을 형성하는 것을 포함한다.

바람직하게는, 상기 제2 층간 절연막을 패터닝하는 단계는 제2 층간 절연막 상부에 감광막을 도포하고 상기 제1 절연막 패턴의 단차가 높고 낮은 부분을 라인 앤 스페이스 형태의 마스크로 노광 및 현상하여 제2 층간 절연막 패턴을 형성하는 것을 포함한다.

바람직하게는, 상기 메탈은 구리(Cu)를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.

바람직하게는, 상기 메탈 패턴은 두께가 가로, 세로 방향으로 하나 건너 일치하는 것을 특징으로 한다.

본 발명은 퓨즈를 두께가 얇게 형성하고 블로잉(blowing)할 부분의 퓨즈의 두께를 두껍게하여 블로잉시 인접한 어드레스가 손상을 입어 두께가 얇아지는 오버 블로잉 롤콜(rollcall) 에러를 줄일 수 있다. 또한, 본 발명과 같이 퓨즈를 형성하는 데에 있어서 블로잉시에 인접한 퓨즈의 손상을 줄일 수 있기 때문에 퓨즈의 피치를 줄여 형성할 수 있는 효과도 제공한다. 그리고, 블로잉 영역만 두께가 얇기 때문에 퓨즈의 저항이 증가하는 것을 막을 수 있어 파워 및 신호전달이 용이해지는 효과를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3a 내지 도 3f 는 본 발명의 퓨즈 형성방법을 나타낸 공정 단면도이다.

도 3a 를 참조하면, 반도체 기판(30) 상부에 제1 층간 절연막(32)을 증착하고 상부에 감광막(미도시)을 도포한 후 노광 및 현상한다. 이어서, 제1 층간 절연 막(32)을 식각하여 이후 공정에서 배선의 두께를 다르게 할 영역 즉, 퓨즈내 블로잉 영역을 정한다. 여기서 제1 층간 절연막(32)을 식각할 때 쓰이는 마스크의 패턴은 도 4a 와 같이 지그재그로 오픈된 마스크를 사용하며 그 설명은 후속공정에서 하기로 한다.

도 3b 를 참조하면, 전면에 식각저지막(34)을 증착한다. 이 때, 실리콘 질화막을 사용하는 것이 바람직하다.

도 3c 를 참조하면, 전면에 제2 층간절연막(36)을 매립한다.

도 3d 를 참조하면, 상부에 감광막(미도시)을 도포한 후 마스크(미도시)를 통해 노광 및 현상하고 식각하여 퓨즈가 형성될 공간인 제2 층간 절연막 패턴(36a)을 형성한다.

도 3e 를 참조하면, 전면에 메탈(38)을 매립하며 구리(Cu)를 사용하는 것이 바람직하다.

도 3f 를 참조하면, 상부를 화학기계적 평탄화 공정(CMP)으로 연마하여 제2 층간 절연막 패턴(36a)을 노출시키면 두께가 얇은 제1 메탈 패턴(38a) 및 두께가 두꺼운 제2 메탈 패턴(38b)이 순차 형성된다.

도 4a 를 참조하면, 도 3a 에서 사용한 지그재그로 오픈되어 있는 마스크를 나타낸다. 제 1층간 절연막(32) 식각시에 오픈되지 않은 영역의 메탈은 두께가 얇게 형성되므로 리페어 공정시 각 퓨즈 라인의 절단 영역이 된다. 퓨즈를 형성하는 메탈의 두께는 가로, 세로 방향으로 인접하는 부분과 두께가 다르도록 형성되도록 마스크 패턴을 지그재그로 형성한 것이며, 이로 인해 퓨즈영역에 형성된 메탈의 두 께는 두껍고 얇은 부분이 교번하여 형성된다. 이는, 인접한 퓨즈의 블로잉되는 영역이 서로 지그재그로 위치한다는 것을 의미한다.

도 4b 내지 도 4d 를 참조하면, 도 4a 의 A-A',B-B' 및 C-C' 의 단면을 나타낸 것이다. 도 4b 및 도 4c 와 같이 퓨즈 영역의 형성되는 메탈의 두께가 다르게 형성되어, 퓨즈를 블로잉할시 얇은 부분을 타겟으로 끊어주면 인접하는 퓨즈의 두께는 두껍기 때문에 손상으로 인해 끊어지는 등의 현상을 방지할 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 내지 도 1e 는 종래의 퓨즈 영역을 형성하는 공정 단면도.

도 2a 내지 도 2d 는 상기 도 1a 내지 도 1e 에 설명된 공정에 따라 제조된 퓨즈 영역을 나타낸 평면도 및 단면도.

도 3a 내지 도 3f 는 본 발명의 퓨즈 영역을 형성하는 공정 단면도.

도 4a 내지 도 4d 는 상기 도 3a 내지 도 3f 에 설명된 공정에 따라 제조된 퓨즈 영역을 나타낸 평면도 및 단면도.

Claims (6)

1. 반도체 기판 상부에 제1 층간 절연막을 형성하는 단계;

   지그재그로 오픈된 패드형태의 마스크를 사용하여 상기 제1 층간 절연막을 패터닝하여 상기 제1 층간 절연막에 단차를 형성하는 단계;

   단차가 형성된 상기 제1 층간 절연막 상부에 제2 층간 절연막을 형성하는 단계;

   상기 제2 층간 절연막을 패터닝하는 단계; 및

   상기 제2 층간 절연막 및 상기 제1 층간 절연막 상부에 메탈을 형성하고 상기 제2 층간 절연막이 노출될 때까지 평탄화하여 메탈 패턴을 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제 1항에 있어서,

   상기 제1 층간 절연막을 패터닝한 다음 식각저지막을 증착하는 것을 더 포함하는 반도체 소자의 제조 방법.
3. 제 1항에 있어서,

   상기 제1 층간 절연막을 패터닝하는 단계는

   제1 층간 절연막 상부에 감광막을 도포하고 마스크를 형성하여 노광 및 현상한 후 식각하여 제1 층간 절연막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
4. 제 1항에 있어서,

   상기 제2 층간 절연막을 패터닝하는 단계는

   제2 층간 절연막 상부에 감광막을 도포하고 상기 제1 절연막 패턴의 단차가 높고 낮은 부분을 라인 앤 스페이스 형태의 마스크로 노광 및 현상하여 제2 층간 절연막 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.
5. 제 1항에 있어서, 상기 메탈은 구리(Cu)를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 제 1항에 있어서, 상기 메탈 패턴은 두께가 가로 및 세로 방향으로 하나건너 일치하는 것을 특징으로 하는 반도체 소자 제조 방법.

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