KR100859491B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조방법에 있어서, 특히 반도체 소자의 퓨즈 형성 시, 퓨즈 상부의 산화막을 2차에 걸쳐 식각함으로써, 상기 퓨즈 상부의 산화막 두께를 안정적으로 조절하는 반도체 소자 제조방법에 관한 것이다.

본 발명에 따른 반도체 소자 제조방법은, 제1금속배선 및 퓨즈(fuse)가 형성된 반도체 기판상에 제1산화막을 증착하는 단계, 상기 제1산화막 상에 제2금속배선을 형성한 후, 식각 정지층(stop layer)을 형성하는 단계, 상기 식각 정지층 상부에 제2산화막 및 질화막을 차례로 증착하는 단계, 상기 질화막 상에 포토 레지스트(PR: photo resist)를 도포한 후, 패드(pad) 및 퓨즈를 형성하기 위한 패턴을 형성하는 단계 및 상기 패턴을 마스크로 1차 식각 및 2차 식각을 차례로 진행하는 단계를 포함하여 이루어진다.

퓨즈, 식각 정지층, 반도체 소자

Description

반도체 소자 제조방법{method for manufacturing of semiconductor device}

도 1a 내지 도 1e는 종래기술의 일실시 예에 따른 반도체 소자 제조방법을 나타낸 공정 단면도.

도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자 제조방법의 나타낸 공정 단면도.

본 발명은 반도체 소자 제조방법에 있어서, 특히 반도체 소자의 퓨즈 형성시, 상기 퓨즈 상부의 산화막 두께를 안정적으로 조절하는 방법에 관한 것이다.

최근 반도체 소자는 사진 식각 기술, 새로운 메모리 셀구조, 트랜지스터 기술 및 회로 기술의 발달뿐만 아니라, 재료기술, 박막 기술 등 광범위한 기술의 진보에 따라 고집적화, 대용량화 및 소형화되고 있다.

또한, 반도체 소자가 소형화됨에 따라, 스택 형태의 2차원적 구조에서는 디램 셀(DRAM Cell)의 안정적인 동작을 위한 커패시터 용량을 구현하기 위해 커패시터 높이가 높아지고 있다.

한편, 반도체 소자가 고집적화됨에 따라, 상기 반도체 소자의 제조과정에서 는 결함 등으로 동작하지 않는 회로를 여분의 회로로 대치하는 리페어(repair) 공정 또는 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정을 수행하게 된다.

상기한 리페어 공정 또는 트리밍 공정은, 배선의 일부를 레이저 조사 등을 이용하여 끊음으로써 수행된다. 이렇게 레이저 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 여기서는 퓨즈 영역이라 한다. 반도체 장치에 있어서 퓨즈는 통상적으로 리페어(repair)를 통한 메모리 셀의 구제 및 테스트에 널리 사용되고 있다.

그러나, 커패시터의 높이가 높아짐에 따라, 상기 퓨즈(fuse)를 개방(open)하기 위해 식각을 실시하는 깊이가 깊게 요구되고 있는 실정이다.

이하, 첨부된 도 1a 내지 도 1e를 참조하여, 종래기술에 따른 반도체 소자 제조방법을 설명하기로 한다.

먼저, 도 1a를 참조하면, 일반적인 방법에 따라 제1금속배선(11) 및 퓨즈(12)가 형성된 반도체 기판(미도시) 결과물의 상부 전면에 산화막(13)을 1차 증착한 후, 평탄화한다. 이때, 상기 제1금속배선(11) 및 퓨즈(12)의 상/하부에 층간절연막(11', 12')을 증착함으로써, 상기 층간에 절연을 유도한다.

그리고, 상기 평탄화된 산화막(13) 상부에 제2금속배선(14)을 형성한다. 이때도, 상기 제1금속배선(11)과 같은 이유로 층간절연막(14')을 증착한다.

이후, 도 1b에 도시된 바와 같이, 상기 제2금속배선(14)이 형성된 기판 결과물 상부에 산화막(13')을 2차 증착한 후, 평탄화한다. 이때, 상기 1차 및 2차로 증 착되는 산화막(13)은 동일한 물질을 사용한다.

그리고, 도 1c에 도시된 바와 같이, 상기 평탄화된 산화막(13) 상부에 질화막(15)을 증착한 후, 평탄화한다.

그런 다음, 도 1d에 도시된 바와 같이, 상기 질화막(15) 상부에 포토레지스트(Photo Resist: PR)를 도포한 후, 패드 형성을 위해 제2금속배선을 개방할 위치 및 퓨즈 영역을 식각하기 위한 패턴(16)을 형성한다.

그리고, 도 1e에 도시된 바와 같이, 상기 패턴(16)을 마스크로 이용하여 식각을 실시한다. 이때, 상기 식각은 공정의 감소를 위해, 상기 패드를 형성하기 위한 제2금속배선(14)을 개방하는 동시에, 퓨즈 영역을 개방하는 방법을 사용한다.

그러나, 종래기술에 따라, 패드 및 퓨즈 영역을 동시에 개방할 경우, 상기 퓨즈가 안정적으로 개방되지 않거나 또는 상기 퓨즈를 개방하기 위한 식각시, 상기 퓨즈에 어택(attack)이 발생하여 실제적인 퓨즈의 역할을 할 수 없는 문제점이 있다.

본 발명의 목적은 상기한 문제점을 감안하여 안출한 것으로서, 퓨즈 상부의 산화막을 2차에 걸쳐 식각함으로써, 상기 퓨즈 상부의 산화막 두께를 안정적으로 조절하는 반도체 소자 제조방법을 제공하고자 한다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법의 일 특징은, 제1금속배선 및 퓨즈(fuse)가 형성된 반도체 기판상에 제1산화막을 증 착하는 단계, 상기 제1산화막 상에 제2금속배선을 형성한 후, 상기 기판 결과물 상부 전면에 식각 정지층(stop layer)을 형성하는 단계, 상기 식각 정지층 상부에 제2산화막 및 질화막을 차례로 증착하는 단계, 상기 질화막 상에 포토 레지스트(PR: photo resist)를 도포한 후, 패드(pad) 및 퓨즈를 형성하기 위한 패턴을 형성하는 단계 및 상기 패턴을 마스크로 이용하여 1차 식각 및 2차 식각을 차례로 진행하는 단계를 포함하여 이루어지는 것이다.

보다 바람직하게, 상기 식각 정지층은 상기 제1산화막과 구분되는 다른 물질로 이루어지는 것으로서, SiON ARC Layer를 포함한다.

보다 바람직하게, 상기 제1산화막 및 상기 제2산화막은 동일한 물질이다.

보다 바람직하게, 상기 1차 식각은 상기 식각 정지층 표면이 드러날 때까지 실시한다.

보다 바람직하게, 상기 1차 식각은 EPD(End Point Detect)를 사용한다.

보다 바람직하게, 상기 2차 식각은 상기 1차 식각과 동일한 조건에서 이루어지는 것으로서, 상기 2차 금속배선에 패드가 형성될 위치를 개방하고, 동시에 상기 퓨즈 상부의 산화막 두께를 조절한다.

보다 바람직하게, 상기 2차 식각은 타임 에치(time etch)를 사용한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자 제조방법의 나타낸 공정 단면도이다.

먼저, 도 1a를 참조하면, 반도체 기판(미도시)상에 층간절연막/제1금속층/층간절연막을 차례로 증착하여 금속 라인을 형성한다. 이때, 제1금속층은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등을 포함한다.

그리고, 사진 식각 공정을 통해 제1금속배선(21) 및 퓨즈(22)를 형성한다. 이때, 상기 제1금속배선(21) 및 퓨즈(22)의 상/하부에 증착된 층간절연막(21', 22')은 상기 금속물질의 절연을 유도한다.

그리고, 상기 결과물들이 형성된 기판의 상부 전면에 제1산화막(23)을 증착한 후, CMP 공정을 실시하여 평탄화한다.

그런 다음, 상기 평탄화된 제1산화막(23) 상부에 층간절연막/제2금속층/층간절연막을 차례로 증착하여 금속라인을 형성한 후, 사진 식각 공정을 통해 제2금속배선(24)을 형성한다. 이때, 상기 제2금속층은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등으로 이루어진다. 또한, 상기 제2금속배선(24)의 상/하부에 형성된 층간절연막(24')은 상기 제1금속배선(21) 상/하부에 형성된 층간절연막(21')과 같은 이유로 형성된다.

이후, 도 2b에 도시된 바와 같이, 상기 제2금속배선(24)이 형성된 기판 결과물 상부 전면에 식각 정지층(stop layer; 25)을 형성한다. 상기 식각 정지층(25)은 제1산화막(23)과 구분되는 물질을 증착하는 것으로서, 예를 들어, SiON ARC Layer를 증착한다.

그런 다음, 도 2c에 도시된 바와 같이, 상기 식각 정지층(25) 상부 전면에 제2산화막(26)을 증착한 후, CMP 공정을 거쳐 상부를 평탄화한다. 이때, 상기 제2산화막(26)은 상기 제1산화막(23)과 동일한 물질 및 동일한 조건으로 형성된다.

그리고, 도 2d에 도시된 바와 같이, 상기 평탄화된 상기 제2산화막(26) 상부에 질화막(27)을 증착하고, 상기 질화막(27) 상부에 포토레지스트를 도포한다. 그런 다음, 사진 식각 공정을 통해 패드 형성을 위해 제2금속배선(24)을 개방할 영역 및 퓨즈 영역을 식각하기 위한 패턴(28)을 형성한다.

이후, 도 2e에 도시된 바와 같이, 상기 패턴(28)을 마스크로 이용하여 1차 식각을 실시한다. 상기 1차 식각은 EPD(End Point Detector)를 사용하는 것으로서, 상기 식각 정지층(25) 표면이 드러날 때까지 실시한다. 이때, 상기 EPD는 식각 공정이 진행되는 챔버 내에서 방출되는 빛의 파장을 분석하여 식각 반응물질에 따라 식각 종료점을 검출하는 것으로서, 정확한 식각 종료점을 검출할 수 있는 방법이다.

마지막으로, 도 2f에 도시된 바와 같이, 상기 패턴(28)을 마스크로 이용하여 2차 식각을 실시한다. 이때, 상기 2차 식각은 공정의 감소를 위해, 상기 패드를 형성하기 위한 제2금속배선(24)을 개방하는 동시에, 퓨즈 영역을 개방하는 방법을 사용한다. 이때, 상기 2차 식각공정은 세팅된 일정시간 동안 에칭(etching)을 실시하는 타임 에치(time etch)를 실시한다.

따라서, 상기 2차 식각공정에서는 1차 식각공정을 통해 이미 제거된 제2 산화막(26)을 제외한 제1 산화막(23)만을 식각함으로써, 상기 퓨즈 영역의 산화막 두께를 보다 손쉽고 안정적으로 조절할 수 있다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조방법은, 식각정지층을 기준으로 1차 및 2차 식각을 진행함으로써, 보다 안정적으로 퓨즈 상부의 산화막 두께를 조절할 수 있는 효과가 있다.

또한, 상기 퓨즈 상부의 산화막 두께를 안정적으로 조절함으로써, 상기 퓨즈 사용에 따른 제품의 신뢰성을 증가시킬 수 있는 효과가 있다.

Claims (7)

1. 제1 금속 배선 및 퓨즈(fuse)가 형성된 반도체 기판상에 제1 산화막을 증착하는 단계;

   증착된 제1 산화막을 제1 평탄화하는 단계;

   상기 제1 금속 배선의 상부에 위치하는 제1 평탄화된 제1 산화막 상에 제2 금속배선을 형성한 후, 상기 기판 결과물 상부 전면에 식각 정지층(stop layer)을 형성하는 단계;

   상기 식각 정지층 상부에 제2 산화막을 증착하는 단계;

   증착된 제2 산화막을 제2 평탄화하는 단계;

   제2 평탄화된 제2 산화막 상에 질화막을 증착하는 단계;

   상기 질화막 상에 포토 레지스트(PR: photo resist)를 도포한 후, 패드(pad) 및 퓨즈를 형성하기 위한 패턴을 형성하는 단계;

   상기 패턴을 마스크로 이용하여 상기 식각 정지층 표면이 드러날 때까지 상기 질화막, 및 상기 평탄화된 제2 산화막을 식각하는 제1 식각 단계; 및

   상기 패턴을 마스크로 이용하여 상기 식각 정지층을 식각하여 상기 제2 금속 배선을 개방하고, 상기 패턴을 마스크로 이용하여 상기 제1 평탄화된 제1 산화막을 식각하는 제2 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
2. 제1항에 있어서,

   상기 식각 정지층은 상기 제1 산화막과 구분되는 다른 물질로 이루어지는 것으로서, SiON ARC Layer를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
3. 제1항에 있어서,

   상기 제1 산화막 및 상기 제2 산화막은 동일한 물질인 것을 특징으로 하는 반도체 소자 제조방법.
4. 삭제
5. 제1항에 있어서,

   상기 제1 식각 단계는 EPD(End Point Detect)를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
6. 삭제
7. 제1항에 있어서,

   상기 제2 식각 단계는 타임 에치(time etch)를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.

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