KR100621758B1 - 반도체 소자의 금속배선 및 그 제조방법 - Google Patents

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Abstract

다마신 공정을 적용한 다층 배선 형성시, 비어 홀이 확대되는 것을 막을 수 있도록 한 반도체 소자의 금속배선 및 그 제조방법이 개시된다. 이를 위하여, 본 발명에서는 제 1 금속배선이 내장되어 있는 평탄화된 절연기판 상에 제 1 층간 절연막과 제 1 에치스토퍼막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와, 상기 제 1 금속배선의 표면이 소정 부분 노출되도록 제 2 층간 절연막과 제 1 에치스토퍼막 및 제 1 층간 절연막을 관통하는 비어 홀을 형성하는 단계와, 상기 비어 홀 내부와 상기 제 2 층간 절연막 상에 제 2 에치스토퍼막을 형성하는 단계와, 상기 제 2 에치스토퍼막 상에 금속배선 형성부를 한정하는 레지스트 패턴을 형성하는 단계와, 상기 레지스트 패턴을 마스크로 이용하여 제 1 에치스토퍼막의 표면이 노출될 때까지 제 2 층간 절연막과 제 2 에치스토퍼막을 선택식각하여, 제 2 층간 절연막 내에 상기 비어 홀과 일체로 연결되는 "배선 라인 패턴"을 형성하는 단계와, 진공의 깸없이 식각 선택비 조절을 통하여 상기 비어 홀 저면의 제 2 에치스토퍼막을 식각한 후, 레지스트 패턴을 제거하는 단계 및, 상기 비어 홀을 포함한 "배선 라인 패턴" 내부에 확산 방지막을 개제하여 제 2 금속배선을 형성하는 단계를 거쳐 제조되는 반도체 소자의 금속배선이 제공된다.

Description

반도체 소자의 금속배선 및 그 제조방법{metal interconnection of semiconductor device and method for fabricating the same}
도 1 내지 도 5는 종래의 듀얼 다마신 공정을 적용한 금속배선 형성방법을 도시한 공정수순도,
도 6 내지 도 11은 본 발명에 의한 듀얼 다마신 공정을 적용한 금속배선 형성방법을 도시한 공정수순도이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 듀얼 다마신 공정(dual damascene process)을 적용한 다층배선 제조시, 비어 홀의 확대없이도 금속배선을 형성할 수 있도록 하여 상기 비어 홀 확대로 인해 야기되던 소자의 특성 저하를 막을 수 있도록 한 반도체 소자의 금속배선 및 그 제조방법에 관한 것이다.
종래에는 낮은 콘택 저항 및 공정 진행의 용이성으로 인해 반도체 소자 제조 시 알루미늄 배선 구조가 주로 사용되어 왔으나 최근, 고집적 소자가 서브마이크론 지오메타리(submicron geometry)로 변화됨에 따라 접합 스파이크(junction spike)나 일렉트로마이그레이션(electromigration) 문제, 그리고 배선 길이 증가에 의한 낮은 저항의 요구 등과 같은 난관에 부딪혀 기존의 알루미늄 배선 사용에는 한계가 드러나고 있는 실정이다.
이러한 요구에 부합하여 현재는 알루미늄 배선에 비해 낮은 저항을 가지면서도 일렉트로마이그레이션 특성이 우수한 구리 배선의 실용화가 요구되고 있다. 차세대 반도체 배선재료인 구리의 경우, 실리콘 및 대부분의 금속층에서 매우 빠르게 움직이므로 일반적인 알루미늄 배선 공정을 그대로 적용하여 배선을 형성하게 되면 빠른 확산성으로 인해 소자의 단선 등과 같은 형태의 신뢰성 저하가 초래되므로, 배선재료로서 구리를 이용하고자 할 경우에는 구리와 실리콘 사이의 반응을 막아주는 확산 방지막(diffusion barrier)의 적용이 필수적이다.
도 1 내지 도 5에는 종래 일반적으로 사용되어 오던 듀얼 다마신 공정을 적용한 금속배선 형성방법을 도시한 공정순서도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 기판 상에 비어 홀을 형성한 상태에서 배선 라인 패턴을 형성해 주는 방식으로 공정 진행이 이루어지는 경우에 대하여 살펴본다.
제 1 단계로서, 도 1에 도시된 바와 같이 제 1 금속배선(12)이 내장된 평탄화된 절연기판(10) 상에 제 1 층간 절연막(14)과 에치스토퍼막(16) 및 제 2 층간 절연막(18)을 순차적으로 형성한다. 여기서 절연기판(10)이란, 제 1 금속배선(12) 이 구비된 반도체 기판(10a) 상에 절연막(10b)을 증착한 후, 상기 금속배선(12)의 표면이 노출될 때까지 이를 CMP한 결과 만들어진 기판이나 혹은 반도체 기판(10a) 상에 절연막(10b)을 증착한 후, 금속배선이 형성될 부분의 절연막(10b)만을 식각하여 배선 라인 패턴(M)을 형성하고, 그 내부에만 선택적으로 제 1 금속배선(12)을 형성해 준 상태의 기판을 나타낸다.
제 2 단계로서, 도 2에 도시된 바와 같이 사진식각공정을 이용하여 제 2 층간 절연막(18) 상에 비어 홀 형성부를 한정하는 제 1 레지스트 패턴(20a)을 형성하고, 이를 마스크로 이용하여 제 2 층간 절연막(18)과 에치스토퍼막(16) 및 제 1 층간 절연막(14)을 순차적으로 식각하여, 제 1 금속배선(12)의 표면이 소정 부분 노출되도록 비어 홀(V)을 형성한다.
제 3 단계로서, 도 3에 도시된 바와 같이 제 1 레지스트 패턴(20a)을 제거하고, 사진식각공정을 이용하여 제 2 층간 절연막(18) 상에 금속배선 형성부를 한정하는 제 2 레지스트 패턴(20b)을 형성한 다음, 이를 마스크로 이용하여 상기 에치스토퍼막(16)의 표면이 노출될 때까지 제 2 층간 절연막(18)을 식각하여 상기 절연막(18) 내에 배선 라인 패턴(M)을 형성한다. 이때, 상기 배선 라인 패턴(M)은 비어 홀(V)보다 큰 사이즈를 가지도록 형성되며, 상기 비어 홀(V)과는 상·하부에서 일체로 연결되도록 형성된다. 그리고, 제 2 레지스트 패턴(20a) 형성시에는 통상, 광 포커스 마진(photo focus margin) 조절을 통하여 비어 홀(V) 내부에도 레지스트막(20b')이 잔존하도록 식각 공정이 이루어지고 있는데, 이는 배선 라인 패턴(M) 형성시 비어 홀(V) 상단부에 놓여진 에치스토퍼막(16)의 손상(attack)으로 인해 비어 홀(V)이 확장되는 것을 막기 위함이다. 이 경우, 잔존 레지스트막(20b')은 비어 홀(V) 내부를 모두 채우도록 남길 수도 있고, 도시된 바와 같이 비어 홀(V)의 하단부만을 채우도록 남길 수도 있다.
제 4 단계로서, 도 4에 도시된 바와 같이 제 2 레지스트 패턴(20b)과 잔존 레지스트막(20b')을 동시에 제거하고, 식각 공정 중에 생성된 폴리머 성분을 제거할 목적으로 RF 스퍼터 식각을 실시한다.
제 5 단계로서, 도 5에 도시된 바와 같이 비어 홀(V)과 배선 라인 패턴(M)을 포함한 상기 결과물 전면에 얇은 두께의 확산 방지막(22)을 형성하고, 배선 라인 패턴(M)과 비어 홀(V)의 내부가 충분히 채워지도록 확산 방지막(22) 상에 구리막을 형성한다. 이어, 제 2 층간 절연막(18)의 표면이 노출될 때까지 상기 구리막을 CMP(chemical mechanical polishing) 혹은 에치백(etch back)처리하여 상기 배선 라인 패턴(M)과 비어 홀(V) 내부를 채우는 구리 재질의 제 2 금속배선(24)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 제 1 금속배선(12)이 내장되어 있는 평탄화된 절연기판(10) 상에는 제 1 층간 절연막(14)과 에치스토퍼막(16) 및 제 2 층간 절연막(18)이 순차적으로 형성되고, 상기 제 1 금속배선(12) 상측의 제 2 층간 절연막(18)을 관통해서는 배선 라인 패턴(M)이 만들어지며, 상기 배선 라인 패턴(M) 하단의 상기 에치스토퍼막(16)과 제 1 층간 절연막(14)을 관통해서는 제 1 금속배선(12)의 표면이 소정 부분 노출되도록 비어 홀(V)이 형성되고, 상기 비어 홀(V)을 포함한 배선 라인 패턴(M)의 내부에는 확산 방지막(22)을 개제하여 제 2 금속배선(24)이 형성되 어 있는 구조의 다층 금속배선이 완성된다.
이와 같이 다층 금속배선을 형성할 경우, W-플러그, Al-리플로우 및 CMP(혹은 에치백) 공정 등을 조합하여 다층 배선을 제조하던 기존의 경우에 비해 공정 진행을 단순화할 수 있고, 소자 제조시 제 2 금속배선을 형성하기 위한 별도의 사진식각공정이 요구되지 않아 금속막의 식각이 어려운 경우에도 적용 가능하다는 잇점을 얻을 수 있게 된다.
그러나, 상기에 언급된 공정을 적용하여 반도체 소자의 다층 배선을 제조할 경우에는 소자 제조시 다음과 같은 문제가 발생된다.
금속배선이 형성될 부분을 한정하는 제 2 레지스트 패턴(20b) 형성시 비어 홀(V)의 내부에도 레지스트막(20')이 일부 잔존하도록 식각 공정이 이루어져야 하는데, 실 공정을 진행하다 보면 비어 홀(V) 하단부에서 레지스트막의 노광이 이루어지지 않도록 광 포커스 마진을 조절해 주더라도 비어 홀(V) 내부의 레지스트막이 모두 제거되는 현상이 빈번하게 발생하게 된다. 즉, 비어 홀(V) 내에 잔존 레지스트막(20b')이 남아있지 않게 되는 것이다.
이러한 현상이 발생될 경우, 제 2 레지스트 패턴(20b)을 마스크로 사용한 제 2 층간 절연막(18)의 식각 공정 진행시 비어 홀(V) 상단부(도면 4에서 참조부호 β로 표시된 부분)의 에치스토퍼막(16)이 식각 가스에 의해 입체적으로 손상을 받게 되어 쉽게 식각이 이루어지게 되므로, 비어 홀(V)의 사이즈가 기 설정된 사이즈보다 확대되는 결과가 초래되게 된다.
도 4의 Ⅰ에는 이러한 결과가 초래된 경우에 있어서의 비어 홀 단면 프로파 일을 확대 도시한 요부상세도가 제시되어 있다. 도 4에서 참조부호 S는 공정 초기 단계에서 기 설정된 비어 홀(V)의 사이즈를 나타내고, 참조부호 α는 제 2 레지스트 패턴(20b)을 마스크로 사용한 식각 공정 진행시 확장된 비어 홀(V)의 사이즈를 나타낸다.
비어 홀(V)의 확장이 이루어지게 되면, 제 1 금속배선(12) 간의 피치(pitch)가 넓을 경우에는 별 문제가 발생되지 않으나, 반도체 소자의 고집적화로 인해 금속배선(12) 간의 피치 및 그 선폭이 줄어들게 될 경우에는 미스얼라인(misalign)에 기인한 배선 라인 간의 쇼트(short)가 빈번하게 유발되므로, 소자의 특성이 저하되는 문제가 야기되게 된다.
이러한 문제는 비단, 제 1 금속배선과 제 2 금속배선 간을 연결할 때에만 발생되는 것이 아니고, 게이트 폴리 위에 콘택 배선을 형성할 때에도 동일하게 유발되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 다마신 공정을 적용한 반도체 소자의 금속배선 제조시 상·하부 배선 간을 연결하기 위한 비어 홀 형성후, 그 내측벽을 따라 별도의 비어 홀 확장 방지용 에치스토퍼막을 더 형성해 주므로써, 배선 라인 패턴을 형성하기 위한 식각 공정 진행시 비어 홀이 확대되는 것을 방지할 수 있도록 하여 비어 홀 확대에 기인한 반도체 소자의 특성 저하를 막을 수 있도록 한 반도체 소자의 금속배선을 제공함에 있다.
본 발명의 다른 목적은 상기 구조의 금속배선을 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 제 1 금속배선이 내장되어 있는 평탄화된 절연기판 상에 형성된 제 1 층간 절연막과; 상기 층간 절연막 상에 형성된 제 1 에치스토퍼막과; 상기 제 1 에치스토퍼막 상에 형성된 제 2 층간 절연막과; 상기 제 1 금속배선 상측부의 상기 제 2 층간 절연막을 관통하여 형성된 "배선 라인 패턴"과; 상기 제 1 금속배선의 표면이 소정 부분 노출되도록 상기 "배선 라인 패턴" 하단의 상기 제 1 에치스토퍼막과 상기 제 1 층간 절연막을 관통하여 형성되며, 상기 "배선 라인 패턴"과 일체로 연결된 비어 홀과; 상기 "배선 라인 패턴"의 형성을 위한 식각공정 시 상기 비어 홀 내부의 측벽에서 노출되는 상기 제 1 층간 절연막의 식각을 방지하기 위해 상기 비어홀 내부의 상기 제 1 층간 절연막의 측벽을 따라 형성된 제 2 에치스토퍼막; 및 상기 비어 홀을 포함한 상기 "배선 라인 패턴" 내부에 확산 방지막을 개제하여 형성된 제 2 금속배선으로 이루어진 반도체 소자의 금속배선이 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 제 1 금속배선이 내장되어 있는 평탄화된 절연기판 상에, 제 1 층간 절연막과 제 1 에치스토퍼막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와; 상기 제 1 금속배선의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 제 1 에치스토퍼막 및 상기 제 1 층간 절연막을 관통하는 비어 홀을 형성하는 단계와; 상기 비어 홀 내부에서 노출되는 상기 제 1 층간절연막이 후속에서 수행되는 식각공정에 의해 손상되지 않도록 상기 제 1 층간절연막을 보호하기 위해 상기 비어홀 측벽과 상기 제 2 층간 절연막 상에 제 2 에치스토퍼막을 형성하는 단계와; 상기 제 2 에치스토퍼막이 형성된 상기 절연기판 상에서 상기 비어 홀을 포함하는 상기 제 1 금속배선의 상부를 노출시켜 금속배선 형성부를 한정하는 레지스트 패턴을 형성하는 단계와; 상기 레지스트 패턴을 식각 마스크로 이용한 식각공정으로 상기 제 1 에치스토퍼막이 노출될 때까지 상기 제 2 층간 절연막과, 상기 제 2 층간 절연막 상의 상기 제 2 에치스토퍼막을 선택식각하여 상기 제 1 층간 절연막을 관통하도록 형성된 상기 비어 홀과 연통되는 "배선 라인 패턴"을 형성하는 단계와; 상기 식각공정 중 진공의 깸없이 식각 선택비 조절을 통하여 상기 비어 홀 바닥의 제 2 에치스토퍼막을 식각한 후, 상기 레지스트 패턴을 제거하는 단계; 및 상기 제 1 층간 절연막에 형성된 상기 비어 홀과, 상기 "배선 라인 패턴"에 의해 노출되는 상기 제 1 금속배선과 연결되도록, 상기 비어 홀을 포함한 상기 "배선 라인 패턴" 내부에 확산 방지막을 개제하여 제 2 금속배선을 형성하는 단계로 이루어진 반도체 소자의 금속배선 제조방법이 제공된다.
이때, 상기 제 1 및 제 2 에치스토퍼막은 SiN이나 SiON 재질로 형성되며, 상기 레지스트 패턴 제거후에 RF 스퍼터 식각 단계가 더 포함되도록 공정을 진행할 수도 있다.
상기 구조를 가지도록 금속배선을 제조할 경우, "배선 라인 패턴"을 형성하기 위한 층간 절연막 식각시, "배선 라인 패턴" 하단에 놓여지는 비어 홀 상단부쪽의 제 1 에치스토퍼막이 식각 가스에 의해 입체적으로 손상을 받더라도 그 내측벽을 따라 형성되어 있는 제 2 에치스토퍼막으로 인해 제 1 층간 절연막의 식각은 더 이상 이루어지지 않게 되므로, 비어 홀의 확장이 발생하지 않게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 6 내지 도 11은 본 발명에서 제안된 듀얼 다마신 공정을 적용한 금속배선 형성방법을 도시한 공정순서도를 나타낸 것이다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 6에 도시된 바와 같이 알루미늄이나 구리 재질의 제 1 금속배선(102)이 내장된 평탄화된 절연기판(100) 상에 제 1 층간 절연막(104)과 제 1 에치스토퍼막(106) 및 제 2 층간 절연막(108)을 순차적으로 형성한다. 여기서 절연기판(100)이란, 제 1 금속배선(102)이 구비된 반도체 기판(100a) 상에 절연막(100b)을 증착한 후, 상기 금속배선(102)의 표면이 노출될 때까지 이를 CMP한 결과 만들어지는 기판이나 혹은 반도체 기판(100a) 상에 절연막(100b)을 증착한 후, 금속배선이 형성될 부분의 절연막(100b)만을 식각하여 배선 라인 패턴(M)을 형성하고, 그 내부에만 선택적으로 제 1 금속배선(102)을 형성해 준 상태의 기판을 나타낸다. 이때, 제 1 및 제 2 층간 절연막(104),(108)은 산화막 재질로 형성되고, 제 1 에치스토퍼막(106)은 SiN이나 SiON 재질로 형성된다. 그리고, 층간 절연막(104),(108) 사이에 에치스토퍼막(106)을 개제한 것은 이후 형성될 금속배선의 두께를 정확하게 제어하기 위함이다.
제 2 단계로서, 도 7에 도시된 바와 같이 사진식각공정을 이용하여 제 2 층간 절연막(108) 상에 비어 홀 형성부를 한정하는 제 1 레지스트 패턴(110a)을 형성하고, 이를 마스크로 이용하여 제 2 층간 절연막(108)과 제 1 에치스토퍼막(106) 및 제 1 층간 절연막(104)을 순차적으로 식각하여, 제 1 금속배선(102)의 표면이 소정 부분 노출되도록 비어 홀(V)을 형성한다.
제 3 단계로서, 도 8에 도시된 바와 같이 제 1 레지스트 패턴(110a)을 제거 하고, 후속 공정 진행시 비어 홀이 확장되는 것을 방지하기 위하여 상기 비어 홀(V)의 내부와 제 2 층간 절연막(108) 상에 소정 두께의 제 2 에치스토퍼막(112)을 형성한다. 이때, 제 2 에치스토퍼막(112)은 주로 SiN이나 SiON 재질로 형성되며, 그 두께는 기 형성된 비어 홀(V)의 사이즈에 따라 가변 가능하다. 즉, 공정 초기 단계에서 비어 홀(V)의 사이즈를 스펙값 대비 크게 확대하여 형성한 경우에는 그렇지 않은 경우에 비해 제 2 에치스토퍼막(112)의 두께를 크게 가져가 주어 비어 홀(V)의 크기를 줄여주면 되는 것이다.
제 4 단계로서, 도 9에 도시된 바와 같이 사진식각공정을 이용하여 제 2 층간 절연막(108) 상에 금속배선 형성부를 한정하는 제 2 레지스트 패턴(110b)을 형성하고, 이를 마스크로 이용하여 상기 제 1 에치스토퍼막(106)의 표면이 노출될 때까지 제 2 층간 절연막(108)과 제 2 에치스토퍼막(112)을 건식식각하여, 상기 절연막(108) 내에 배선 라인 패턴(M)을 형성한다. 이어, 진공의 깸없이 식각 선택비 조절을 통하여 제 1 금속배선(102)의 표면이 노출되도록 상기 비어 홀(V) 저면(bottom surface)의 제 2 에치스토퍼막(112)을 건식식각한다. 이 경우, 비어 홀(V)의 측벽을 따라 형성된 제 2 에치스토퍼막(112)은 거의 식각이 이루어지지 않으므로, 그 식각량을 무시해 주어도 무방하다. 단, 이와 같이 식각 공정을 진행하기 위해서는 동일 레시피 상에서 배선 라인 패턴(M)을 형성하고자 할 경우에는 산화막 대비 질화막의 식각 선택비가 크도록 식각 선택비를 조절해 주어야 하고, 반면 비어 홀(V) 저면의 제 2 에치스토퍼막(112)을 제거하고자 할 경우에는 질화막 대비 산화막의 식각 선택비가 크도록 식각 선택비를 조절해 주어야 한다. 이때, 상 기 배선 라인 패턴(M)은 비어 홀(V)보다 큰 사이즈를 가지도록 형성되며, 상기 비어 홀(V)과는 상·하부에서 일체로 연결되도록 형성된다.
제 5 단계로서, 도 10에 도시된 바와 같이 제 2 레지스트 패턴(110b)을 제거하고, 식각 공정 중에 생성된 폴리머 성분을 제거할 목적으로 RF 스퍼터 식각을 실시한다. 간혹, 제 4 단계의 공정 진행시 비어 홀(V)의 상단부쪽에서 제 2 에치스토퍼막(112)의 일부가 제 1 에치스토퍼막(106)의 위쪽으로 돌출되도록 잔존하더라도 상기 RF 스퍼터 식각 과정에서 이들을 모두 제거할 수 있으므로, 별 문제시 되지 않는다.
제 6 단계로서, 도 11에 도시된 바와 같이 비어 홀(V)과 배선 라인 패턴(M)의 내부를 포함한 제 2 층간 절연막(108) 상에 얇은 두께의 확산 방지막(114)을 형성하고, 그 내부가 충분히 채워지도록 상기 결과물 전면에 구리막을 형성한다. 이때, 상기 확산 방지막(114)으로는 구리와 화학적 친화력이 없고, 고온까지 결정입계와 같은 결함이 없으며, 구리와 실리콘의 높은 고용도 및 높은 확산도에 대한 저항성이 있는 재료가 사용된다. 이어, 제 2 층간 절연막(108)의 표면이 노출될 때까지 상기 구리막을 CMP 혹은 에치백처리하여 상기 비어 홀(V)을 포함한 배선 라인 패턴(M) 내부에 제 1 금속배선(102)과 연결되는 구리 재질의 제 2 금속배선(116)을 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 제 1 금속배선(102)이 내장되어 있는 평탄화된 절연기판(100) 상에는 제 1 층간 절연막(104)과 제 1 에치스토퍼막(106) 및 제 2 층간 절연막(108)이 순차적으로 형성되고, 상기 제 1 금속배선(102) 상측의 제 2 층간 절연막(108)을 관통해서는 배선 라인 패턴(M)이 만들어지며, 상기 배선 라인 패턴(M) 하단의 상기 제 1 에치스토퍼막(106)과 제 1 층간 절연막(104)을 관통해서는 제 1 금속배선(102)의 표면이 소정 부분 노출되도록 비어 홀(V)이 형성되고, 비어 홀(V)의 내측벽을 따라서는 상기 비어 홀(V)이 확대되는 것을 방지하기 위한 제 2 에치스토퍼막(112)이 형성되며, 상기 비어 홀(V)을 포함한 배선 라인 패턴(M)의 내부에는 확산 방지막(114)을 개제하여 제 2 금속배선(116)이 형성되어 있는 구조의 다층 금속배선이 완성된다.
이와 같이 다층 금속배선을 제조할 경우, 배선 라인 패턴(M)을 형성하기 위한 층간 절연막 식각시, 비어 홀(V) 상단부(도면 9에서 참조부호 β로 표시된 부분)의 제 1 에치스토퍼막(106)이 입체적으로 손상을 받더라도 그 내측벽을 따라 형성되어 있는 제 2 에치스토퍼막(112)으로 인해 더 이상의 제 1 층간 절연막(104)의 식각이 이루어지지 않게 되므로, 식각 공정중에 비어 홀(V)의 사이즈가 확대되는 것을 막을 수 있게 된다.
따라서, 반도체 소자의 고집적화로 인해 금속배선 간의 피치 및 그 선폭이 줄어들더라도 배선 라인 간의 쇼트 발생없이 소자 제조가 가능하게 되고, 그 결과 소자의 특성 향상을 이룰 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 다마신 공정을 적용한 다층 배선 제조시, 상·하부 배선 간을 연결하기 위한 비어 홀 형성후 그 내측벽을 따라 별도의 비어 홀 확장 방지용 에치스토퍼막이 더 형성되도록 공정을 변경해 주므로써, 배선 라인 패턴을 형성하기 위한 식각 공정 진행시 비어 홀이 확대되는 것을 방지할 수 있게 되므로, 비어 홀 확대에 기인한 반도체 소자의 특성 저하를 막을 수 있게 된다.















Claims (5)

  1. 제 1 금속배선이 내장되어 있는 평탄화된 절연기판 상에 형성된 제 1 층간 절연막과;
    상기 층간 절연막 상에 형성된 제 1 에치스토퍼막과;
    상기 제 1 에치스토퍼막 상에 형성된 제 2 층간 절연막과;
    상기 제 1 금속배선 상측부의 상기 제 2 층간 절연막을 관통하여 형성된 "배선 라인 패턴"과;
    상기 제 1 금속배선의 표면이 소정 부분 노출되도록 상기 "배선 라인 패턴" 하단의 상기 제 1 에치스토퍼막과 상기 제 1 층간 절연막을 관통하여 형성되며, 상기 "배선 라인 패턴"과 일체로 연결된 비어 홀과;
    상기 "배선 라인 패턴"의 형성을 위한 식각공정 시 상기 비어 홀 내부의 측벽에서 노출되는 상기 제 1 층간 절연막의 식각을 방지하기 위해 상기 비어홀 내부의 상기 제 1 층간 절연막의 측벽을 따라 형성된 제 2 에치스토퍼막; 및
    상기 비어 홀을 포함한 상기 "배선 라인 패턴" 내부에 확산 방지막을 개제하여 형성된 제 2 금속배선으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  2. 제 1항에 있어서, 상기 제 1 및 제 2 에치스토퍼막은 SiN이나 SiON으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제 1 금속배선이 내장되어 있는 평탄화된 절연기판 상에, 제 1 층간 절연막과 제 1 에치스토퍼막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와;
    상기 제 1 금속배선의 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막과 상기 제 1 에치스토퍼막 및 상기 제 1 층간 절연막을 관통하는 비어 홀을 형성하는 단계와;
    상기 비어 홀 내부에서 노출되는 상기 제 1 층간절연막이 후속에서 수행되는 식각공정에 의해 손상되지 않도록 상기 제 1 층간절연막을 보호하기 위해 상기 비어홀 측벽과 상기 제 2 층간 절연막 상에 제 2 에치스토퍼막을 형성하는 단계와;
    상기 제 2 에치스토퍼막이 형성된 상기 절연기판 상에서
    상기 비어 홀을 포함하는 상기 제 1 금속배선의 상부를 노출시켜 금속배선 형성부를 한정하는 레지스트 패턴을 형성하는 단계와;
    상기 레지스트 패턴을 식각 마스크로 이용한 식각공정으로 상기 제 1 에치스토퍼막이 노출될 때까지 상기 제 2 층간 절연막과, 상기 제 2 층간 절연막 상의 상기 제 2 에치스토퍼막을 선택식각하여 상기 제 1 층간 절연막을 관통하도록 형성된 상기 비어 홀과 연통되는 "배선 라인 패턴"을 형성하는 단계와;
    상기 식각공정 중 진공의 깸없이 식각 선택비 조절을 통하여 상기 비어 홀 바닥의 제 2 에치스토퍼막을 식각한 후, 상기 레지스트 패턴을 제거하는 단계; 및
    상기 제 1 층간 절연막에 형성된 상기 비어 홀과, 상기 "배선 라인 패턴"에 의해 노출되는 상기 제 1 금속배선과 연결되도록, 상기 비어 홀을 포함한 상기 "배선 라인 패턴" 내부에 확산 방지막을 개제하여 제 2 금속배선을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  4. 제 3항에 있어서, 상기 레지스트 패턴 제거후에 RF 스퍼터 식각 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  5. 제 3항에 있어서, 상기 제 1 및 제 2 에치스토퍼막은 SiN이나 SiON 재질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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