KR100453957B1 - 듀얼 다마신을 이용한 전원 배선 제조 방법 - Google Patents

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Abstract

본 발명은 듀얼 다마신을 이용한 전원 배선 제조 방법에 관한 것으로, 특히 주변 회로 영역의 반도체 소자의 전원 배선을 형성함에 있어서, 반도체 기판의 하부 구조물에 제 1층간 절연막을 형성하고, 그 위에 하부 금속막을 형성하고, 반도체 기판 전면에 제 2층간 절연막, 식각 정지막 및 제 3층간 절연막을 순차 형성하고, 제 3층간 절연막을 식각해서 트렌치를 형성하고 식각 정지막 및 제 2층간 절연막을 식각해서 트렌치에 연결되는 비아홀을 형성한 후에, 트렌치 및 비아홀에 상부 금속막을 매립하고 이를 평탄화하여 하부 금속막과 상부 금속막이 '工' 구조로 이루어진 전원 배선을 형성한다. 따라서, 본 발명은 메모리 디바이스의 코어 셀 영역을 제외한 주변 회로부의 전원 배선을 상부 금속막 및 하부 금속막으로 이중화하고 수직으로 '工'자 구조를 갖도록 제조함으로써 주변 회로부의 전원 배선의 저항을 감소시켜 주변 회로 소자의 속도를 크게 향상시킬 수 있다.

Description

듀얼 다마신을 이용한 전원 배선 제조 방법{MANUFACTURING METHOD FOR THE POWER LINE BY USING DUAL DAMASCENE PROCESS}
본 발명은 반도체 제조방법에 관한 것으로서, 특히 메모리 셀에 대해 주변 회로부의 전원 배선을 이중화한 '工'자 구조를 갖도록 함으로써 주변 회로부의 전원 배선의 저항을 크게 줄여 소자의 속도를 향상시킬 수 있는 듀얼 다마신(dual damascene)을 이용한 전원 배선 제조 방법에 관한 것이다.
일반적으로 메모리 디바이스에 있어서, 전원 배선은 크게 I/O(Input/Output) 전원 배선과 코어 전원 배선으로 구분되어 설계된다. 이에 따라 메모리 디바이스의 코어 셀 영역은 한 개의 전원 패드를 통해 인가된 전원을 각 셀로 전달하고, 주변 회로 부 영역은 I/O 전원 패드를 통해 인가된 전원을 주변 회로에 공급한
도 1은 종래 기술에 의한 전원 배선 구조를 나타낸 수직 단면도이다. 도 1에 도시된 바와 같이, 종래 메모리 디바이스 전원 배선은 다음과 같은 구조를 갖는다.
즉, 전원 배선(14)은 반도체 기판의 하부 구조물(10) 상부에 형성된 층간 절연막(12) 위에 단층으로 이루어진다. 전원 배선(14)의 상부에는 다시 층간 절연막(16)이 덮혀져 있다.
상기와 같은 메모리 디바이스 전원 배선(14)은 코어 셀 영역과 주변 회로부 모두에 라인의 두께를 동일하게 하기 때문에 반도체 소자의 설계시 다음과 같은 문제를 야기시킨다. 즉, 주변 회로부의 전원 배선이 코어 셀 영역보다 전원 배선의 폭을 크게 하지 않을 경우 주변 회로부의 전원 배선은 저항이 커지게 된다. 코어 셀 영역에서는 전원 배선의 저항이 큰 문제가 아니지만, 주변 회로부에서는 전원 배선의 저항이 클 경우 주변 회로 소자의 처리 속도가 지연되는 심각한 문제가 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 메모리 디바이스의 코어 셀 영역을 제외한 주변 회로부의 전원 배선을 상부 및 하부 금속막으로 이중화하고 이 들막을 수직으로 연결하여 '工'자 구조를 갖도록 제조함으로써 주변 회로부의 전원 배선의 저항을 감소시켜 소자의 속도를 향상시킬 수 있는 듀얼 다마신을 이용한 전원 배선 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 주변 회로 영역의 반도체 소자의 전원 배선을 형성함에 있어서, 반도체 기판의 하부 구조물에 제 1층간 절연막을 형성하고, 그 위에 하부 금속막을 형성하는 단계와, 반도체 기판 전면에 제 2층간 절연막, 식각 정지막 및 제 3층간 절연막을 순차 형성하는 단계와, 제 3층간 절연막을 식각해서 트렌치를 형성하고 식각 정지막 및 제 2층간 절연막을 식각해서 트렌치에 연결되는 비아홀을 형성하는 단계와, 트렌치 및 비아홀에 상부 금속막을 매립하고 이를 평탄화하여 하부 금속막과 상부 금속막이 '工' 구조로 이루어진 전원 배선을 형성하는 단계를 포함한다.
도 1은 종래 기술에 의한 전원 배선 구조를 나타낸 수직 단면도,
도 2는 본 발명에 따른 듀얼 다마신을 이용한 메모리 디바이스의 주변 회로부의 전원 배선 구조를 나타낸 수직 단면도,
도 3a 내지 도 3e는 본 발명에 따른 듀얼 다마신을 이용한 메모리 디바이스의 주변 회로부의 전원 배선 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판의 하부 구조물 102 : 제 1층간 절연막
104 : 하부 금속막 106 : 제 2층간 절연막
108 : 식각 정지막 110 : 제 3층간 절연막
112, 114 : 포토레지스트 패턴 113 : 트렌치
116 : 비아홀 118 : 상부 금속막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 듀얼 다마신을 이용한 메모리 디바이스의 주변 회로부의 전원 배선 구조를 나타낸 수직 단면도이다. 도 2를 참조하면, 본 발명의 메모리 디바이스의 주변 회로부의 전원 배선(P/L)은 다음과 같은 구조를 갖는다.
반도체 기판의 하부 구조물(100)에 제 1층간 절연막(102), 하부 금속막(104), 제 2층간 절연막(106), 식각 정지막(108) 및 제 3층간 절연막(110a)이 순차적으로 형성되어 있다. 그리고, 제 3층간 절연막(110a)의 트렌치와, 이 트렌치에 연결된 식각 정지막(108) 및 제 2층간 절연막(106)의 비아홀을 통해 하부 금속막(104)에 접속되는 상부 금속막(118)으로 이루어진다.
그러므로, 본 발명의 주변 회로부 전원 배선(P/L)은 하부 금속막(104)과 상부 금속막(118)으로 구분되는 이중화 배선에 의해 수직으로 '工' 구조를 갖는다. 이때, 주변 회로부의 임의의 상부 금속막(118)은 하부 금속막(104)에 수직으로 접속되지 않을 수도 있다.
한편, 도면에 미도시되어 있지만, 트렌치 및 비아홀에는 상부 금속막(118)에 대한 장벽 금속막이 더 형성될 수도 있다.
도 3a 내지 도 3e는 본 발명에 따른 듀얼 다마신을 이용한 메모리 디바이스의 주변 회로부의 전원 배선 제조 방법을 설명하기 위한 공정 순서도이다.
우선 도 3a에 도시된 바와 같이, 반도체 기판의 하부 구조물(100)에 제 1층간 절연막(102)을 형성하고, 그 위에 하부 금속막(104)을 형성한다. 하부 금속막(104) 상부를 덮도록 제 2층간 절연막(106), 식각 정지막(108) 및 제 3층간 절연막(110)을 순차적으로 형성한다. 식각 정지막(108)은 제 2 및 제 3층간 절연막(106, 110)과 식각 선택성이 있는 물질을 사용한다. 예를 들어, 제 2 및 제 3층간 절연막(106, 110)이 산화물질일 경우 식각 정지막(108)은 질화물질을 사용한다.
그리고, 제 3층간 절연막(110) 상부에 듀얼 다마신의 트렌치 영역을 위한 포토레지스트 패턴(112)을 형성한다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(112)에 맞추어 제 3층간 절연막(110)을 식각해서 트렌치(113)를 형성한다. 이때, 제 3층간 절연막(110)의 식각은 습식 또는 건식 식각으로 진행한다. 그리고 포토레지스트 패턴(112)을 제거한다.
이어서 도 3c에 도시된 바와 같이, 패터닝된 제 3층간 절연막(110a) 상측면에 듀얼 다마신의 비아홀 영역을 위한 포토레지스트 패턴(114)을 형성한다.
도 3d에 도시된 바와 같이, 포토레지스트 패턴(114)에 맞추어 식각 정지막(108) 및 제 2층간 절연막(106)을 식각해서 트렌치(113)에 연결되는 비아홀(116)을 형성한다. 그리고, 비아홀(116) 형성 후에, 트렌치(113) 및 비아홀(116)에 장벽 금속막(미도시함)을 추가 형성할 수도 있다. 이때, 장벽 금속막은 이후 트렌치(113) 및 비아홀(116)에 매립된 상부 배선의 금속 이온이 층간 절연막으로 확산되는 것을 막는 역할을 한다.
그 다음 도 3e에 도시된 바와 같이, 트렌치(113) 및 비아홀(116)에 도전 물질로서 구리(Cu)를 매립하고 평탄화 공정으로써 CMP(Chemical Mechanical Polishing)를 실시하여 하부 금속막(104)에 수직으로 접속되는 상부 금속막(118)을 형성하여 주변 회로부의 전원 배선을 완성한다. 이로 인해, 주변 회로부의 전원 배선은 하부 금속막(104)과 상부 금속막(118)으로 이중화되어 '工' 구조를 갖기 때문에 배선의 폭을 넓히지 않고서도 배선 저항을 줄일 수 있다. 한편, 주변 회로부의 임의의 상부 금속막(118)은 하부 금속막(104)에 수직으로 접속되지 않을 수도 있다.
이상 설명한 바와 같이, 본 발명은 메모리 디바이스의 코어 셀 영역을 제외한 주변 회로부의 전원 배선을 상부 및 하부 금속막으로 이중화하고 이들 금속막을 수직으로 연결한 '工'자 구조를 갖도록 제조함으로써 주변 회로부의 전원 배선의 저항을 감소시켜 주변 회로 소자의 속도를 크게 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 주변 회로 영역의 반도체 소자의 전원 배선을 형성함에 있어서,
    반도체 기판의 하부 구조물에 제 1층간 절연막을 형성하고, 그 위에 하부 금속막을 형성하는 단계;
    상기 반도체 기판 전면에 제 2층간 절연막, 식각 정지막 및 제 3층간 절연막을 순차 형성하는 단계;
    상기 제 3층간 절연막을 식각해서 트렌치를 형성하고 상기 식각 정지막 및 제 2층간 절연막을 식각해서 상기 트렌치에 연결되는 비아홀을 형성하는 단계;
    상기 트렌치 및 비아홀에 상부 금속막을 매립하고 이를 평탄화하여 상기 하부 금속막과 상부 금속막이 '工' 구조로 이루어진 전원 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신을 이용한 전원 배선 제조 방법.
  5. 삭제
  6. 삭제
  7. 제 4항에 있어서, 상기 식각 정지막은 상기 제 2 및 제 3층간 절연막과 식각 선택성이 있는 것을 특징으로 하는 듀얼 다마신을 이용한 전원 배선 제조 방법.
  8. 제 4항에 있어서, 상기 제 3층간 절연막의 식각은 습식 또는 건식 식각으로 진행하는 것을 특징으로 하는 듀얼 다마신을 이용한 전원 배선 제조 방법.
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