KR20010056783A - 반도체 소자의 오버레이 버어니어 형성방법 - Google Patents
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Abstract
본 발명은 BPSG막과 같은 유동성 절연막의 변형에 기인된 모 버어니어의 변형을 방지할 수 있는 반도체 소자의 오버레이 버어니어 형성방법에 관한 것이다. 본 발명의 반도체 소자의 오버레이 버어니어 형성방법은, 상·하부 레이어간의 정렬 상태로 파악 및 보정하기 위하여 구비되며, 모 버어니어와 자 버어니어로 이루어지는 반도체 소자의 오버레이 버어니어 형성방법으로서, 소정의 하부 구조가 형성된 웨이퍼 상에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막을 패터닝하여, 오버레이 버어니어가 형성될 웨이퍼 부분을 노출시키는 단계; 상기 유동성 절연막 및 웨이퍼 상에 제1폴리를 증착하는 단계; 상기 유동성 절연막이 노출되도록, 상기 제1폴리를 연마하는 단계; 상기 유동성 절연막 및 잔류된 제1폴리 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여, 오버레이 버어니어의 모 버어니어가 형성될 제1폴리 부분을 노출시키는 단계; 상기 층간절연막 및 노출된 제1폴리 부분 상에 제2폴리를 증착하는 단계; 및 상기 제2폴리를 패터닝하여, 모 버어니어를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 오버레이 버어니어 형성방법에 관한 것으로, 특히, 유동성 절연막의 변형에 기인된 모 버어니어의 변형을 방지할 수 있는 반도체 소자의 오버레이 버어니어 형성방법에 관한 것이다.
일반적으로, 적층 구조의 반도체 소자의 제조시에는 전(前) 공정에서 형성시킨 레이어와 현(現) 공정에서 형성시키는 레이어간의 정렬 상태를 파악 및 보정하기 위하여, 오버레이 버어니어(Overlay Vernier)가 함께 형성된다. 상기 오버레이 버어니어는 전 공정에서 형성시킨 모 버어니어와, 현 공정에서 형성된 자 버어니어로 이루어지며, 상기 오버레이 버어니어는, 통상, 다이(die)를 분할하는 스크라이브 라인에 구비된다. 또한, 상기 모 버어니어는 소정 재질의 패턴으로 형성되며, 상기 자 버어니어는 감광막 패턴으로 형성된다.
도 1a는 종래 폴리2 레이어의 형성시에 함께 형성되는 모 버어니어를 도시한 단면도이고, 도 1b는 상기 모 버어니어를 도시한 평면도이다.
먼저, 도 1a에 도시된 바와 같이, 모 버어니어(3)는, 실제, 셀 영역에 형성되는 폴리2 레이어, 예컨데, 비트라인의 형성시에 함께 형성된다. 또한, 상기 모 버어니어(3)는 폴리1 레이어와 폴리2 레이어간의 전기적 절연을 위해 형성되는 층간절연막, 예를들어, PETEOS막(2) 상에 형성된다.
상기 모 버어니어(3)는, 도 1b에 도시된 바와 같이, 박스 형태로 형성되며, 그 중심에는 후속 공정에서 형성되는 자 버어니가 배치될 공간을 갖는다.
한편, 종래의 반도체 제조 공정에서는 폴리1 레이어를 형성한 후에, 도 1a에 도시된 바와 같이, 표면 평탄화를 위하여 유동성 절연막, 예컨데, BPSG막(1)을 형성하게 되며, 이러한 BPSG막(1) 상에 PETEOS막(2)을 형성하고, 그리고나서, 상기 PETEOS막(2) 상에 모 버어니어(3)를 형성하게 된다.
그러나, 종래 기술에 따라 형성된 모 버어니어는 후속 공정이 진행되는 동안에 변형을 일으키게 됨으로써, 오버레이 오정보를 나타내게 되며, 이에 따라, 후속의 메탈 공정시에 쇼트와 같은 결함을 유발시키게 되는 문제점이 있다. 여기서, 상기 모 버어니어의 변형은 평탄화막으로 이용되는 BPSG막의 변형과, 열 공정과 같은 후속 공정에 기인된 것이며, 특히, 상기 BPSG막의 변형에 가장 큰 영향을 받는다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 유동성 절연막의 변형에 기인된 모 버어니의 변형을 방지할 수 있는 반도체 소자의 오버레이 버어니어 형성방법을 제공하는데, 그 목적이 있다.
도 1a 및 도 1b는 종래 폴리2 레이어의 형성시에 함께 형성되는 모 버어니어를 도시한 단면도 및 평면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 모 버어니어 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 웨이퍼 12 : BPSG막
13 : 제1감광막 패턴 14 : 제1폴리
15 : 층간절연막 16 : 제2감광막 패턴
17 : 제2폴리 18 : 제3감광막 패턴
20 : 모 버어니어
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 오버레이 버어니어 형성방법은, 상·하부 레이어간의 정렬 상태로 파악 및 보정하기 위하여 구비되며, 모 버어니어와 자 버어니어로 이루어지는 반도체 소자의 오버레이 버어니어 형성방법으로서, 소정의 하부 구조가 형성된 웨이퍼 상에 유동성 절연막을 형성하는 단계; 상기 유동성 절연막을 패터닝하여, 오버레이 버어니어가 형성될 웨이퍼 부분을 노출시키는 단계; 상기 유동성 절연막 및 웨이퍼 상에 제1폴리를 증착하는 단계; 상기 유동성 절연막이 노출되도록, 상기 제1폴리를 연마하는 단계; 상기 유동성 절연막 및 잔류된 제1폴리 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여, 오버레이 버어니어의 모 버어니어가 형성될 제1폴리 부분을 노출시키는 단계; 상기 층간절연막 및 노출된 제1폴리 부분 상에 제2폴리를 증착하는단계; 및 상기 제2폴리를 패터닝하여, 모 버어니어를 형성하는 단계를 포함한다.
본 발명에 따르면, 모 버어니어를 유동성이 적은 폴리 상에 형성시키기 때문에, 후속 공정에 기인된 변형을 방지할 수 있으며, 이에 따라, 상·하 레이어간의 오버레이 정확도(overlay accuracy)를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 오버레이 버어니어 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부 구조가, 예를들어, 게이트와 같은 폴리1 레이어(도시안됨)가 형성된 웨이퍼(11) 상에 평탄화막으로서 BPSG막(12)을 형성한다. 그런다음, 상기 BPSG막(12) 상에 오버레이 버어니어가 형성될 스크라이브 라인 부분을 노출시키는 제1감광막 패턴(13)을 형성한다.
도 2b를 참조하면, 상기 제1감광막 패턴을 마스크로해서, 노출된 BPSG막 부분을 식각한다. 그런다음, 식각 마스크로 이용된 상기 제1감광막 패턴을 제거하고, 이어서, 상기 결과물의 상부에 제1폴리(14)를 증착한다. 여기서, 상기 제1폴리(14)는 폴리2 레이어의 형성 이전에 수행되는 폴리2 콘택홀의 매립을 위해 사용되는 플러그용 폴리이다.
도 2c를 참조하면, BPSG막(12)이 노출되도록, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 제2폴리(14)를 연마한다. 그런다음, 상기 결과물의 상부에 PETOES막과 같은 층간절연막(15)을 형성하고, 상기 층간절연막(15) 상에 폴리 재질의 모 버어니어가 형성될 영역을 노출시키기 위한 제2감광막 패턴(16)을 형성한다
도 2d를 참조하면, 모 버어이어가 형성될 제2폴리 부분이 노출되도록, 상기 제2감광막 패턴을 마스크로해서, 노출된 층간절연막 부분을 식각한다. 그런다음, 식각 마스크로 이용된 제2감광막 패턴을 제거한 상태에서, 상기 결과물의 상부에 제2폴리(17)를 증착하고, 이어서, 상기 제2폴리(17) 상에 모 버어니어의 형태를 한정하기 위한 제3감광막 패턴(18)을 형성한다. 여기서, 상기 제2폴리(17)는 셀 영역에서의 폴리2 레이어를 형성하기 위한 폴리이다.
도 2e를 참조하면, 제3감광막 패턴을 마스크로하여, 노출된 제2폴리 부분을 식각함으로써, 폴리 재질의 모 버어니어(20)를 형성한다. 이후, 도시하지는 않았으나, 후속 공정을 수행하여 자 버어니어를 형성한다.
여기서, 상기 폴리 재질의 모 버어니어(20)는 비교적 유동성이 적은 폴리 상에 형성되기 때문에, 후속의 열 공정이 수행되더라도, 상기 모 버어니어(20)의 유동은 최대한 억제된다. 따라서, 상기 모 버어니어(20)의 신뢰성이 확보되기 때문에, 후속에서 형성되는 자 버어니어와의 정렬도 파악 및 보정을 비교적 정확하게 수행할 수 있다.
이상에서와 같이, 본 발명은 폴리 재질의 모 버어니어를 유동성이 적은 폴리 상에 형성시킴으로써, 후속 공정이 수행되는 동안, 상기 모 버어니어가 변형되는 것을 방지할 수 있으며, 이에 따라, 상·하부 레이어간의 오버레이 정확도를 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 7수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 상·하부 레이어간의 정렬 상태로 파악 및 보정하기 위하여 구비되며, 모 버어니어와 자 버어니어로 이루어지는 반도체 소자의 오버레이 버어니어 형성방법으로서,소정의 하부 구조가 형성된 웨이퍼 상에 유동성 절연막을 형성하는 단계;상기 유동성 절연막을 패터닝하여, 오버레이 버어니어가 형성될 웨이퍼 부분을 노출시키는 단계;상기 유동성 절연막 및 웨이퍼 상에 제1폴리를 증착하는 단계;상기 유동성 절연막이 노출되도록, 상기 제1폴리를 연마하는 단계;상기 유동성 절연막 및 잔류된 제1폴리 상에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여, 오버레이 버어니어의 모 버어니어가 형성될 제1폴리 부분을 노출시키는 단계;상기 층간절연막 및 노출된 제1폴리 부분 상에 제2폴리를 증착하는 단계; 및상기 제2폴리를 패터닝하여, 모 버어니어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버어니어 형성방법.
- 제 1 항에 있어서, 상기 제1폴리는,폴리2 콘택홀을 매립시키기 위한 플러그용 폴리인 것을 특징으로 하는 반도체 소자의 오버레이 버어니어 형성방법.
- 제 1 항에 있어서, 상기 제2폴리는,폴리2 레이어를 형성하기 위한 폴리인 것을 특징으로 하는 반도체 소자의 오버레이 버어니어 형성방법.
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