KR100528070B1 - 콘택 플러그 및 스텍 비아 제조 방법 - Google Patents
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Abstract
본 발명은 계단형 텅스텐 플러그 공정을 이용하여 높은 단차비를 갖는 콘택 홀을 매립하고 스텍 비아를 용이하게 형성하는 것에 관한 것이다.
본 발명의 콘택 플러그 및 스텍 비아 제조 방법은 트랜지스터가 구비된 기판에 PMD를 증착하는 단계; 제1콘택 패턴을 형성하고 식각하는 단계; 제2콘택 패턴을 형성하고 식각하여 계단형 콘택 홀을 형성하는 단계; 베리어 메탈 및 텅스텐을 순차적으로 증착하는 단계; 베리어 메탈 및 텅스텐을 평탄화 하는 단계; 및 상기 단계를 반복하여 스텍 비아를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 콘택 홀 및 스텍 비아 제조 방법은 베리어 금속의 단차 도포성와 텅스텐 CVD의 단차 도포성의 한계에서 오는 콘택 필 불량 을 해결할 수 있어 콘택 오픈 페일 등으로 인한 수율 저하를 방지할 수 있고, 고 단차비 콘택 매립 시 발생할 수 있는 텅스텐 단차 도포성 불량을 효과적으로 제어할 수 있어 이로 인한 저항 증가나 신뢰성 저하 등을 효과적으로 방지할 수 있고, PMD 두께의 증가로 인해 발생하는 PMD와 콘택 식각의 균일성 차이로 콘택 식각 시 밑바닥의 실리콘 층이 부분적으로 일찍 오픈 되어 손상을 받아 발생할 수 있는 여러 가지 문제점인 누설 전류 증가, 콘택 저항 증가, 하드 페일 유발 등을 효과적으로 제어할 수 있고, 고 단차비 콘택이 요구되는 수준의 디바이스에서도 현재의 장비와 공정으로도 효율적으로 안정된 공정을 구현할 수 있어 추가 장비 투자나 신 물질개발 등의 추가부담이 필요 없고, 콘택 표면을 넓게 하여 얼라인 마진을 높임으로서 스텍 비아 형성을 용이하게 하여 다층을 연결하여야 하는 디바이스의 신뢰성을 향상시킬 수 있는 장점이 있다.
Description
본 발명은 콘택 플러그 및 스텍 비아 제조 방법에 관한 것으로, 보다 자세하게는 계단형 텅스텐 플러그 공정을 이용하여 높은 단차비를 갖는 콘택 홀을 매립하고 스텍 비아를 용이하게 형성하는 것에 관한 것이다.
종래에는, 트랜지스터(Transistor) 혹은 금속배선 형성 후 PMD(Pre Metal Dielectric, 이하 PMD)를 증착하고 평탄화 시킨 후 콘택 홀(Contact Hole)을 형성하고 베리어 금속(Barrier Metal)과 텅스텐(Tungsten)을 증착한 후 CMP(Chemical Mechanical Polishing, 이하 CMP)나 전면 식각(Etch Back) 공정을 통하여 홀 부위에만 플러그(Plug)를 형성하는 방법으로 이루어진다. 여기에서 일반적으로는 텅스텐의 단차 도포성(Step Coverage)이 워낙 우수하기 때문에 베리어 금속에서 어느 정도의 단차 도포성만 확보해 준다면 매립에는 큰 문제가 없었다. 하지만 추후에 디바이스의 집적도가 더 높아지고, DRAM 등의 캐패시터(Capacitor)를 형성하는 공정에서의 경우라면 경우에 따라서 단차비(Aspect ratio)가 10:1 이상에서 20:1 이상까지도 증가할 수 있다.
요홈을 형성하고 단차비가 큰 콘택 홀을 먼저 형성하여 단차비가 작은 콘택 홀을 매립해야 할 높이만큼만 남기고 단차가 큰 콘택 홀을 먼저 1차매립하고, 2차매립시에는 전면을 매립하여 콘택 홀을 형성하는 기술(한국 등록특허 제10-0172726호)이 있었으나, 1차매립시 균일하게 높이를 조절하기가 어렵고, 1차매립 대상 홀과 2차매립 대상 홀을 구분하여 매립하는 것이 힘들다는 단점이 있다.
도 1a 내지 도 1d는 종래 기술에 의한 텅스텐 플러그 형성 공정을 단면도로 나타낸 것이다.
먼저, 도 1a는 트랜지스터(2)가 형성된 실리콘 기판(1)에 PMD(3)를 증착하는 단계를 나타내고 있다.
다음, 도 1b는 콘택 홀(4)을 형성해야 할 곳에 패턴을 하여 PMD를 식각하여 콘택 홀(4)을 형성하는 단계를 나타내는 단면도이다.
다음, 도 1c는 형성된 콘택 홀에 금속 도전체를 매립하는 단계로서, 우선 베리어 금속(5) 및 텅스텐(6)을 순차적으로 증착하는 단계를 나타내는 단면도이다.
다음, 도 1d는 텅스텐 또는 베리어 금속이 전면 식각 또는 CMP 공정으로 콘택 홀 이외의 영역에서는 안전하게 제거되는 하는 식각 단계로, 텅스텐 플러그(7)가 형성된 것을 보여주고 있다.
그러나, 상기와 같은 종래의 베리어 금속이나 텅스텐 증착시 단차 도포성의 한계에 도달하게 되어 안정적인 텅스텐 플러그 공정을 얻기가 매우 힘들어지며, 텅스텐 공정의 한계로 인한 콘택 오픈 페일, 신뢰성의 저하, 저항 증가로 인한 특성 불량 등을 유발하게 되어 수율 저하에 결정적인 역할을 하게 된다.
도 2a 내지 도 2b는 고단차비 콘택 홀에서 기존의 텅스텐 플러그 공정의 한계를 나타내는 단면도로서, 도 2a는 베리어 금속의 단차 도포성의 한계로 의해 텅스텐 플러그가 단락된 것을 보여주고 있고, 도 2b는 텅스텐의 단차 도포성의 한계로 인해 심 사이즈(seam size)가 증가하고, 이로 인해 텅스텐 플러그의 저항증가 및 신뢰성 저하 문제가 발생하는 것을 보여 주고 있다.
또한 고 단차비 콘택에 의해 PMD 두께 균일성과 콘택 PMD 식각 균일성의 차이에서 오는 콘택 밑바닥(Bottom)의 실리콘 손상이 발생하고 또한 플러그 크기가 작아지는 데서 오는 미스얼라인(misalign)이 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 계단형 구조를 이용하여 텅스텐 플러그를 형성하므로 콘택 오픈 페일, 신뢰성의 저하, 저항 증가 등의 발생을 억제하여 디바이스의 신뢰성이 향상되도록 하는 콘택 플러그 및 스텍 비아 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 트랜지스터 혹은 금속배선이 구비된 기판에 절연층을 증착하는 제1단계; 제1콘택 패턴을 형성하고 식각하여 제1콘택 홀을 형성하는 제2단계; 제2콘택 패턴을 형성하고 식각하여 제2콘택 홀을 형성하여 계단형 콘택 홀을 형성하는 제3단계; 베리어 메탈 및 텅스텐을 순차적으로 증착하는 제4단계; 베리어 메탈 및 텅스텐을 평탄화하는 제5단계; 및 상기 제1단계 내지 제5단계를 반복하여 스텍 비아를 형성하는 단계로 이루어진 콘택 플러그 및 스텍 비아 제조 방법에 의해 달성된다.
실리콘 기판 상에 트랜지스터 혹은 금속배선을 형성 후 PMD를 증착하고 제1마스크를 이용하여 제1콘택 홀이 형성될 영역에 패턴을 형성한다. 이 때 형성된 패턴은 형성될 콘택 홀의 너비보다 더 넓은 패턴을 형성한 후, 트렌치 형태로 식각하여 표면적이 넓은 콘택 홀을 형성한다. 제1마스크보다는 너비가 작은 제2마스크를 이용하여 상기 형성된 넓은 콘택 홀 내부에 제2콘택 홀을 형성하기 위한 패턴을 형성한 다음 식각하여 계단형 콘택 홀을 형성한다. 이 후 베리어 금속을 증착하고 텅스텐을 매립한 다음 평탄화하여 텅스텐 플러그를 형성한다. 형성된 콘택 홀 위에 상기 전 공정을 반복하여 스텍 비아를 형성한다.
상기 완성된 계단형 텅스텐 플러그는 0.13㎛ 기술 이상의 디바이스나 금속 배선을 구리를 사용하는 경우에도 사용될 수 있으며, 우수한 단차 도포성을 확보할 수 있고, 부가적으로 고 단차비 콘택에서 문제가 될 수 있는 PMD 두께 균일성과 콘택 PMD 식각 균일성의 차이에서 오는 콘택 밑바닥의 실리콘 손상도 개선할 수 있다. 또한 콘택 표면이 넓기 때문에 콘택과 비아를 직접 연결하거나 알루미늄 패드(Aluminum pad)를 사용하여 연결하면, 비아와 비아를 직접 연결하는 기존의 방법과 달리 스텍 비아 형성이 매우 용이하며, 비아 물질이 모두 텅스텐으로 동일하면 계면의 수가 줄어 저항 개선 및 신뢰성 향상에 기여할 수 있다.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.
먼저, 도 3a는 트랜지스터(11)와 같은 디바이스가 형성된 기판 상에 종래의 기술과 같은 방식으로 PMD(12)를 형성한 후, 제1마스크(도시하지 않음)를 이용하여 제1콘택 홀을 형성하기 위한 제1패턴(13)을 형성하는 단계이다.
다음, 도 3b는 상기 제1마스크에 의해 형성된 패턴을 이용하여 식각하는 단계로서, 트렌치 형상으로 얇게 식각하여 제1콘택 홀(14)을 형성하는 단계이다. 이때 제1콘택 홀의 너비와 깊이는 단차비, 매립물질의 단차 도포성 및 형성 될 제2콘택 홀 등을 고려하여 소정의 너비와 깊이로 형성한다.
다음, 도 3c는 제2콘택 홀을 형성하기 위해 제2패턴을 형성하는 단계로서, 상기 제1패턴보다 너비가 작은 제2패턴을 제1콘택 홀안에 형성하는 단계이다. 이때 제1마스크보다 너비가 작은 제2마스크를 이용하여 패턴하거나, 제1마스크를 다시 이용하여 사진 공정할 때 바이어스(bias)를 크게(사진 공정시 바이어스를 크게 하면 마스크에서 UV의 회절로 인해 패턴의 크기가 마스크의 형상보다 작아지는 현상을 이용한다) 하여 제1패턴보다 너비가 작은 제2패턴(15)을 형성한다. 또한 필요에 따라 상기와 같은 방법으로 너비가 다른 3개 이상의 콘택 홀을 형성할 수 있다.
다음, 도 3d는 상기 형성된 제2패턴을 이용해서 식각하여 제2콘택 홀(16)을 형성하여 계단형 콘택 홀을 완성하는 단계이다.
다음, 도 3e는 콘택 홀을 매립하는 단계로 종래의 방식과 같은 방법으로 베리어 금속(도시 안 함)을 증착한 후, 텅스텐(17)으로 매립하는 단계이다.
다음, 도 3f는 콘택 플러그 이외의 부위에 증착된 텅스텐과 베리어 금속을 전면 식각 또는 CMP 공정으로 제거하여 텅스텐 콘택 플러그(18)를 완성하는 단계이다. 상기 전면 식각 또는 CMP공정 이후에 필요한 금속 배선을 형성한다.
다음, 도 3g는 상기의 도 3a부터 도 3f까지의 공정을 반복하여 스텍 비아를 형성하는 단계이다.
따라서, 본 발명의 콘택 플러그 및 스텍 비아 제조 방법은 콘택 플러그를 계단형 콘택 플러그로 제조함으로써 콘택 필 불량, 콘택 오픈 페일, 텅스텐 단차 도포성 불량, 누설 전류 증가, 콘택 저항 증가, 하드 페일과 같은 문제점을 제거할 수 있어 디바이스의 신뢰성을 높이는 효과가 있다.
도 1a 내지 도 1d는 종래기술에 의한 텅스텐 콘택 플러그 제조 방법에 의한 공정 단면도.
도 2a 내지 도 2b는 종래기술에 의해 발생하는 텅스텐 플러그 공정의 한계를 보여주는 단면도.
도 3a 내지 도 3g는 본 발명에 의한 콘택 플러그 및 스텍 비아 제조 방법에 의한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘 기판 4 : 콘택홀5 : 베리어 금속 7 : 텅스텐 플러그
8 : 텅스텐 플러그의 단락 9 : 심
12 : PMD 13 : 제1패턴
14 : 제1콘택 홀 15 : 제2패턴
16 : 제2콘택 홀 17 : 텅스텐
18 : 텅스텐 콘택 플러그
Claims (8)
- 콘택 플러그 및 스텍 비아 제조 방법에 있어서,트랜지스터 혹은 금속배선이 구비된 기판에 PMD를 증착하는 제1단계;제1콘택 패턴을 형성하고 식각하여 제1콘택 홀을 형성하는 제2단계;제2콘택 패턴을 상기 제1콘택 홀보다 너비가 작게 형성하고 식각하여 제2콘택 홀을 형성하여 다층의 계단형 콘택 홀을 형성하는 제3단계;베리어 메탈 및 텅스텐을 순차적으로 증착하는 제4단계;베리어 메탈 및 텅스텐을 평탄화하는 제5단계; 및상기 제1단계 내지 제5단계를 반복하여 스텍 비아를 형성하는 단계를 포함함을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 1항에 있어서,상기 제1콘택 패턴은 상기 제1콘택 홀을 형성하기 위한 패턴임을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 2항에 있어서,상기 제1콘택 홀은 트렌치 형상임을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 1항에 있어서,상기 제2콘택 홀은 상기 제1콘택 홀 내부에 형성됨을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 1항에 있어서,상기 제2콘택 홀 형성은 제1마스크와 제2마스크를 사용함을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 5항에 있어서,상기 제1마스크를 사용하여 상기 제2콘택 홀을 형성하는 방법은 상기 제1콘택 홀 형성 사진 공정의 바이어스보다 크게 하여 상기 제1콘택 홀 내부에 상기 제2콘택 패턴이 형성됨을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 5항에 있어서,상기 제2마스크는 상기 제1마스크에 비해 너비가 작은 것을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
- 제 1항에 있어서,상기 평탄화는 전면 식각 또는 CMP 공정을 이용함을 특징으로 하는 콘택 플러그 및 스텍 비아 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |