JP4680424B2 - 重ね合わせ位置検出マークの製造方法 - Google Patents
重ね合わせ位置検出マークの製造方法 Download PDFInfo
- Publication number
- JP4680424B2 JP4680424B2 JP2001167240A JP2001167240A JP4680424B2 JP 4680424 B2 JP4680424 B2 JP 4680424B2 JP 2001167240 A JP2001167240 A JP 2001167240A JP 2001167240 A JP2001167240 A JP 2001167240A JP 4680424 B2 JP4680424 B2 JP 4680424B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- position detection
- pattern layer
- layer
- mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】
本発明は、重ね合わせ位置検出マークの製造方法にかかり、特に、集積回路パターンの製造時に上層のパターンと下層のパターンとを重ね合わせるための重ね合わせ位置検出マークの製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置(以下、ＬＳＩと称する。)の製造工程には、ＬＳＩ基板(以下、ウエハと称する)上にＬＳＩ素子を形成するために所望の材料よりなる材料膜を形成する成膜工程と、集積回路パターン(以下、回路パターンと称する。)を感光性高分子膜(以下、レジスト膜と称する。)に転写してレジストパターンを形成するリソグラフィ工程と、レジストパターンを阻止膜としてレジスト膜より下層にある材料膜を喰刻加工するエッチング工程などがある。
【０００３】
ＬＳＩは、成膜工程、リソグラフィ工程、及びエッチング工程を組み合わせて必要な回数繰り返し行うことで複数のパターン形成層を積層形成することにより、立体的に製造される。
【０００４】
一般に、リソグラフィ工程では、露光光線を通過させるガラス基板などの材料上に、露光光線に対して遮光性を有するクロム等の材料よりなる回路パターン膜を設けた原版(以下、マスクと称する。) が用いられる。マスクに形成された回路パターン膜のパターン（以下、マスクパターンと称する。）を、反射又は投影光学系によって等倍、或いは縮小して、レジスト膜に結像することにより、レジストを露光して、レジスト膜をマスクパターン状に感光させることにより、レジストパターンを形成し、このレジストパターンに基づいてレジスト膜の下層に形成された層をパターン加工する。
【０００５】
ＬＳＩの製造では、ＬＳＩ素子を構成する回路パターンを複数積層して立体的なＬＳＩ素子を構成するが、リソグラフィ工程において、既に加工形成されているウエハ上の回路パターンと、これから露光により生成する回路パターンとの相対的な位置を高精度に合致させるように位置合わせを行うことはＬＳＩの性能を大きく作用するため、必要不可欠である。
【０００６】
リソグラフィ工程では、既に加工形成されているウエハ上の回路パターンと、これから露光及び現像により形成する回路パターンとの相対的な位置を高精度に合致させるために、マスクとウエハとの相対位置合わせを精度よく行うことがなされている。
【０００７】
この相対位置合わせは、マスク側とウエハ側との両方に形成した重ね合わせ位置検出マーク(アライメントマーク)を用いてなされる。マスク側のアライメントマークはマスクパターンの一部として構成されており、一般に、露光装置には、これら２つのアライメントマークを検出して相対位置を計測する位置計測手段と、マスクとウエハとをそれぞれ所望の位置に移動させる移動手段とが設けられており、露光前に、位置計測手段がこれら２つのアライメントマークを検出して相対位置を計測した結果に基づき、移動手段がマスク及びウエハの少なくとも一方を移動させることで、ウエハ上に形成したアライメントマークと、マスクに形成されたアライメントマークとを精度よく合致させる。
【０００８】
このとき、前回の露光及び現像により形成されたパターンと、このパターンの下層のパターンとの相対位置ずれ量が露光時の位置合わせの補正情報としてフィードバックされており、これにより、マスクとウエハとの相対位置合わせをより高精度に行うことが可能となっている。
【０００９】
この位置合わせの補正情報は、レジストパターンの一部として形成したレジストマークと、レジストパターンの下層パターンを形成したときにパターンの一部として形成した基準マークとの２種類のマークの測定によって得られる。
【００１０】
ここで、一例として、配線層の製造工程におけるリソグラフィ工程で利用するアライメントマークについて説明する。配線層は、ＬＳＩの主要な構成要素であるが、この製造工程は、第１配線層の上層に層間絶縁層を形成し、この層間絶縁層に第１配線層と、層間絶縁層の上層に設ける第２配線層とを電気的に接続する接続孔(以下、ビアホールと称す。)を形成してから、層間絶縁層の上層に第２配線層を形成するという一連の工程である。
【００１１】
この工程においては、特に、第２配線層と層間絶縁層に形成したビアホールとを高精度に位置合わせする必要があるので、第２配線層の下層の層間絶縁層の形成時に層間絶縁層にアライメントマークを形成することが望ましい。
【００１２】
そのようなアライメントマークとしては、種々の形状のものを適用できるが、例えば、図８に示すパターン形状のアライメントマークを適用する場合について説明する。なお、図８に示したアライメントマークは溝の底面に下層の配線パターンの上面が露出するように形成した溝を複数並列して組み合わせた構成である。
【００１３】
まず、第１配線層の上層に一様に形成した層間絶縁層にビアホールを形成する際に、ビアホールの形成と同時にアライメントマークを形成する。このアライメントマークはビアホールや配線や回路などのＬＳＩを構成するパターンが形成されるデバイス領域以外に形成される。
【００１４】
次に、アライメントマークが形成された層間絶縁層の上層に、上層の配線パターンを形成する導電性材料よりなる膜と、例えば、約３００ｎｍから約２０００ｎｍ程度の膜厚のレジスト膜とを全面一様に形成する。
【００１５】
その後、配線パターンが形成されたマスクを用いて、マスクに形成されたアライメントマークと、層間絶縁層に形成したアライメントマークとを検出してマスクとウエハとの相対位置ずれ量を計測して、その結果を移動手段に出力することで、移動手段に相対位置ずれ量をなくすようにマスク及びウエハとを相対的に移動させることで２つのアライメントマークの高精度な位置合わせ行う。なお、層間絶縁層に形成したアライメントマークの検出は、層間絶縁層表面とアライメントマークを構成する溝の底面との段差とを検出することにより行っている。
【００１６】
【発明が解決しようとする課題】
しかしながら、アライメントマークはビアホールや配線や回路などのＬＳＩを構成するデバイスパターンと同じ層に形成されるため、デバイスパターンの処理中にアライメントマーク上に副生成物が形成されてしまうことがあり(図９参照)、これがアライメントマークの形状を変え、アライメントマークの信頼性を劣らせるという問題が生じている。
【００１７】
例えば、上層の配線パターンと下層の配線パターンとを電気的に接続するビアホール内に導電性材料を埋め込む場合について説明する。まず、図１０（Ａ）に示すように、ウエハ５０と絶縁するためのＳｉＯ2等から形成される第１層間絶縁層５２上に、第１配線５４、第２層間絶縁層５６を順に形成した後、全面にレジストを塗布してレジスト膜５８を形成する。
【００１８】
次に、図１０（Ｂ）に示すように、リソグラフィ工程と、エッチング工程によって第２層間絶縁層５６のＬＳＩ素子形成領域にビアホール６０を形成すると共に、第２層間絶縁層５６のアライメントマーク形成領域に溝状のアライメントマーク６２を形成する。なお、アライメントマーク形成領域とはデバイスパターン形成領域外の所定領域である。
【００１９】
その後、レジスト膜５８を除去してから、図１０（Ｃ）に示すように、例えば、タングステン、ポリシリコン、またはこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料よりなる導電膜５７を、ビアホールが埋め込まれるように全面均一に成膜する。一般に、ビアホール６０は、０．５μｍ以下程度であり、アライメントマーク６２の幅Ｗは約１μｍから約数μｍ程度であり、アライメントマーク６２はビアホールよりも大きいので、アライメントマーク６２領域は埋め込み材料により完全には埋め込まれず溝状のままとなる。
【００２０】
埋め込み材料の成膜後、埋め込み材料をエッチバックによって取り除いてビアホール内のみに埋め込み材料を残してプラグ５９とする。このとき、例えば、配線材料にアルミニウムが含まれており、エッチングガスに塩素が含まれている場合などのように、配線材料とエッチングガスとの組合わせによっては、アライメントマーク６２の低部に露出する配線材料に含まれる成分とエッチングガスに含まれる成分、または、配線材料に含まれる成分とエッチングガスに含まれる成分及びウエハが置かれた環境の空気中の成分とが反応してアライメントマーク６２の底部に副生成物７０を生成してしまう場合がある。この副生成物は、ゲル状に体積が膨張したものであるため、形、大きさ数の一様性が全く無く、一様な処理によって排除するのが難しい。
【００２１】
このような副生成物７０は、異物として顕在化してしまい、図９に示すように、アライメントマーク形状を変えるので、重ね合わせ位置を検出するためのマークとしてのアライメントマークの信頼性が損なわれるという不具合がある。
【００２２】
以上のことから本発明は、パターンの処理中に重ね合わせ位置検出マーク位置に副生成物が形成されることがなく、信頼性の高い重ね合わせ位置検出マークの製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の第１の態様の重ね合わせ位置検出マークの製造方法は、第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域を削って第２の重ね合わせ位置検出マークを生成し、該第２の重ね合わせ位置検出マークに対して前記第２の重ね合わせ位置検出マークを埋め込む厚さであって３００ｎｍ〜２０００ｎｍの厚さのレジストを形成してから、前記第１の重ね合わせ位置検出マークを用いて、第２のパターン層のパターン形成領域に所定のパターンを形成し、その後、前記レジストを除去して前記第２の重ね合わせ位置検出マークを露出させることを特徴とする。
【００２４】
この第１の態様の重ね合わせ位置検出マークの製造方法では、該第２の重ね合わせ位置検出マークに対して保護層としてのレジストを設けているため、第２の重ね合わせ位置検出マークの底部に第１のパターン層が露出していても、第２のパターン層のパターン形成時には保護層としてのレジストにより被覆された状態となっているので、副生成物を生成するなどの第１のパターン層が露出することによる不具合を解消することができる。
【００２５】
例えば、第１のパターン層を導電性材料よりなる配線層、第２のパターン層が絶縁性材料よりなる層間絶縁膜としての絶縁層とした場合、第２のパターン層を部分的にエッチングなどにより削って第１のパターン層の表面を露出させて重ね合わせ位置検出マークとした後、少なくともこの重ね合わせ位置検出マークに対して保護層としてのレジストを設けてから、第２のパターン層の回路形成領域にパターンを形成する。そのため、例えば、第２のパターン層の回路形成時にエッチバックを行って、エッチバック後に残留するエッチングガスと第１のパターン層とが反応して副生成物を生成するなどの第１のパターン層が露出することによる不具合が生じるのを回避できる。
【００２６】
この第１の態様の重ね合わせ位置検出マークの製造方法では、前記第２の重ね合わせ位置検出マークを埋め込む厚さのレジストを形成し、前記第２のパターン層のパターン形成領域に所定のパターンを形成した後、レジストを除去して前記第２の重ね合わせ位置検出マークを露出させることにより、第２のパターン層のパターン形成領域に所定のパターンを形成するときだけレジストを一時的な保護層として適用することにより比較的容易に形成することができる。
【００２７】
また、本発明の第２の態様の重ね合わせ位置検出マークの製造方法は、第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域を削ると共に第２のパターン層を２００ｎｍ残量させて第２の重ね合わせ位置検出マークを生成してから、前記第１の重ね合わせ位置検出マークを用いて、第２のパターン層のパターン形成領域に所定のパターンを形成することを特徴とする。
このように、第２のパターン層を削って前記第２の重ね合わせ位置検出マークを生成する際に、第２のパターン層を残量させて保護層として適用するようにできる。この場合、保護層を形成するための材料が不要であり、また、第２のパターン層の削り方を変更するだけで保護層を形成できるので、コストを抑えることができると共に、製造工程も増やすことがないので好ましい。
【００２８】
また、本発明の第３の態様の重ね合わせ位置検出マークの製造方法は、第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域に第２の重ね合わせ位置検出マークと、第２のパターン層のパターン形成領域に所定のパターンとを形成し、その際に、前記第２の重ね合わせ位置検出マークの直径寸法Ｗｍと、前記第２のパターン層に形成する所定のパターンの直径寸法Ｗｖとが、以下の（１）式を満たすようにし、その後、前記所定のパターンを埋め込むように埋め込み材料を全面に形成し、その後、前記埋め込み材料をエッチバック処理し、エッチバック処理時に前記第２の重ね合わせ位置検出マーク内に前記埋め込み材料が残存することを特徴とする。
Ｗｖ＜Ｗｍ＜Ｗｖ×２ …（１）式
【００２９】
すなわち、重ね合わせ位置検出マークの直径寸法Ｗｍが、回路形成領域に形成する所定のパターンの直径寸法Ｗｖよりも大きい寸法で、かつ、回路形成領域に形成する所定のパターンの直径寸法Ｗｖの２倍よりも小さい寸法とすることにより、所定のパターンの直径寸法Ｗｖに埋め込み材料を埋め込む処理を行う際に、全面に埋め込み材料を成膜してエッチバックにより表面から取り除いても、重ね合わせ位置検出マーク内には前記埋め込み材料が少なくともＷｖは残存する。この残存した埋め込み材料が重ね合わせ位置検出マークの保護層として働くこととなる。
【００３０】
これにより、例えば、第２のパターン層の回路形成時にエッチバックを行って、エッチバック後に残留するエッチングガスと第１のパターン層とが反応して副生成物を生成するなどの第１のパターン層が露出することによる不具合が生じるのを回避できる。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の第１の実施の形態から第４の実施の形態について説明する。
【００３２】
（第１の実施の形態）
図４（Ａ）にはウエハの一部領域が示されている。デバイス形成領域４０の周囲には個々のデバイスに分割する際の切断領域であるスクライブライン４２が形成されている。このスクライブライン４２の一部は、デバイス製造時には上下の層の位置合わせを行うための合わせマークとしてのアライメントマークが形成されるアライメントマーク形成領域４４となっている。
【００３３】
アライメントマーク形成領域４４は、図４（Ｂ）に示すように複数に分割されており、各々の分割領域はそれぞれデバイスを構成する各層に対応している。以下、アライメントマークの形成とデバイスパターンの形成について説明する。
【００３４】
第１の実施の形態では、図１（Ｆ）に示すように、第２層間絶縁層１６の上層と下層とに設けた第１配線１４と第２配線２６とを、第２層間絶縁層１６に形成したビアホール３４に金属を埋め込んで形成したプラグ２４を介して電気的に接続する構成について説明する。
【００３５】
まず、ＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎ程度以上の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００３６】
次に、リソグラフィ技術によってレジスト膜１８ａのアライメントマーク形成領域４４ｂにアライメントマーク３０のパターンを露光する。このときの露光位置の位置合わせは、前工程で下層のパターンを形成したときに下層パターンと同じ層で、かつ、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて行う。なお、本第１の実施の形態では、アライメントマーク３０として図２に示すような格子状パターンとする。
【００３７】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をアライメントマーク３０のパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除き、図１（Ａ）に示すように、アライメントマーク３０を形成する。
【００３８】
次に、エッチングによりレジスト膜１８ａを取り除き、図１（Ｂ）に示すように、全面に、例えば、酸化ケイ素又は窒化ケイ素などの絶縁性材料からなる中間層２０を、２００ｎｍ程度の膜厚となるように成膜する。
【００３９】
その後、さらに、全面にレジストを塗付してレジスト膜１８ｂを形成する。このとき、アライメントマーク３０はレジストに埋め込まれる。
【００４０】
次に、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて、リソグラフィ技術とエッチングによってレジスト膜１８ｂのＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、中間層２０の表面をパターンに合わせて露出させる。さらに、露出させた中間層２０部分をエッチングによって取り除き、第２層間絶縁層１６の表面をパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除き、図１（Ｃ）に示すように、ビアホール３４を形成する。
【００４１】
その後、エッチングによりレジスト膜１８ｂを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図１（Ｄ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。なお、アライメントマーク３０の幅は1μｍから数μｍ程度であるのに対し、パターンを微細化した集積度の高いＬＳＩのビアホール３４の径は一般的に０．５μｍ程度以下であるので、ビアホール３４が埋め込まれる条件では、アライメントマーク３０は埋め込まれない。
【００４２】
その後、その他の部分の埋め込み材料２２をエッチ・バック処理により取り除き、図１（Ｅ）に示すように、埋め込み材料２２をビアホール３４内のみに残しプラグ２４とする。プラグ２４の形成後、図１（Ｆ）に示すように、第２配線２６を形成することにより、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００４３】
なお、プラグ２４形成時のエッチ・バック処理において、アライメントマーク３０の底部に形成された埋め込み材料２２は完全に除去されるが、埋め込み材料２２の下層には、中間層２０が設けられているため、この中間層２０が第１配線１４の保護層の役目を果たし、第１配線１４が露出することがないのでエッチングガスと第１配線１４とが反応することがないので、アライメントマーク３０の底面に副生成物が生成されることがない。したがって、図３に示すように、格子の部分が明瞭な高品質なアライメントマーク３０となる。従って、次に層を形成する際に、このアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００４４】
（第２の実施の形態）
第２の実施の形態では、上述した第１の実施の形態と同様に、図５（Ｅ）に示すように、第２層間絶縁層１６の上層と下層とに設けた第１配線１４と第２配線２６とを、第２層間絶縁層１６に形成したビアホール３４に金属を埋め込んで形成したプラグ２４を介して電気的に接続する構成について説明する。なお、第１の実施の形態と同様な個所は同様な符号を付して説明は省略する。
【００４５】
まず、ウエハ１０の表面にＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎ程度以上の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００４６】
次に、リソグラフィ技術によってレジスト膜１８ａの合わせマーク形成領域にアライメントマーク３０のパターンを形成すると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。アライメントマーク形成領域４４ｂにアライメントマーク３０のパターンを露光する。このときの露光位置の位置合わせは、前工程で下層のパターンを形成したときに下層パターンと同じ層で、かつ、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて行う。
【００４７】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除く。これにより、図５（Ａ）に示すように、合わせマーク形成領域に溝状のアライメントマーク３０が形成されると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホール３４が形成される。なお、アライメントマーク３０とビアホール３４との配置関係は予め決定されている。勿論、この配置関係はＬＳＩの設計上の都合などに応じて適宜変更できるものである。
【００４８】
次に、エッチングにより最上層のレジスト膜１８ａを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図５（Ｂ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。
【００４９】
さらに、全面にレジスト膜１８ｂを塗付してレジスト膜１８ｂを形成し、リソグラフィ技術によってＬＳＩ素子形成領域のみを露光（又はＬＳＩ素子形成領域以外を露光）した後、現像によってレジスト膜１８ｂの露光領域（又は非露光領域）を取り除いて、図５（Ｃ）に示すように、第２層間絶縁層１６のＬＳＩ素子形成領域表面を露出させる。
【００５０】
その後、露出されたＬＳＩ素子形成領域表面の埋め込み材料２２をエッチ・バック処理により取り除き、図５（Ｄ）に示すように、埋め込み材料２２をビアホール３４内のみに残しプラグ２４とする。
【００５１】
プラグ２４の形成後、レジスト膜１８ｂを除去してから、リソグラフィ技術とエッチングによって第２配線２６を形成することにより、図５（Ｅ）に示すように、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００５２】
このように第２の実施の形態では、ＬＳＩ素子形成領域表面の埋め込み材料２２のエッチ・バック処理時に、合わせマークをレジストにより被覆した状態として、エッチングガスと接触しないように保護しているため、空気中の水分と、合わせマークの底面に露出する配線又は例えば、アルミニウム等の配線に含まれる金属と、例えば、残留塩素等のエッチングガスに含まれる成分とが反応することがなく、格子の部分が明瞭な高品質なアライメントマーク３０となる。よってアライメントマーク３０の底面に副生成物が生成されてアライメントマーク３０の信頼性が損なわれるのを防ぐことができ、次の第２配線２６の形成時にアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００５３】
（第３の実施の形態）
第３の実施の形態では、上述した第１の実施の形態と同様に、図６（Ｅ）に示すように、第２層間絶縁層１６の上層と下層とに設けた第１配線１４と第２配線２６とを、第２層間絶縁層１６に形成したビアホール３４に金属を埋め込んで形成したプラグ２４を介して電気的に接続する構成について説明する。なお、第１の実施の形態と同様な個所は同様な符号を付して説明は省略する。
【００５４】
まず、ＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎｍ程度以下の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００５５】
次に、リソグラフィ技術によってレジスト膜１８ａのアライメントマーク形成領域４４ｂにアライメントマーク３０のパターンを露光する。このときの露光位置の位置合わせは、前工程で下層のパターンを形成したときに下層パターンと同じ層で、かつ、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて行う。
【００５６】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をアライメントマーク３０のパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除く。この際、エッチング時間を制御して、図６（Ａ）に示すように、アライメントマーク３０の底部に第２層間絶縁層１６が、例えば、２００ｎｍ程度残存する状態のときにエッチングを終了する。
【００５７】
次に、エッチングによりレジスト膜１８ａを取り除き、再び、全面にレジストを３００ｎｍ程度以上２０００ｎｍ程度以下の膜厚となるように塗布してレジスト膜１８ｂを形成する。この際、アライメントマーク３０はレジスト膜１８ｂにより埋め込まれる。
【００５８】
そのため、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて、リソグラフィ技術とエッチングによってレジスト膜１８ｂのＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。その後、現像によってレジスト膜１８ｂの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面を露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除き、図６（Ｂ）に示すように、ビアホール３４を形成する。
【００５９】
次に、エッチングにより最上層のレジスト膜１８ｂを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図６（Ｃ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。
【００６０】
その後、最上層の埋め込み材料２２をエッチ・バック処理により取り除き、図６（Ｄ）に示すように、埋め込み材料２２をビアホール３４内のみに残しプラグ２４とする。プラグ２４の形成後、リソグラフィ技術とエッチングによって第２配線２６を形成することにより、図６（Ｅ）に示すように、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００６１】
このように第３の実施の形態では、アライメントマーク３０を形成する際のエッチング時に、第１配線１４が露出しないように第２層間絶縁層１６を若干残してエッチングを終了しているため、この残した第２層間絶縁層１６が第１配線１４の保護層として働くため、第１配線１４が空気中の水分と残留塩素等のエッチングガスに含まれる成分等と反応することがなく、格子の部分が明瞭な高品質なアライメントマーク３０となる。よってアライメントマーク３０の底面に副生成物が生成されてアライメントマーク３０の信頼性が損なわれるのを防ぐことができ、次の第２配線２６の形成時にアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００６２】
さらに、第３の実施の形態では、第２層間絶縁層１６のエッチング時間を制御するだけで第１配線１４の保護層を形成できるので、特別な製造工程を加える必要が無く、第１配線１４の保護層を形成ためのコストが余計に掛からないという利点もある。
【００６３】
（第４の実施の形態）
第４の実施の形態では、上述した第１の実施の形態と同様に層間絶縁層の上層と下層とに設ける第１配線と第２配線とを層間絶縁層に形成したビアホールを介して電気的に接続する構成を形成する場合について説明する。なお、第１の実施の形態と同様な個所は同様な符号を付して説明は省略する。
【００６４】
第４の実施の形態では、まず、図７（Ａ）に示すように、ウエハ１０の表面にＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎｍ程度以下の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００６５】
次に、リソグラフィ技術によってレジスト膜１８ａの合わせマーク形成領域にアライメントマーク３０のパターンを形成すると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。
【００６６】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除く。これにより、図７（Ｂ）に示すように、合わせマーク形成領域に溝状のアライメントマーク３０が形成されると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホール３４が形成される。なお、本第４の実施の形態では、ビアホール３４の直径寸法をＷ１としたとき、アライメントマーク３０の直径寸法Ｗ２は、Ｗ１＜Ｗ２＜Ｗ１×２を満たす寸法に決定されている。
【００６７】
次に、エッチングにより最上層のレジスト膜１８ａを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図７（Ｃ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。なお、埋め込み材料２２は、好ましくは、Ｗ１の厚さとなるように成膜すると良い。
【００６８】
本第４の実施の形態では、アライメントマーク３０の直径寸法Ｗ２は、Ｗ１＜Ｗ２＜Ｗ１×２を満たす寸法としているため、Ｗ１の厚さとなるように成膜した場合、ビアホール３４領域よりも薄くなり、アライメントマーク３０の直径Ｗ２がビアホール３４の直径Ｗ１より大きく、かつ、ビアホール３４の直径Ｗ１の２倍の寸法よりも小さいことから、アライメントマーク３０領域の埋め込み材料２２は、アライメントマーク３０の直径寸法Ｗ２からビアホール３４の直径Ｗ１を引いた分だけビアホール３４領域よりも約Ｗ１程度以下窪んだ凹状になる。
【００６９】
その後、最上層の埋め込み材料２２をエッチ・バック処理により取り除き、埋め込み材料２２をビアホール３４内にに残しプラグ２４とする。このときアライメントマーク３０内には、埋め込み材料２２が残存してプラグが形成されて第１配線１４の保護層として働くこととなる。
【００７０】
プラグ２４の形成後、リソグラフィ技術とエッチングによって第２配線２６を形成することにより、図７（Ｄ）に示すように、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００７１】
このように、第４の実施の形態では、スルーホール内にプラグを形成する際に、合わせマーク内にも埋め込み材料２２が残存するように合わせマークの直径寸法を決定している。そのため、スルーホール内にプラグを形成した後に合わせマークの底面に第１配線１４が露出することなく、残存した埋め込み材料２２が保護層として働いて、第１配線１４が空気中の水分と残留塩素等のエッチングガスに含まれる成分等と反応することがなく、格子の部分が明瞭な高品質なアライメントマーク３０となる。よってアライメントマーク３０の底面に副生成物が生成されてアライメントマーク３０の信頼性が損なわれるのを防ぐことができ、次の第２配線２６の形成時にアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００７２】
また、第４の実施の形態では、アライメントマーク３０の形成時にアライメントマーク３０の寸法を制御するだけで、合わせマーク内にも埋め込み材料２２を残存させるようにしているため、特別な製造工程を加える必要が無く、第１配線１４の保護層を形成ためのコストが余計に掛からないという利点もある。
【００７３】
なお、以上説明した第１の実施の形態から第４の実施の形態では、アライメントマーク３０として格子状の凹型溝形状マークを適用した場合について説明したが、本発明は格子状マークに限らず、棒形状、ドット形状、十字形状及び三角形状など等、重ね合わせ位置検出マークとして適用可能な全てのマークに適用可能である。また、凹型構成のアライメントマークに限らず、凸型構成の合わせマークに同様に適用できる。
【００７４】
また、以上説明した第１の実施の形態から第４の実施の形態では、リソグラフィ工程における重ね合わせ露光に利用する重ね合わせ位置検出マークとしてのアライメントマークについて説明したが、同様な構造を持つその他のアライメントマークにも適用可能である。
【００７５】
【発明の効果】
以上説明したように本発明によれば、パターンの処理中に重ね合わせ位置検出マーク上に副生成物が形成されることがなく、信頼性の高い重ね合わせ位置検出マークが得られる、という効果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の一例を示す工程図である。
【図２】 アライメントマークのパターンの一例を示す上面図である。
【図３】 図１の工程で形成したアライメントマークのパターンの上面図である。
【図４】 図４（Ａ）はウエハの一部領域を示す概略上面図であり、図４（Ｂ）は図４（Ａ）に示したアライメントマーク形成領域の拡大説明図である。
【図５】 本発明の第２の実施の形態の一例を示す工程図である。
【図６】 本発明の第３の実施の形態の一例を示す工程図である。
【図７】 本発明の第４の実施の形態の一例を示す工程図である。
【図８】 従来の工程で形成したアライメントマークのパターンの上面図である。
【図９】 図８に示したアライメントマークのパターン部分のの拡大図である。
【図１０】 従来の第１の実施の形態の一例を示す工程図である。
【符号の説明】
１０ ウエハ
１２ 第１層間絶縁層
１４ 第１配線
１６ 第２層間絶縁層
１８ａ 、１８ｂ レジスト膜
２０ 中間層
２２ 埋め込み材料
２４ プラグ
２６ 第２配線
３０ アライメントマーク
３４ ビアホール
４０ デバイス形成領域
４２ スクライブライン
４４ａ〜４４ｎ アライメントマーク形成領域
【発明の属する技術分野】
本発明は、重ね合わせ位置検出マークの製造方法にかかり、特に、集積回路パターンの製造時に上層のパターンと下層のパターンとを重ね合わせるための重ね合わせ位置検出マークの製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置(以下、ＬＳＩと称する。)の製造工程には、ＬＳＩ基板(以下、ウエハと称する)上にＬＳＩ素子を形成するために所望の材料よりなる材料膜を形成する成膜工程と、集積回路パターン(以下、回路パターンと称する。)を感光性高分子膜(以下、レジスト膜と称する。)に転写してレジストパターンを形成するリソグラフィ工程と、レジストパターンを阻止膜としてレジスト膜より下層にある材料膜を喰刻加工するエッチング工程などがある。
【０００３】
ＬＳＩは、成膜工程、リソグラフィ工程、及びエッチング工程を組み合わせて必要な回数繰り返し行うことで複数のパターン形成層を積層形成することにより、立体的に製造される。
【０００４】
一般に、リソグラフィ工程では、露光光線を通過させるガラス基板などの材料上に、露光光線に対して遮光性を有するクロム等の材料よりなる回路パターン膜を設けた原版(以下、マスクと称する。) が用いられる。マスクに形成された回路パターン膜のパターン（以下、マスクパターンと称する。）を、反射又は投影光学系によって等倍、或いは縮小して、レジスト膜に結像することにより、レジストを露光して、レジスト膜をマスクパターン状に感光させることにより、レジストパターンを形成し、このレジストパターンに基づいてレジスト膜の下層に形成された層をパターン加工する。
【０００５】
ＬＳＩの製造では、ＬＳＩ素子を構成する回路パターンを複数積層して立体的なＬＳＩ素子を構成するが、リソグラフィ工程において、既に加工形成されているウエハ上の回路パターンと、これから露光により生成する回路パターンとの相対的な位置を高精度に合致させるように位置合わせを行うことはＬＳＩの性能を大きく作用するため、必要不可欠である。
【０００６】
リソグラフィ工程では、既に加工形成されているウエハ上の回路パターンと、これから露光及び現像により形成する回路パターンとの相対的な位置を高精度に合致させるために、マスクとウエハとの相対位置合わせを精度よく行うことがなされている。
【０００７】
この相対位置合わせは、マスク側とウエハ側との両方に形成した重ね合わせ位置検出マーク(アライメントマーク)を用いてなされる。マスク側のアライメントマークはマスクパターンの一部として構成されており、一般に、露光装置には、これら２つのアライメントマークを検出して相対位置を計測する位置計測手段と、マスクとウエハとをそれぞれ所望の位置に移動させる移動手段とが設けられており、露光前に、位置計測手段がこれら２つのアライメントマークを検出して相対位置を計測した結果に基づき、移動手段がマスク及びウエハの少なくとも一方を移動させることで、ウエハ上に形成したアライメントマークと、マスクに形成されたアライメントマークとを精度よく合致させる。
【０００８】
このとき、前回の露光及び現像により形成されたパターンと、このパターンの下層のパターンとの相対位置ずれ量が露光時の位置合わせの補正情報としてフィードバックされており、これにより、マスクとウエハとの相対位置合わせをより高精度に行うことが可能となっている。
【０００９】
この位置合わせの補正情報は、レジストパターンの一部として形成したレジストマークと、レジストパターンの下層パターンを形成したときにパターンの一部として形成した基準マークとの２種類のマークの測定によって得られる。
【００１０】
ここで、一例として、配線層の製造工程におけるリソグラフィ工程で利用するアライメントマークについて説明する。配線層は、ＬＳＩの主要な構成要素であるが、この製造工程は、第１配線層の上層に層間絶縁層を形成し、この層間絶縁層に第１配線層と、層間絶縁層の上層に設ける第２配線層とを電気的に接続する接続孔(以下、ビアホールと称す。)を形成してから、層間絶縁層の上層に第２配線層を形成するという一連の工程である。
【００１１】
この工程においては、特に、第２配線層と層間絶縁層に形成したビアホールとを高精度に位置合わせする必要があるので、第２配線層の下層の層間絶縁層の形成時に層間絶縁層にアライメントマークを形成することが望ましい。
【００１２】
そのようなアライメントマークとしては、種々の形状のものを適用できるが、例えば、図８に示すパターン形状のアライメントマークを適用する場合について説明する。なお、図８に示したアライメントマークは溝の底面に下層の配線パターンの上面が露出するように形成した溝を複数並列して組み合わせた構成である。
【００１３】
まず、第１配線層の上層に一様に形成した層間絶縁層にビアホールを形成する際に、ビアホールの形成と同時にアライメントマークを形成する。このアライメントマークはビアホールや配線や回路などのＬＳＩを構成するパターンが形成されるデバイス領域以外に形成される。
【００１４】
次に、アライメントマークが形成された層間絶縁層の上層に、上層の配線パターンを形成する導電性材料よりなる膜と、例えば、約３００ｎｍから約２０００ｎｍ程度の膜厚のレジスト膜とを全面一様に形成する。
【００１５】
その後、配線パターンが形成されたマスクを用いて、マスクに形成されたアライメントマークと、層間絶縁層に形成したアライメントマークとを検出してマスクとウエハとの相対位置ずれ量を計測して、その結果を移動手段に出力することで、移動手段に相対位置ずれ量をなくすようにマスク及びウエハとを相対的に移動させることで２つのアライメントマークの高精度な位置合わせ行う。なお、層間絶縁層に形成したアライメントマークの検出は、層間絶縁層表面とアライメントマークを構成する溝の底面との段差とを検出することにより行っている。
【００１６】
【発明が解決しようとする課題】
しかしながら、アライメントマークはビアホールや配線や回路などのＬＳＩを構成するデバイスパターンと同じ層に形成されるため、デバイスパターンの処理中にアライメントマーク上に副生成物が形成されてしまうことがあり(図９参照)、これがアライメントマークの形状を変え、アライメントマークの信頼性を劣らせるという問題が生じている。
【００１７】
例えば、上層の配線パターンと下層の配線パターンとを電気的に接続するビアホール内に導電性材料を埋め込む場合について説明する。まず、図１０（Ａ）に示すように、ウエハ５０と絶縁するためのＳｉＯ2等から形成される第１層間絶縁層５２上に、第１配線５４、第２層間絶縁層５６を順に形成した後、全面にレジストを塗布してレジスト膜５８を形成する。
【００１８】
次に、図１０（Ｂ）に示すように、リソグラフィ工程と、エッチング工程によって第２層間絶縁層５６のＬＳＩ素子形成領域にビアホール６０を形成すると共に、第２層間絶縁層５６のアライメントマーク形成領域に溝状のアライメントマーク６２を形成する。なお、アライメントマーク形成領域とはデバイスパターン形成領域外の所定領域である。
【００１９】
その後、レジスト膜５８を除去してから、図１０（Ｃ）に示すように、例えば、タングステン、ポリシリコン、またはこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料よりなる導電膜５７を、ビアホールが埋め込まれるように全面均一に成膜する。一般に、ビアホール６０は、０．５μｍ以下程度であり、アライメントマーク６２の幅Ｗは約１μｍから約数μｍ程度であり、アライメントマーク６２はビアホールよりも大きいので、アライメントマーク６２領域は埋め込み材料により完全には埋め込まれず溝状のままとなる。
【００２０】
埋め込み材料の成膜後、埋め込み材料をエッチバックによって取り除いてビアホール内のみに埋め込み材料を残してプラグ５９とする。このとき、例えば、配線材料にアルミニウムが含まれており、エッチングガスに塩素が含まれている場合などのように、配線材料とエッチングガスとの組合わせによっては、アライメントマーク６２の低部に露出する配線材料に含まれる成分とエッチングガスに含まれる成分、または、配線材料に含まれる成分とエッチングガスに含まれる成分及びウエハが置かれた環境の空気中の成分とが反応してアライメントマーク６２の底部に副生成物７０を生成してしまう場合がある。この副生成物は、ゲル状に体積が膨張したものであるため、形、大きさ数の一様性が全く無く、一様な処理によって排除するのが難しい。
【００２１】
このような副生成物７０は、異物として顕在化してしまい、図９に示すように、アライメントマーク形状を変えるので、重ね合わせ位置を検出するためのマークとしてのアライメントマークの信頼性が損なわれるという不具合がある。
【００２２】
以上のことから本発明は、パターンの処理中に重ね合わせ位置検出マーク位置に副生成物が形成されることがなく、信頼性の高い重ね合わせ位置検出マークの製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の第１の態様の重ね合わせ位置検出マークの製造方法は、第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域を削って第２の重ね合わせ位置検出マークを生成し、該第２の重ね合わせ位置検出マークに対して前記第２の重ね合わせ位置検出マークを埋め込む厚さであって３００ｎｍ〜２０００ｎｍの厚さのレジストを形成してから、前記第１の重ね合わせ位置検出マークを用いて、第２のパターン層のパターン形成領域に所定のパターンを形成し、その後、前記レジストを除去して前記第２の重ね合わせ位置検出マークを露出させることを特徴とする。
【００２４】
この第１の態様の重ね合わせ位置検出マークの製造方法では、該第２の重ね合わせ位置検出マークに対して保護層としてのレジストを設けているため、第２の重ね合わせ位置検出マークの底部に第１のパターン層が露出していても、第２のパターン層のパターン形成時には保護層としてのレジストにより被覆された状態となっているので、副生成物を生成するなどの第１のパターン層が露出することによる不具合を解消することができる。
【００２５】
例えば、第１のパターン層を導電性材料よりなる配線層、第２のパターン層が絶縁性材料よりなる層間絶縁膜としての絶縁層とした場合、第２のパターン層を部分的にエッチングなどにより削って第１のパターン層の表面を露出させて重ね合わせ位置検出マークとした後、少なくともこの重ね合わせ位置検出マークに対して保護層としてのレジストを設けてから、第２のパターン層の回路形成領域にパターンを形成する。そのため、例えば、第２のパターン層の回路形成時にエッチバックを行って、エッチバック後に残留するエッチングガスと第１のパターン層とが反応して副生成物を生成するなどの第１のパターン層が露出することによる不具合が生じるのを回避できる。
【００２６】
この第１の態様の重ね合わせ位置検出マークの製造方法では、前記第２の重ね合わせ位置検出マークを埋め込む厚さのレジストを形成し、前記第２のパターン層のパターン形成領域に所定のパターンを形成した後、レジストを除去して前記第２の重ね合わせ位置検出マークを露出させることにより、第２のパターン層のパターン形成領域に所定のパターンを形成するときだけレジストを一時的な保護層として適用することにより比較的容易に形成することができる。
【００２７】
また、本発明の第２の態様の重ね合わせ位置検出マークの製造方法は、第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域を削ると共に第２のパターン層を２００ｎｍ残量させて第２の重ね合わせ位置検出マークを生成してから、前記第１の重ね合わせ位置検出マークを用いて、第２のパターン層のパターン形成領域に所定のパターンを形成することを特徴とする。
このように、第２のパターン層を削って前記第２の重ね合わせ位置検出マークを生成する際に、第２のパターン層を残量させて保護層として適用するようにできる。この場合、保護層を形成するための材料が不要であり、また、第２のパターン層の削り方を変更するだけで保護層を形成できるので、コストを抑えることができると共に、製造工程も増やすことがないので好ましい。
【００２８】
また、本発明の第３の態様の重ね合わせ位置検出マークの製造方法は、第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域に第２の重ね合わせ位置検出マークと、第２のパターン層のパターン形成領域に所定のパターンとを形成し、その際に、前記第２の重ね合わせ位置検出マークの直径寸法Ｗｍと、前記第２のパターン層に形成する所定のパターンの直径寸法Ｗｖとが、以下の（１）式を満たすようにし、その後、前記所定のパターンを埋め込むように埋め込み材料を全面に形成し、その後、前記埋め込み材料をエッチバック処理し、エッチバック処理時に前記第２の重ね合わせ位置検出マーク内に前記埋め込み材料が残存することを特徴とする。
Ｗｖ＜Ｗｍ＜Ｗｖ×２ …（１）式
【００２９】
すなわち、重ね合わせ位置検出マークの直径寸法Ｗｍが、回路形成領域に形成する所定のパターンの直径寸法Ｗｖよりも大きい寸法で、かつ、回路形成領域に形成する所定のパターンの直径寸法Ｗｖの２倍よりも小さい寸法とすることにより、所定のパターンの直径寸法Ｗｖに埋め込み材料を埋め込む処理を行う際に、全面に埋め込み材料を成膜してエッチバックにより表面から取り除いても、重ね合わせ位置検出マーク内には前記埋め込み材料が少なくともＷｖは残存する。この残存した埋め込み材料が重ね合わせ位置検出マークの保護層として働くこととなる。
【００３０】
これにより、例えば、第２のパターン層の回路形成時にエッチバックを行って、エッチバック後に残留するエッチングガスと第１のパターン層とが反応して副生成物を生成するなどの第１のパターン層が露出することによる不具合が生じるのを回避できる。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の第１の実施の形態から第４の実施の形態について説明する。
【００３２】
（第１の実施の形態）
図４（Ａ）にはウエハの一部領域が示されている。デバイス形成領域４０の周囲には個々のデバイスに分割する際の切断領域であるスクライブライン４２が形成されている。このスクライブライン４２の一部は、デバイス製造時には上下の層の位置合わせを行うための合わせマークとしてのアライメントマークが形成されるアライメントマーク形成領域４４となっている。
【００３３】
アライメントマーク形成領域４４は、図４（Ｂ）に示すように複数に分割されており、各々の分割領域はそれぞれデバイスを構成する各層に対応している。以下、アライメントマークの形成とデバイスパターンの形成について説明する。
【００３４】
第１の実施の形態では、図１（Ｆ）に示すように、第２層間絶縁層１６の上層と下層とに設けた第１配線１４と第２配線２６とを、第２層間絶縁層１６に形成したビアホール３４に金属を埋め込んで形成したプラグ２４を介して電気的に接続する構成について説明する。
【００３５】
まず、ＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎ程度以上の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００３６】
次に、リソグラフィ技術によってレジスト膜１８ａのアライメントマーク形成領域４４ｂにアライメントマーク３０のパターンを露光する。このときの露光位置の位置合わせは、前工程で下層のパターンを形成したときに下層パターンと同じ層で、かつ、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて行う。なお、本第１の実施の形態では、アライメントマーク３０として図２に示すような格子状パターンとする。
【００３７】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をアライメントマーク３０のパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除き、図１（Ａ）に示すように、アライメントマーク３０を形成する。
【００３８】
次に、エッチングによりレジスト膜１８ａを取り除き、図１（Ｂ）に示すように、全面に、例えば、酸化ケイ素又は窒化ケイ素などの絶縁性材料からなる中間層２０を、２００ｎｍ程度の膜厚となるように成膜する。
【００３９】
その後、さらに、全面にレジストを塗付してレジスト膜１８ｂを形成する。このとき、アライメントマーク３０はレジストに埋め込まれる。
【００４０】
次に、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて、リソグラフィ技術とエッチングによってレジスト膜１８ｂのＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、中間層２０の表面をパターンに合わせて露出させる。さらに、露出させた中間層２０部分をエッチングによって取り除き、第２層間絶縁層１６の表面をパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除き、図１（Ｃ）に示すように、ビアホール３４を形成する。
【００４１】
その後、エッチングによりレジスト膜１８ｂを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図１（Ｄ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。なお、アライメントマーク３０の幅は1μｍから数μｍ程度であるのに対し、パターンを微細化した集積度の高いＬＳＩのビアホール３４の径は一般的に０．５μｍ程度以下であるので、ビアホール３４が埋め込まれる条件では、アライメントマーク３０は埋め込まれない。
【００４２】
その後、その他の部分の埋め込み材料２２をエッチ・バック処理により取り除き、図１（Ｅ）に示すように、埋め込み材料２２をビアホール３４内のみに残しプラグ２４とする。プラグ２４の形成後、図１（Ｆ）に示すように、第２配線２６を形成することにより、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００４３】
なお、プラグ２４形成時のエッチ・バック処理において、アライメントマーク３０の底部に形成された埋め込み材料２２は完全に除去されるが、埋め込み材料２２の下層には、中間層２０が設けられているため、この中間層２０が第１配線１４の保護層の役目を果たし、第１配線１４が露出することがないのでエッチングガスと第１配線１４とが反応することがないので、アライメントマーク３０の底面に副生成物が生成されることがない。したがって、図３に示すように、格子の部分が明瞭な高品質なアライメントマーク３０となる。従って、次に層を形成する際に、このアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００４４】
（第２の実施の形態）
第２の実施の形態では、上述した第１の実施の形態と同様に、図５（Ｅ）に示すように、第２層間絶縁層１６の上層と下層とに設けた第１配線１４と第２配線２６とを、第２層間絶縁層１６に形成したビアホール３４に金属を埋め込んで形成したプラグ２４を介して電気的に接続する構成について説明する。なお、第１の実施の形態と同様な個所は同様な符号を付して説明は省略する。
【００４５】
まず、ウエハ１０の表面にＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎ程度以上の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００４６】
次に、リソグラフィ技術によってレジスト膜１８ａの合わせマーク形成領域にアライメントマーク３０のパターンを形成すると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。アライメントマーク形成領域４４ｂにアライメントマーク３０のパターンを露光する。このときの露光位置の位置合わせは、前工程で下層のパターンを形成したときに下層パターンと同じ層で、かつ、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて行う。
【００４７】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除く。これにより、図５（Ａ）に示すように、合わせマーク形成領域に溝状のアライメントマーク３０が形成されると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホール３４が形成される。なお、アライメントマーク３０とビアホール３４との配置関係は予め決定されている。勿論、この配置関係はＬＳＩの設計上の都合などに応じて適宜変更できるものである。
【００４８】
次に、エッチングにより最上層のレジスト膜１８ａを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図５（Ｂ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。
【００４９】
さらに、全面にレジスト膜１８ｂを塗付してレジスト膜１８ｂを形成し、リソグラフィ技術によってＬＳＩ素子形成領域のみを露光（又はＬＳＩ素子形成領域以外を露光）した後、現像によってレジスト膜１８ｂの露光領域（又は非露光領域）を取り除いて、図５（Ｃ）に示すように、第２層間絶縁層１６のＬＳＩ素子形成領域表面を露出させる。
【００５０】
その後、露出されたＬＳＩ素子形成領域表面の埋め込み材料２２をエッチ・バック処理により取り除き、図５（Ｄ）に示すように、埋め込み材料２２をビアホール３４内のみに残しプラグ２４とする。
【００５１】
プラグ２４の形成後、レジスト膜１８ｂを除去してから、リソグラフィ技術とエッチングによって第２配線２６を形成することにより、図５（Ｅ）に示すように、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００５２】
このように第２の実施の形態では、ＬＳＩ素子形成領域表面の埋め込み材料２２のエッチ・バック処理時に、合わせマークをレジストにより被覆した状態として、エッチングガスと接触しないように保護しているため、空気中の水分と、合わせマークの底面に露出する配線又は例えば、アルミニウム等の配線に含まれる金属と、例えば、残留塩素等のエッチングガスに含まれる成分とが反応することがなく、格子の部分が明瞭な高品質なアライメントマーク３０となる。よってアライメントマーク３０の底面に副生成物が生成されてアライメントマーク３０の信頼性が損なわれるのを防ぐことができ、次の第２配線２６の形成時にアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００５３】
（第３の実施の形態）
第３の実施の形態では、上述した第１の実施の形態と同様に、図６（Ｅ）に示すように、第２層間絶縁層１６の上層と下層とに設けた第１配線１４と第２配線２６とを、第２層間絶縁層１６に形成したビアホール３４に金属を埋め込んで形成したプラグ２４を介して電気的に接続する構成について説明する。なお、第１の実施の形態と同様な個所は同様な符号を付して説明は省略する。
【００５４】
まず、ＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎｍ程度以下の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００５５】
次に、リソグラフィ技術によってレジスト膜１８ａのアライメントマーク形成領域４４ｂにアライメントマーク３０のパターンを露光する。このときの露光位置の位置合わせは、前工程で下層のパターンを形成したときに下層パターンと同じ層で、かつ、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて行う。
【００５６】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をアライメントマーク３０のパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除く。この際、エッチング時間を制御して、図６（Ａ）に示すように、アライメントマーク３０の底部に第２層間絶縁層１６が、例えば、２００ｎｍ程度残存する状態のときにエッチングを終了する。
【００５７】
次に、エッチングによりレジスト膜１８ａを取り除き、再び、全面にレジストを３００ｎｍ程度以上２０００ｎｍ程度以下の膜厚となるように塗布してレジスト膜１８ｂを形成する。この際、アライメントマーク３０はレジスト膜１８ｂにより埋め込まれる。
【００５８】
そのため、アライメントマーク形成領域４４ａに形成したアライメントマーク３０を用いて、リソグラフィ技術とエッチングによってレジスト膜１８ｂのＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。その後、現像によってレジスト膜１８ｂの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面を露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除き、図６（Ｂ）に示すように、ビアホール３４を形成する。
【００５９】
次に、エッチングにより最上層のレジスト膜１８ｂを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図６（Ｃ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。
【００６０】
その後、最上層の埋め込み材料２２をエッチ・バック処理により取り除き、図６（Ｄ）に示すように、埋め込み材料２２をビアホール３４内のみに残しプラグ２４とする。プラグ２４の形成後、リソグラフィ技術とエッチングによって第２配線２６を形成することにより、図６（Ｅ）に示すように、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００６１】
このように第３の実施の形態では、アライメントマーク３０を形成する際のエッチング時に、第１配線１４が露出しないように第２層間絶縁層１６を若干残してエッチングを終了しているため、この残した第２層間絶縁層１６が第１配線１４の保護層として働くため、第１配線１４が空気中の水分と残留塩素等のエッチングガスに含まれる成分等と反応することがなく、格子の部分が明瞭な高品質なアライメントマーク３０となる。よってアライメントマーク３０の底面に副生成物が生成されてアライメントマーク３０の信頼性が損なわれるのを防ぐことができ、次の第２配線２６の形成時にアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００６２】
さらに、第３の実施の形態では、第２層間絶縁層１６のエッチング時間を制御するだけで第１配線１４の保護層を形成できるので、特別な製造工程を加える必要が無く、第１配線１４の保護層を形成ためのコストが余計に掛からないという利点もある。
【００６３】
（第４の実施の形態）
第４の実施の形態では、上述した第１の実施の形態と同様に層間絶縁層の上層と下層とに設ける第１配線と第２配線とを層間絶縁層に形成したビアホールを介して電気的に接続する構成を形成する場合について説明する。なお、第１の実施の形態と同様な個所は同様な符号を付して説明は省略する。
【００６４】
第４の実施の形態では、まず、図７（Ａ）に示すように、ウエハ１０の表面にＳｉＯ2等から形成される第１層間絶縁層１２、第１配線１４、第２層間絶縁層１６を順に形成した後、全面にレジストを３００ｎｍ程度以上２０００ｎｍ程度以下の膜厚となるように塗布してレジスト膜１８ａを形成する。
【００６５】
次に、リソグラフィ技術によってレジスト膜１８ａの合わせマーク形成領域にアライメントマーク３０のパターンを形成すると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホールパターンを形成する。
【００６６】
その後、現像によってレジスト膜１８ａの非露光領域（又は露光領域）を取り除いて、第２層間絶縁層１６の表面をパターンに合わせて露出させる。さらに、露出させた第２層間絶縁層１６部分をエッチングによって取り除く。これにより、図７（Ｂ）に示すように、合わせマーク形成領域に溝状のアライメントマーク３０が形成されると共に、ＬＳＩ素子形成領域の予め定めた位置にビアホール３４が形成される。なお、本第４の実施の形態では、ビアホール３４の直径寸法をＷ１としたとき、アライメントマーク３０の直径寸法Ｗ２は、Ｗ１＜Ｗ２＜Ｗ１×２を満たす寸法に決定されている。
【００６７】
次に、エッチングにより最上層のレジスト膜１８ａを取り除き、例えば、タングステン、ポリシリコン、又はこれらとの積層構造を持つ金属などの導電性を有する埋め込み材料２２を、図７（Ｃ）に示すように、ビアホール３４が十分に埋め込まれる膜厚分全面に成膜する。なお、埋め込み材料２２は、好ましくは、Ｗ１の厚さとなるように成膜すると良い。
【００６８】
本第４の実施の形態では、アライメントマーク３０の直径寸法Ｗ２は、Ｗ１＜Ｗ２＜Ｗ１×２を満たす寸法としているため、Ｗ１の厚さとなるように成膜した場合、ビアホール３４領域よりも薄くなり、アライメントマーク３０の直径Ｗ２がビアホール３４の直径Ｗ１より大きく、かつ、ビアホール３４の直径Ｗ１の２倍の寸法よりも小さいことから、アライメントマーク３０領域の埋め込み材料２２は、アライメントマーク３０の直径寸法Ｗ２からビアホール３４の直径Ｗ１を引いた分だけビアホール３４領域よりも約Ｗ１程度以下窪んだ凹状になる。
【００６９】
その後、最上層の埋め込み材料２２をエッチ・バック処理により取り除き、埋め込み材料２２をビアホール３４内にに残しプラグ２４とする。このときアライメントマーク３０内には、埋め込み材料２２が残存してプラグが形成されて第１配線１４の保護層として働くこととなる。
【００７０】
プラグ２４の形成後、リソグラフィ技術とエッチングによって第２配線２６を形成することにより、図７（Ｄ）に示すように、第１配線１４と第２配線２６とをプラグ２４を介して電気的に接続した多層配線構造とする。
【００７１】
このように、第４の実施の形態では、スルーホール内にプラグを形成する際に、合わせマーク内にも埋め込み材料２２が残存するように合わせマークの直径寸法を決定している。そのため、スルーホール内にプラグを形成した後に合わせマークの底面に第１配線１４が露出することなく、残存した埋め込み材料２２が保護層として働いて、第１配線１４が空気中の水分と残留塩素等のエッチングガスに含まれる成分等と反応することがなく、格子の部分が明瞭な高品質なアライメントマーク３０となる。よってアライメントマーク３０の底面に副生成物が生成されてアライメントマーク３０の信頼性が損なわれるのを防ぐことができ、次の第２配線２６の形成時にアライメントマーク３０を用いて高精度に位置合わせを行うことができる。
【００７２】
また、第４の実施の形態では、アライメントマーク３０の形成時にアライメントマーク３０の寸法を制御するだけで、合わせマーク内にも埋め込み材料２２を残存させるようにしているため、特別な製造工程を加える必要が無く、第１配線１４の保護層を形成ためのコストが余計に掛からないという利点もある。
【００７３】
なお、以上説明した第１の実施の形態から第４の実施の形態では、アライメントマーク３０として格子状の凹型溝形状マークを適用した場合について説明したが、本発明は格子状マークに限らず、棒形状、ドット形状、十字形状及び三角形状など等、重ね合わせ位置検出マークとして適用可能な全てのマークに適用可能である。また、凹型構成のアライメントマークに限らず、凸型構成の合わせマークに同様に適用できる。
【００７４】
また、以上説明した第１の実施の形態から第４の実施の形態では、リソグラフィ工程における重ね合わせ露光に利用する重ね合わせ位置検出マークとしてのアライメントマークについて説明したが、同様な構造を持つその他のアライメントマークにも適用可能である。
【００７５】
【発明の効果】
以上説明したように本発明によれば、パターンの処理中に重ね合わせ位置検出マーク上に副生成物が形成されることがなく、信頼性の高い重ね合わせ位置検出マークが得られる、という効果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の一例を示す工程図である。
【図２】 アライメントマークのパターンの一例を示す上面図である。
【図３】 図１の工程で形成したアライメントマークのパターンの上面図である。
【図４】 図４（Ａ）はウエハの一部領域を示す概略上面図であり、図４（Ｂ）は図４（Ａ）に示したアライメントマーク形成領域の拡大説明図である。
【図５】 本発明の第２の実施の形態の一例を示す工程図である。
【図６】 本発明の第３の実施の形態の一例を示す工程図である。
【図７】 本発明の第４の実施の形態の一例を示す工程図である。
【図８】 従来の工程で形成したアライメントマークのパターンの上面図である。
【図９】 図８に示したアライメントマークのパターン部分のの拡大図である。
【図１０】 従来の第１の実施の形態の一例を示す工程図である。
【符号の説明】
１０ ウエハ
１２ 第１層間絶縁層
１４ 第１配線
１６ 第２層間絶縁層
１８ａ 、１８ｂ レジスト膜
２０ 中間層
２２ 埋め込み材料
２４ プラグ
２６ 第２配線
３０ アライメントマーク
３４ ビアホール
４０ デバイス形成領域
４２ スクライブライン
４４ａ〜４４ｎ アライメントマーク形成領域
Claims (3)
- 第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、
第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域を削って第２の重ね合わせ位置検出マークを生成し、該第２の重ね合わせ位置検出マークに対して前記第２の重ね合わせ位置検出マークを埋め込む厚さであって３００ｎｍ〜２０００ｎｍの厚さのレジストを形成してから、前記第１の重ね合わせ位置検出マークを用いて、第２のパターン層のパターン形成領域に所定のパターンを形成し、その後、前記レジストを除去して前記第２の重ね合わせ位置検出マークを露出させることを特徴とする重ね合わせ位置検出マークの製造方法。 - 第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、
第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域を削ると共に第２のパターン層を２００ｎｍ残量させて第２の重ね合わせ位置検出マークを生成してから、前記第１の重ね合わせ位置検出マークを用いて、第２のパターン層のパターン形成領域に所定のパターンを形成することを特徴とする重ね合わせ位置検出マークの製造方法。 - 第１のパターン層と第２のパターン層とを積層形成する際に、前記第１のパターン層のパターンと第２のパターン層のパターンとを所定の配置で重ね合わせるために用いる重ね合わせ位置検出マークの製造方法であって、
第１のパターン層の形成時に第１のパターン層の所定領域に形成された第１の重ね合わせ位置検出マークを用いて、第２のパターン層の所定領域に第２の重ね合わせ位置検出マークと、第２のパターン層のパターン形成領域に所定のパターンとを形成し、その際に、前記第２の重ね合わせ位置検出マークの直径寸法Ｗｍと、前記第２のパターン層に形成する所定のパターンの直径寸法Ｗｖとが、以下の（１）式を満たすようにし、その後、前記所定のパターンを埋め込むように埋め込み材料を全面に形成し、その後、前記埋め込み材料をエッチバック処理し、エッチバック処理時に前記第２の重ね合わせ位置検出マーク内に前記埋め込み材料が残存することを特徴とする重ね合わせ位置検出マークの製造方法。
Ｗｖ＜Ｗｍ＜Ｗｖ×２ …（１）式
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001167240A JP4680424B2 (ja) | 2001-06-01 | 2001-06-01 | 重ね合わせ位置検出マークの製造方法 |
| US10/034,108 US6601314B2 (en) | 2001-06-01 | 2002-01-03 | Method of manufacturing alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001167240A JP4680424B2 (ja) | 2001-06-01 | 2001-06-01 | 重ね合わせ位置検出マークの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002367876A JP2002367876A (ja) | 2002-12-20 |
| JP4680424B2 true JP4680424B2 (ja) | 2011-05-11 |
Family
ID=19009653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001167240A Expired - Fee Related JP4680424B2 (ja) | 2001-06-01 | 2001-06-01 | 重ね合わせ位置検出マークの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6601314B2 (ja) |
| JP (1) | JP4680424B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW531776B (en) * | 2002-03-21 | 2003-05-11 | Nanya Technology Corp | Metal pad structure suitable for connection pad and inspection pad |
| JP4159887B2 (ja) * | 2003-01-10 | 2008-10-01 | 株式会社ルネサステクノロジ | 重ね合わせ検査工程を備えた半導体装置の製造方法 |
| US7247952B2 (en) * | 2003-10-30 | 2007-07-24 | Hewlett-Packard Development Company, L.P. | Optical targets |
| US20060138681A1 (en) * | 2004-12-27 | 2006-06-29 | Asml Netherlands B.V. | Substrate and lithography process using the same |
| KR100946023B1 (ko) | 2008-06-02 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 정렬키 및 이의 형성 방법 |
| JP5126370B2 (ja) * | 2008-12-16 | 2013-01-23 | 株式会社村田製作所 | 回路モジュール |
| US8360539B2 (en) * | 2010-02-26 | 2013-01-29 | Electrolux Home Products, Inc. | Drawer assembly |
| US8896136B2 (en) | 2010-06-30 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark and method of formation |
| CN113517311B (zh) * | 2021-04-12 | 2023-06-06 | 长江先进存储产业创新中心有限责任公司 | 一种三维相变存储器的制备方法及三维相变存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239921A (ja) * | 1988-03-22 | 1989-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0340415A (ja) * | 1989-04-05 | 1991-02-21 | Oki Electric Ind Co Ltd | アライメントマーク及びアライメントマーク形成方法 |
| JPH0997827A (ja) * | 1995-09-28 | 1997-04-08 | Sharp Corp | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3929135A (en) * | 1974-12-20 | 1975-12-30 | Procter & Gamble | Absorptive structure having tapered capillaries |
| CA1191439A (en) * | 1982-12-02 | 1985-08-06 | Cornelius M.F. Vrouenraets | Flexible layered product |
| US4591523A (en) * | 1985-05-31 | 1986-05-27 | The Procter & Gamble Company | Apertured macroscopically expanded three-dimensional polymeric web exhibiting breatheability and resistance to fluid transmission |
| US4637819A (en) * | 1985-05-31 | 1987-01-20 | The Procter & Gamble Company | Macroscopically expanded three-dimensional polymeric web for transmitting both dynamically deposited and statically contacted fluids from one surface to the other |
| NL8702422A (nl) * | 1987-10-12 | 1989-05-01 | Akzo Nv | Absorberend hygienisch produkt. |
| SE9100525D0 (sv) * | 1991-02-22 | 1991-02-22 | Inpipe Sweden Ab | Laminat |
| IT1270356B (it) * | 1993-05-17 | 1997-05-05 | P & G Spa | Composizione adesiva, relativi procedimenti ed impiego |
| US5532053A (en) * | 1994-03-01 | 1996-07-02 | W. R. Grace & Co.-Conn. | High moisture transmission medical film |
| US5447783A (en) * | 1995-01-26 | 1995-09-05 | E. I. Du Pont De Nemours And Company | Vapor-permeable, water resistant multicomponent film structure |
| US5966613A (en) * | 1997-09-08 | 1999-10-12 | Lsi Corporation | Consistent alignment mark profiles on semiconductor wafers using metal organic chemical vapor deposition titanium nitride protective |
| TW393725B (en) * | 1998-10-22 | 2000-06-11 | United Microelectronics Corp | Reproduction method of the alignment mark in the shallow trench isolation process |
| KR100318270B1 (ko) * | 1999-12-16 | 2001-12-24 | 박종섭 | 반도체 소자의 오버레이 버어니어 형성방법 |
| JP3415551B2 (ja) * | 2000-03-27 | 2003-06-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6440816B1 (en) * | 2001-01-30 | 2002-08-27 | Agere Systems Guardian Corp. | Alignment mark fabrication process to limit accumulation of errors in level to level overlay |
-
2001
- 2001-06-01 JP JP2001167240A patent/JP4680424B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-03 US US10/034,108 patent/US6601314B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239921A (ja) * | 1988-03-22 | 1989-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0340415A (ja) * | 1989-04-05 | 1991-02-21 | Oki Electric Ind Co Ltd | アライメントマーク及びアライメントマーク形成方法 |
| JPH0997827A (ja) * | 1995-09-28 | 1997-04-08 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020178600A1 (en) | 2002-12-05 |
| US6601314B2 (en) | 2003-08-05 |
| JP2002367876A (ja) | 2002-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7795105B2 (en) | Method for producing an integrated circuit assembly with an auxiliary indentation, particularly with aligning marks, and an integrated circuit arrangement | |
| US8241838B2 (en) | Method of manufacturing semiconductor device | |
| JP4537124B2 (ja) | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 | |
| JP4680424B2 (ja) | 重ね合わせ位置検出マークの製造方法 | |
| JP2001274063A (ja) | 半導体装置の製造方法 | |
| JP5833855B2 (ja) | オーバーレイバーニアマスクパターンとその形成方法、並びにオーバーレイバーニアパターンを含む半導体素子とその形成方法 | |
| US7459798B2 (en) | Overlay mark | |
| TW444271B (en) | Method for manufacturing semiconductor device | |
| JP4373874B2 (ja) | 半導体装置、半導体基板 | |
| KR20020066937A (ko) | 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼 | |
| KR100577308B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100849358B1 (ko) | 반도체 소자의 정렬키 제조방법 | |
| US6448147B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP4397248B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008205122A (ja) | 半導体装置およびその製造方法 | |
| JP2004273612A (ja) | 半導体装置及びその製造方法、フォトマスク | |
| JP2002025888A (ja) | アライメントマークおよびその形成方法、並びに半導体装置の製造方法 | |
| JP2748029B2 (ja) | 位置合わせマーク作成方法 | |
| JP4342202B2 (ja) | アライメントマークの形成方法およびそれを用いた半導体装置の製造方法 | |
| JP2010272629A (ja) | 重ね合わせ測定マーク及びパターン形成方法 | |
| JP4159887B2 (ja) | 重ね合わせ検査工程を備えた半導体装置の製造方法 | |
| JP4022009B2 (ja) | ホトマスクのアライメント方法 | |
| JPH1167620A (ja) | アライメントマークを有する半導体装置 | |
| JP3017179B1 (ja) | 半導体集積回路装置及びその製造方法並びにマスク | |
| JPH07135162A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080201 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100802 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110203 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4680424 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |