KR20020066937A - 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼 - Google Patents

반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼 Download PDF

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Abstract

소정의 레티클을 이용하여 순차적으로 노광광을 네가티브 레지스트에 조사(샷(shot))한다. 네가티브 레지스트에서는, 노광광이 조사된 영역이 레지스트 패턴으로서 남겨진다. 웨이퍼 외주 영역 P에서는, 노광광은 네가티브 레지스트에 조사되지 않는다. 그 후, 현상 처리를 실시하는 것에 의해 네가티브 레지스트 패턴을 형성하고, 이것을 마스크로 해서 제 1 도전층에 에칭을 실시함으로써, 제 1 금속 배선층(11a)을 형성한다. 웨이퍼 외주 영역 P에서는 레지스트 패턴이 형성되어 있지 않으므로, 제 1 도전층은 남지 않게 된다. 이것에 의해, 웨이퍼의 다이싱시에 도전층의 비산(飛散)이 억제되는 반도체 장치가 얻어진다.

Description

반도체 장치의 제조 방법 및 그것에 이용되는 레티클과 웨이퍼{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AS WELL AS RETICLE AND WAFER USED THEREIN}
본 발명은 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과 웨이퍼에 관한 것으로, 특히, 어셈블리에 있어서의 다이싱시에 도전층의 절단에 의해 발생하는 파티클이 비산(飛散)되지 않는 반도체 장치의 제조 방법과, 그 제조 방법의 노광 공정에 이용되는 레티클 및 그러한 제조 방법에 의해서 패터닝이 실시된 웨이퍼에 관한 것이다.
사진 제판 기술을 이용하여 웨이퍼에 패턴을 형성하는 종래 방법에 대해서 설명한다. 사진 제판에서는 소정의 패턴을 레지스트에 전사하기 위해서 레티클이 이용된다. 도 29에 도시하는 바와 같이, 레티클(120)에는 제품 칩을 형성하기 위한 복수의 칩 패턴 영역(121)이 형성되어 있다.
또한, 복수의 칩 패턴 영역(121)을 구획하기 위한 다이싱 라인 패턴영역(122)이 형성되어 있다. 또한, 레티클(120)의 외연(外緣)을 따라 외주(外周) 다이싱 라인 패턴 영역(123, 124)이 형성되어 있다.
다이싱 라인 패턴 영역(122)에는, 예를 들면 얼라인먼트를 맞추기 위한 마크나 전기적 특성을 테스트하기 위한 TEG(Test Element Group)가 배치된다. 이들 다이싱 라인 패턴 영역(122) 및 외주 다이싱 라인 패턴 영역(123, 124)에 의해, 웨이퍼에는 복수의 제품 칩을 각각 떼어 내기 위해 필요한 다이싱 라인 영역이 패터닝된다.
웨이퍼에 있어서의 다이싱 라인 영역의 폭은 다이싱에 이용되는 커터 날의 폭이나 다이싱시의 커터 날의 위치 등의 편차를 고려하면, 최저라도 수십 ㎛(예를 들면, 60㎛ 정도)의 폭이 필요하게 된다.
그런데, 외주 다이싱 라인 패턴 영역(123, 124)의 폭에는 웨이퍼면내에 있어서의 다이싱 라인 영역이 차지하는 비율(점유율)을 작게 하기 위해 크게 2종류의 폭이 설정되어 있다. 이 경우, 이웃하는 2변의 외연에 위치하는 외주 다이싱 라인 패턴 영역(123a, 123b)의 폭은 다른 이웃하는 2변의 외연에 위치하는 외주 다이싱 라인 패턴 영역(124a, 124b)의 폭보다도 짧게 설정되어 있다. 예를 들면, 외주 다이싱 라인 패턴 영역(123a)의 폭은 수 ㎛이다.
다음에, 이러한 레티클(120)을 이용한 사진 제판에 있어서의 노광 공정에 대하여 설명한다. 레티클(120)은 노광 장치에 장착되고, 노광광이 레티클(120)을 거쳐서 웨이퍼상에 형성된 레지스트에 순차적으로 조사(샷(shot))된다.
1회의 샷에 의해, 웨이퍼상에는 레티클(120)에 대응한 패턴이 전사된다. 이것에 의해, 도 30에 도시하는 바와 같이, 레티클(120)에 있어서의 외주 다이싱 라인 패턴 영역(123a) 부분은 폭 Xc를 갖는 다이싱 라인 영역(223a)으로 된다. 외주 다이싱 라인 패턴 영역(123b) 부분은 폭 Yc를 갖는 다이싱 라인 영역(223b)으로 된다. 외주 다이싱 라인 패턴 영역(124a) 부분은 폭 Ya를 갖는 다이싱 라인 영역(224a)으로 된다. 외주 다이싱 라인 패턴 영역(124b) 부분은 폭 Xa를 갖는 다이싱 라인 영역(224b)으로 된다. 다이싱 라인 패턴 영역(122a) 부분은 폭 Xb를 갖는 다이싱 라인 영역(222a)으로 된다. 다이싱 라인 패턴 영역(122b)의 부분은 폭 Yb를 갖는 다이싱 라인 영역(222b)으로 된다.
다음에, 도 30에 도시하는 바와 같이, 1회의 샷에 있어서의 다이싱 라인 영역(223a)의 외연에 대하여, 레티클(120)의 외주 다이싱 라인 패턴 영역(124b)에 대응하는 다이싱 라인 영역(224b)의 외연이 대략 일치하는 위치에 있어서 다음의 샷이 행해진다.
이 때, 특히 1회의 샷에 의해 형성되는 다이싱 라인 영역(223a)의 폭과 다음의 샷에 의해 형성되는 다이싱 라인 영역(224b)의 폭을 합친 폭이 폭 Xb와 대략 동일하게 되도록, 레티클(120)에 있어서의 외주 다이싱 패턴 영역의 폭이 설정되어 있다.
다음의 샷과 그 다음의 샷에 있어서도 마찬가지의 위치 관계를 기초로 노광된다. 또, 도 30에서는 X 방향만을 도시하고 있지만, Y 방향에 대해서도 마찬가지의 위치 관계를 기초로 노광이 실행된다. 또한, 1회의 샷에 의해 칩 형성 영역이 부분적으로만 형성되어 있는 웨이퍼의 외주 영역은 노광 처리가 실시되지 않는다.
이렇게 해서, 웨이퍼상에 순차적으로 노광광을 조사함으로써, 도 31에 도시하는 바와 같이, 웨이퍼(101)에는 칩 형성 영역(102)과 다이싱 라인 영역이 형성된다. 종래의 노광 공정은 상기한 바와 같이 실행되고 있었다.
그러나, 상술한 레티클(120)을 이용한 노광 방법에서는 이하에 나타낸 바와 같은 문제가 있었다. 웨이퍼상에 칩 패턴을 전사할 때, 도 30에 도시하는 바와 같이, 1회의 샷에 있어서의 다이싱 라인 패턴 영역(223a)의 외연에 대하여, 레티클(120)의 외주 다이싱 라인 패턴 영역(124b)에 대응하는 다이싱 라인 영역(224b)의 외연이 대략 일치하는 위치 관계를 기초로 다음의 샷이 행해진다.
이 때문에, 예를 들면 도 31에 도시된 X 방향의 최후의 칩 형성 영역(102a)과 웨이퍼 외주 영역 P 사이에는 외주 다이싱 라인 패턴 영역(123a)에만 대응하는 영역이 전사되게 된다. Y 방향의 최후의 칩 형성 영역(102b)에 대해서도 마찬가지이다.
또한, 상술한 바와 같이, 웨이퍼 외주 영역 P는 칩 형성 영역의 전체를 형성할 수 없기 때문에, 웨이퍼 외주 영역 P에는 노광 처리가 실시되지 않아 패터닝되지 않는 레지스트가 남겨지게 된다.
이러한 노광 처리에 근거하여 소정의 에칭 처리를 실시하면, 도 32에 도시하는 바와 같이, 칩 형성 영역 C(102a)와 웨이퍼 외주 영역 P 사이에는 외주 다이싱 라인 패턴 영역(123a)에만 대응한 다이싱 라인 영역 D(223a)가 형성된다.
그리고, 웨이퍼 외주 영역 P에서는 각 공정에 있어서 형성된 막이 패터닝이 실시되지 않고 그 상태로 남겨진다.
상술한 바와 같이, 일반적으로 다이싱 라인 영역의 폭으로서는 수십 ㎛의 폭이 필요하게 된다. 그런데, 도 32에 도시하는 바와 같이 최외주에 위치하는 칩 패턴 영역 C(102a)와 웨이퍼 외주 영역 P 사이에 형성되는 다이싱 라인 영역 D(223a)의 폭은 수 ㎛ 정도이다.
다이싱 라인 영역 D는 다이싱을 위해 필요로 되는 충분한 폭을 갖고 형성되어 있지 않다. 이 때문에, 실제의 어셈블리 공정에 있어서의 다이싱에 있어서는 화살표(116)로 나타내는 바와 같이 실질적으로 웨이퍼 외주 영역 P를 다이싱하게 된다.
한편, 웨이퍼 외주 영역 P에서는 각 공정에 있어서 형성된 막이 그대로 남아 있다. 이들 막중에는 배선을 형성하기 위한 알루미늄 등의 도전성막(111, 113)이 포함되어 있다. 이 때문에, 이 웨이퍼 외주 영역 P를 다이싱하면 도전성막(111, 113)도 다이싱하게 되어, 도전성막(111, 113)의 절단에 의한 파티클이 발생하게 된다.
도전성막(111, 113)의 절단에 의한 파티클이 포함된 상태에서 어셈블리 공정에 있어서 와이어 본딩이 실행되면, 비산한 도전성막(111, 113)의 절단시의 파티클에 의해 와이어끼리가 전기적으로 단락해 버리는 일이 있었다. 이 때문에, 양품의 칩이 불량의 칩으로 되어 버려, 제품의 양품률을 떨어뜨리는 요인으로 되었다.
또한, 다이싱의 커터날을 손상시켜, 커터의 수명을 짧게 하는 원인으로 되어있었다.
이러한 문제에 대하여, 웨이퍼 외주 영역도 포함해서 웨이퍼의 전면에 패턴을 전사하는 방법도 고려된다. 그런데, 웨이퍼에는, 도 31에 도시하는 바와 같이, 웨이퍼를 식별하기 위한 웨이퍼 인식용 인자(103)가 새겨져 있다. 이 웨이퍼 인식용 인자(1031)는 레이저 블로(blow)에 의해 웨이퍼의 표면에 요철을 마련함으로써 형성된다.
이 때문에, 웨이퍼의 전면(全面)에 패턴을 전사하고자 하면, 웨이퍼 인식용 인자(103)의 부분에도 패턴이 형성되게 되어, 예를 들면 반도체 제조 장치에 웨이퍼를 소팅하는 경우나, 웨이퍼 테스트(WT)나 어셈블리 공정 등에 있어서 웨이퍼 인식용 인자(103)를 판독할 수 없어 웨이퍼를 식별할 수 없게 되는 문제점이 발생하였다.
또한, 웨이퍼의 전면에 패턴이 형성되면, 특히 웨이퍼 외주 영역에 형성되는 패턴이 용이하게 벗겨지기 쉽고, 벗겨진 패턴이 웨이퍼상에 부착되는 것 등에 의해 양품률의 저하를 야기시키는 요인으로 되어 있었다.
또한, 노광 장치(스테퍼 장치)의 블라인드 기능을 이용하여, 레티클에 있어서의 다이싱 라인 패턴의 영역을 덮음으로써, 이 영역에 대한 패턴을 웨이퍼상에 형성시키지 않는 방법도 고려된다.
그런데, 이 경우에는 웨이퍼에 있어서의 샷 위치에 따라 블라인드의 위치를 조정할 필요가 생겨, 스루풋이 저하하게 되었다.
이와 같이, 상술한 문제에 대하여 어느 하나라도 유효한 해결 방법은 없었다.
또한, 웨이퍼에 형성된 칩 형성 영역끼리를 다이싱에 의해 절단할 때에도, 다이싱 영역에 형성된 도전성의 정렬 마크 등의 마크류의 절단에 의한 파티클이 비산하여 와이어끼리가 전기적으로 단락하는 경우가 있었다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로서, 하나의 목적은 웨이퍼의 다이싱시에 도전성막의 비산이 억제되는 반도체 장치의 제조 방법을 제공하는 것이다. 다른 목적은 그와 같은 반도체 장치의 제조 방법에 이용되는 레티클을 제공하는 것이다. 또다른 목적은 그와 같은 반도체 장치의 제조 방법에 의해서 얻어지는 웨이퍼를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는, 도 6에 나타내는 단면선 V-V에 있어서의 단면도,
도 2는 동일 실시예에 있어서, 도 1에 도시한 공정후에 실행되는 공정을 나타내는 단면도,
도 3은 동일 실시예에 있어서, 도 2에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 4는 동일 실시예에 있어서, 도 3에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 5는 동일 실시예에 있어서, 도 4에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 6은 동일 실시예에 있어서, 웨이퍼에 형성되는 칩 형성 영역과 다이싱 라인 영역을 도시하는 평면도,
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 이용되는 레티클의 일 평면도,
도 8은 동일 실시예에 있어서, 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 9는 동일 실시예에 있어서, 도 8에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 10은 동일 실시예에 있어서, 웨이퍼에 형성되는 칩 형성 영역과 다이싱 라인 영역을 도시하는 평면도,
도 11은 동일 실시예에 있어서, 도 9에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 12는 동일 실시예에 있어서, 도 11에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 13은 동일 실시예에 있어서, 도 6에 도시한 단면선 V-V에 대응하는 단면도,
도 14는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 이용되는 레티클의 일 평면도,
도 15는 동일 실시예에 있어서, 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도,
도 16은 동일 실시예에 있어서, 도 15에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 17은 동일 실시예에 있어서, 웨이퍼에 형성되는 칩 형성 영역과 다이싱 라인 영역을 도시하는 평면도,
도 18은 동일 실시예에 있어서, 도 16에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 19는 동일 실시예에 있어서, 도 18에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 20은 동일 실시예에 있어서, 도 6에 도시한 단면선 V-V에 대응하는 단면도,
도 21은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 의해서 형성되는 웨이퍼에 형성되는 칩 형성 영역과 다이싱 라인 영역을 도시하는 평면도,
도 22는 동일 실시예에 있어서, 반도체 장치의 제조 방법의 일 공정을 나타내는, 도 21에 도시된 단면선 XXII-XXII에 있어서의 단면도,
도 23은 동일 실시예에 있어서, 도 22에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 24는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법의 일 공정을 나타내는, 도 25에 도시한 단면선 XXIV-XXIV에 있어서의 단면도,
도 25는 동일 실시예에 있어서, 칩 형성 영역과 더미 레티클에 의한 패턴의 위치 관계를 도시하는 평면도,
도 26은 동일 실시예에 있어서, 도 24에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 27은 동일 실시예에 있어서, 도 26에 도시한 공정 후에 실행되는 공정을 나타내는 단면도,
도 28은 본 발명의 실시예 6에 따른 웨이퍼에 형성된 칩 형성 영역 및 다이싱 라인 영역을 도시하는 일 평면도,
도 29는 종래의 레티클을 도시하는 하나의 평면도,
도 30은 도 29에 도시한 레티클을 이용한 반도체 장치의 제조 방법의 일 공정을 나타내는 평면도,
도 31은 도 30에 도시한 공정 후에 실행되는 공정을 나타내는 웨이퍼의 평면도,
도 32는 도 31에 도시한 단면선 XXXII-XXXII에 있어서의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판(웨이퍼)1a : 노치
2 : 칩 형성 영역3 : 웨이퍼 인식용 인자
4 : 더미 샷10, 12, 25, 28 : 층간 절연막
11 : 제 1 도전층11a : 제 1 금속 배선층
13 : 제 2 도전층13a : 제 2 금속 배선층
14, 15 : 플러그17 : 네가티브 레지스트
17a : 레지스트 패턴18 :칩 패턴 영역
20, 30, 40 : 레티클
23a, 23b, 24a, 24b : 외주 다이싱 라인 패턴 영역
21a, 21b : 다이싱 라인 패턴 영역
22 : 영역(2중 노광 영역)
31a, 31b, 32a, 32b : 외주 다이싱 라인 패턴 영역
33a, 33b : 다이싱 라인 패턴 영역
26 : 도전층26a : 금속 배선층
27 : 레지스트35 : 다이싱 라인 영역
41 : 더미 레티클45 : 패드 전극
본 발명의 하나의 국면에 있어서의 반도체 장치의 제조 방법은, 반도체 기판으로서의 웨이퍼상에 도전층을 형성하는 공정, 레지스트 도포 공정, 노광 공정, 현상 공정 및 도전 영역을 형성하는 공정을 갖고 있다. 레지스트 도포 공정에서는 도전층상에 레지스트가 도포된다. 노광 공정에서는 웨이퍼에 있어서 반도체 칩을 각각 형성하기 위한 복수의 칩 형성 영역에 위치하는 레지스트에 대하여, 소정의 레티클을 거쳐서 노광광이 순차적으로 조사된다. 현상 공정에서는, 노광 공정후에, 레지스트에 현상 처리를 실시하는 것에 의해, 도전층을 패터닝하기 위한 레지스트 패턴이 형성된다. 도전 영역은 레지스트 패턴을 마스크로 해서 도전층에 에칭을 실시함으로써 형성된다. 노광 공정은 복수의 칩 형성 영역중 최외주에 위치하는 칩 형성 영역보다 외측의 영역에서 마련되는, 다이싱에 의해 절단되는 영역에 대하여 레지스트가 남지 않도록 소정의 처리를 실시하는 공정을 구비하고 있다.
이 제조 방법에 따르면, 노광 공정에 있어서, 최외주에 위치하는 칩 형성 영역보다 외측의 영역에서 마련되는 다이싱에 의해 절단되는 영역에 대하여 레지스트가 남지 않도록 소정의 처리가 실시된다. 이것에 의해, 도전층에 에칭을 실시함으로써, 도전 영역을 형성할 때에 다이싱에 의해 절단되는 영역에서는 도전층이 제거된다. 그 결과, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층의 절단에 의한 파티클이 비산되는 일은 없어져, 어셈블리 공정에 있어서의 와이어 본딩시에 와이어끼리가 전기적으로 단락하는 것을 억제할 수 있다.
바람직하게는, 레지스트 도포 공정에서는 레지스트로서 네가티브 레지스트가 이용되고, 노광 공정에 있어서의 소정의 처리로서 최외주에 위치하는 칩 형성 영역보다 외측의 영역에는, 노광광은 조사되지 않는다.
이것에 의해, 최외주에 위치하는 칩 형성 영역보다 외측의 영역에서는 도전층은 남지 않게 된다. 그 결과, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층의 절단에 의한 파티클이 비산되는 것을 확실하게 방지할 수 있다.
또한, 바람직하게는, 노광 공정에 있어서의 소정의 처리로서, 복수의 칩 형성 영역에 위치하는 레지스트에 노광광이 순차적으로 조사된 후에, 최외주에 위치하는 칩 형성 영역과 그의 최외주에 위치하는 칩 형성 영역의 외측의 영역 경계를 따라서 노광광의 스폿이 조사된다.
이것에 의해, 다이싱에 의해 절단되는 영역에는 레지스트 패턴이 형성되지않고 도전층이 제거된다. 그 결과, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층의 절단에 의해 발생하는 파티클이 비산하는 것을 방지할 수 있다.
더욱 바람직하게는, 노광 공정에 있어서의 소정의 처리로서, 최외주에 위치하는 칩 형성 영역보다 외측의 영역에 대해서는 패턴이 형성되어 있지 않은 더미의 레티클을 이용하여 노광이 행해진다.
이것에 의해, 최외주에 위치하는 칩 형성 영역보다도 외측의 영역에서는 도전층은 남지 않게 된다. 그 결과, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층의 절단에 의해 발생하는 파티클이 비산하는 것을 확실하게 방지할 수 있다.
바람직하게는, 노광 공정에 있어서의 소정의 처리로서, 다이싱에 의해 절단되어야 할 영역을 확보하는데 필요한 패턴 폭을 갖는 외주 다이싱 라인 패턴 영역이 외연을 따라 형성된 레티클을 소정의 레티클로서 이용하고, 그 레티클을 이용하여 순차적으로 노광할 때에, 1회의 노광과 그 노광의 다음에 행해지는 노광에 있어서 외주 다이싱 라인 패턴 영역이 적어도 부분적으로 평면적으로 중첩되는 위치에서 노광된다.
이것에 의해, 복수의 칩 형성 영역을 소정의 간격을 두고 배치할 수 있고, 또한 최외주에 위치하는 칩 형성 영역보다도 외측의 영역에 있어서 마련되는 다이싱에 의해 절단되는 영역에 외주 다이싱 라인 패턴 영역에 대응하는 영역이 형성된다. 이 대응하는 영역에서는, 도전층은 에칭에 의해 제거되고, 또한 이 대응하는 영역이 다이싱에 의해 절단되어야 할 영역을 확보하는데 필요한 폭을 가짐으로써, 다이싱에 의해 절단되는 영역으로서 이 대응하는 영역을 다이싱할 때에 도전층의절단에 의해 발생하는 파티클이 비산하는 일은 없다.
또한 바람직하게는, 노광 공정에서는, 레티클에 있어서 외주 다이싱 라인 패턴 영역은 실질적으로 동일한 폭을 갖고 형성되며, 1회의 노광과 그 노광 다음에 실행되는 노광에 있어서 외주 다이싱 라인 패턴 영역이 평면적으로 거의 완전하게 중첩되는 위치에서 노광된다.
이 경우에는, 외주 다이싱 라인 패턴 영역에 대응하는 영역으로서 폭이 더 넓은 영역을 확보할 수 있어, 다이싱에 의해 절단되는 영역으로서 이 대응하는 영역을 다이싱할 때에 도전층의 절단에 의해 발생하는 파티클이 비산되는 것을 더욱 확실하게 방지할 수 있다.
더욱 바람직하게는, 그의 외주 다이싱 라인 패턴 영역에서는 실질적인 패턴은 형성되어 있지 않다.
이것에 의해, 예를 들면 도전층으로 이루어지는 얼라인먼트 마크 등의 마크류의 패턴도 형성되지 않으므로, 다이싱시에 그와 같은 패턴의 절단에 의한 파티클이 비산되는 일은 없어진다.
본 발명의 다른 국면에 있어서의 레티클은 사진 제판에 이용되는 레티클로서, 외연을 따라 형성되고, 한 번의 노광에 의해 다이싱에 의해 절단되는 영역을 확보하는데 필요한 패턴 폭이 얻어지는 외주 다이싱 라인 패턴 영역을 구비하고 있다.
이 레티클은 본 발명의 반도체 장치의 제조 방법에 이용되는 레티클이다. 이 구조에 의하면, 상술한 바와 같이, 다이싱에 의해 절단되는 영역에는, 도전층은남지 않으므로, 다이싱시에 도전층의 절단에 의해 발생하는 파티클이 비산되는 일은 없어진다.
바람직하게는, 반도체 장치를 형성하기 위한 복수의 칩 패턴 영역을 구비하고, 복수의 칩 패턴 영역은 서로 다이싱 라인 패턴 영역에 의해서 구획되고, 다이싱 라인 패턴 영역의 폭과 외주 다이싱 라인 패턴 영역의 폭은 실질적으로 동일한 폭이다.
이것에 의해, 상술한 바와 같이, 다이싱에 의해 절단되는 영역의 폭이 넓어져, 다이싱할 때에 도전층의 절단에 의해 발생하는 파티클이 비산되는 것을 더 확실하게 방지할 수 있다.
본 발명의 또다른 국면에 있어서의 제 1 웨이퍼는, 반도체 장치를 형성하기 위한 복수의 칩 형성 영역과 다이싱에 의해 절단되는 영역을 구비하고 있다. 복수의 칩 형성 영역은 웨이퍼 표면에 형성되고, 다이싱 라인 영역에 의해서 서로 구획되어 있다. 다이싱에 의해 절단되는 영역은 복수의 칩 형성 영역중 최외주에 위치하는 칩 형성 영역보다도 외측의 영역에서 형성되어 있다. 그리고, 적어도 그 다이싱에 의해 절단되는 영역에는 실질적인 도전 영역은 마련되어 있지 않고 실질적으로 절연층만이 위치되어 있다.
이 웨이퍼는 본 발명의 반도체 장치의 제조 방법에 의해서 얻어지는 웨이퍼이다. 이 구조에 의하면, 다이싱에 의해 절단되는 영역에는, 실질적인 도전 영역은 마련되어 있지 않다. 그 결과, 이 영역을 다이싱할 때에 도전 영역의 절단에 의해 발생하는 파티클이 비산하는 일이 없어, 와이어 본딩시에 와이어끼리가 전기적으로 단락하는 것을 방지할 수 있다.
바람직하게는, 최외주에 위치하는 칩 형성 영역보다도 외측의 영역에는 실질적으로 절연층만이 위치하고 있다.
이것에 의해, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전 영역의 절단에 의해 발생하는 파티클이 비산되는 것을 확실하게 방지할 수 있다.
본 발명의 또다른 국면에 있어서의 제 2 웨이퍼는, 반도체 장치를 형성하기 위한 복수의 칩 형성 영역과, 복수의 패드 전극과, 도전 영역을 구비하고 있다. 반도체 장치를 형성하기 위한 복수의 칩 형성 영역은 웨이퍼 표면에 형성되고, 다이싱 라인 영역에 의해서 서로 구획되어 있다. 복수의 패드 전극은 칩 형성 영역에 형성되고, 소정의 간격을 두고 배치되어 있다. 도전 영역은 다이싱 라인 영역에 형성되어 있다. 그리고, 그 도전 영역의 크기는 소정의 간격보다도 작다.
이 구조에 의하면, 복수의 칩 형성 영역 사이에 마련된 다이싱 라인 영역을 다이싱할 때에, 그 다이싱 라인 영역에 마련된 도전 영역의 절단에 의해 발생하는 파티클이 비산되게 되지만, 그 도전 영역의 크기가 패드 전극간의 간격보다 짧음으로써, 그 파티클에 의해서 이웃하는 패드 전극에 본딩되는 와이어끼리가 전기적으로 단락되는 것을 방지할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
본 발명의 실시예 1에 따른 반도체 장치의 제조 방법과 그 제조 방법에 의해서 얻어지는 웨이퍼에 대하여 설명한다. 이 방법에서는 금속 배선층의 사진 제판에 있어서 네가티브 레지스트를 이용한다. 여기서 설명하는 각 공정의 단면 구조는 도 6에 나타내는 단면선 V-V에 대응하는 단면 구조를 도시한다.
우선, 도 1에 도시하는 바와 같이, 실리콘 기판(웨이퍼)(1)상에, 예를 들면 CVD법에 의해 층간 절연막(10)을 형성한다. 그 층간 절연막(10)에 실리콘 기판(1)의 표면을 노출시키는 콘택트 홀(10a)을 형성한다. 그 콘택트 홀(10a)에 플러그(14)를 형성한다. 층간 절연막(10)상에, 예를 들면 스퍼터법에 의해 알루미늄 등의 제 1 도전층(11)을 형성한다. 그 제 1 도전층(11)상에 레지스트로서 네가티브 레지스트(17)를 도포 형성한다.
다음에, 도 2에 도시하는 바와 같이, 제 1 도전층(11)을 패터닝하기 위한 소정의 레티클(20)을 이용하여, 순차적으로 노광광을 네가티브 레지스트(17)에 조사(샷)한다. 네가티브 레지스트(17)에서는 노광광이 조사된 영역이 레지스트 패턴으로서 남겨진다.
칩 형성 영역을 부분적으로 밖에 확보할 수 없는 웨이퍼 외주 영역 P에서는, 사진 제판 처리는 실행되지 않는다. 즉, 웨이퍼 외주 영역 P에서는 노광광은 네가티브 레지스트(17)에 조사되지 않는다. 또, 레티클과 실리콘 기판(1) 사이에는, 특별히 도시되어 있지 않지만, 노광 장치의 렌즈(광학계)가 배치되어 있다.
그 후, 도 3에 도시하는 바와 같이, 현상 처리를 실시하는 것에 의해 네가티브 레지스트 패턴(17a)을 형성한다. 그 레지스트 패턴(17a)을 마스크로 해서 제 1 도전층(11)에 이방성 에칭을 실시함으로써, 제 1 금속 배선층(11a)을 형성한다. 이 때, 웨이퍼 외주 영역 P에서는 레지스트 패턴이 형성되어 있지 않으므로, 제 1 도전층(11)에 에칭이 실시되어, 제 1 도전층(11)은 남지 않게 된다.
다음에, 도 4에 도시하는 바와 같이, 제 1 금속 배선층(11a)을 덮도록 층간 절연막(10)상에 층간 절연막(12)을 더 형성한다. 그 층간 절연막(12)에 제 1 금속 배선층(11a)의 표면을 노출시키는 콘택트 홀(12a)을 형성한다. 그 콘택트 홀(12a)에 플러그(15)를 형성한다. 층간 절연막(12)상에, 예를 들면 스퍼터법에 의해 알루미늄 등의 제 2 도전층(13)을 형성한다.
그 제 2 도전층(13)에 관해서도, 제 1 도전층(11)의 경우와 마찬가지로, 네가티브 레지스트를 이용하여 사진 제판 처리를 실시하는 것에 의해, 도 5에 도시하는 바와 같이 제 2 금속 배선층(13a)을 형성한다. 이 공정에 있어서도, 네가티브 레지스트를 이용함으로써, 웨이퍼 외주 영역 P에서는 에칭이 실시되어, 제 2 도전층(13)은 남지 않게 된다. 이렇게 해서, 도 6에 도시하는 바와 같이 웨이퍼(1)에 칩 형성 영역(2)과 다이싱 영역이 형성된다.
또, 도 6에 도시하는 바와 같이, 웨이퍼(1)에는 결정축(結晶軸)의 방향을 나타내기 위한 노치(notch)(1a)가 마련되어 있다. 또한, 웨이퍼(1)에는 웨이퍼를 식별하기 위한 웨이퍼 인식용 인자(3)가 새겨져 있다.
상술한 제조 방법에 의하면, 예를 들면 레티클(20)로서 도 29에 도시하는 바와 같은 종래의 레티클(120)을 이용한 경우와 같이, 도 6에 나타내는 X 방향의 최후의 칩 형성 영역(2a)과 외주 영역 P 사이에 형성되는 레티클(120)의 외주 다이싱 라인 패턴 영역(123a)에 대응하는 영역 D1의 폭이 다이싱에는 충분한 폭을 갖지 않으며, 실질적으로 웨이퍼 외주 영역 P를 다이싱하지 않으면 안되는 경우라도 다이싱에 의해 절단되는 영역에는 제 1 및 제 2 도전층(11, 13)이 남겨져 있지 않으므로, 다이싱시에 제 1 및 제 2 도전층(11, 13)의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
이 점에 대해서 좀더 상세하게 설명한다. 상술한 바와 같이, 칩 형성 영역(2a)보다 외측의 웨이퍼 외주 영역 P에서는 노광광이 조사되지 않으므로, 네가티브 레지스트를 이용함으로써, 웨이퍼 외주 영역 P에는 네가티브 레지스트가 남지 않게 된다. 이 때문에, 도 5에 도시하는 바와 같이 웨이퍼 외주 영역 P에서는 에칭이 실시되어 제 1 도전층(11) 또는 제 2 도전층(13)은 남지 않게 된다. 또, 도 6에 나타내는 Y 방향의 최후의 칩 형성 영역(2b)과 외주 영역 P에 대해서도 마찬가지이다.
이것에 의해, 다이싱에 의해 절단되는 영역으로서 화살표(16)로 도시하는 바와 같이 웨이퍼 외주 영역 P도 다이싱하지 않으면 안되는 경우라도, 외주 영역 P에는 제 1 도전층(11) 및 제 2 도전층(13)이 남아 있지 않으므로, 다이싱시에 제 1 도전층(11) 및 제 2 도전층(13)의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
그 결과, 어셈블리 공정에 있어서의 와이어 본딩시에, 비산한 제 1 및 제 2 금속 배선층(11a, 13a)의 절단시의 발생하는 파티클에 의해 와이어끼리가 전기적으로 단락하여 동작 불량을 일으키거나, 불량 칩이 발생하는 것을 방지할 수 있다.
(실시예 2)
실시예 2에서는 노광 공정에 있어서 다이싱 라인에 대응하는 영역을 2중으로 노광하는 방법을 포함하는 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 우선, 이 방법에 이용되는 레티클에 대하여 설명한다. 도 7에 도시하는 바와 같이, 레티클(20)에는 복수의 칩 패턴 영역(18)이 마련되고, 다이싱 라인 패턴 영역(21a, 21b, 23a, 23b, 24a, 24b)에 의해서 구획되어 있다.
이들 다이싱 라인 패턴 영역중, 레티클(20)의 최외주에 위치하는 외주 다이싱 라인 패턴 영역(23a)의 폭은 RXd로, 외주 다이싱 라인 패턴 영역(23b)의 폭은 RYd로, 외주 다이싱 라인 패턴 영역(24a)의 폭은 RYa로, 외주 다이싱 라인 패턴 영역(24b)의 폭은 RXa로 각각 설정되어 있다.
또한, 칩 패턴 영역(18) 사이에 위치하는 다이싱 라인 패턴 영역(21a)의 폭은 RXb로, 다이싱 라인 패턴 영역(21b)의 폭은 RYb로 각각 설정되어 있다.
특히, 이 레티클(20)에 있어서는 다이싱 라인 패턴 영역(21a, 21b)을 포함하며, 외주 다이싱 라인 패턴 영역(23a, 23b, 24a, 24b)의 폭도 웨이퍼에 전사했을 때에 형성되는 영역의 폭이 다이싱에 충분한 폭(수십 ㎛ 이상, 예를 들면 60㎛ 정도)을 갖도록 설정되어 있다.
또한, 이 레티클(20)에 있어서는 상기 각 폭에 대하여 이하의 관계가 성립하도록 설정되어 있다.
RXb<RXa+RXd, RXb≥RXa, RXd
RYb<RYa+RYd, RYb≥RYa, RYd
다음에, 이 레티클(20)을 이용한 반도체 장치의 제조 방법에 대하여 설명한다. 우선 도 8에 도시하는 바와 같이, 실리콘 기판(1)상에 층간 절연막(25)을 형성한다. 그 층간 절연막(25)상에, 예를 들면 스퍼터법에 의해 배선층을 형성하기 위한 도전층(26)을 형성한다. 그 도전층(26)상에 포지티브형의 레지스트(27)를 도포 형성한다.
다음에, 노광 장치에 장착된 레티클(20)을 거쳐서 웨이퍼상에 형성된 레지스트(27)에 노광광을 순차 조사(샷)한다. 이 때, 도 9에 도시하는 바와 같이 1회의 샷과 그 다음의 샷(예를 들면, X 방향)에 있어서, 다음의 샷에 있어서의 레티클(20)의 외주 다이싱 라인 패턴 영역(24b)이 1회의 샷에 있어서의 레티클(20)의 외주 다이싱 라인 패턴 영역(23a)의 일부와 평면적으로 중첩되는 소정의 위치 관계를 기초로 노광이 순차적으로 실행된다.
구체적으로는, 우선 1회의 샷에 있어서, 레티클(20)에 형성된 폭 RXd를 갖는 외주 다이싱 라인 패턴 영역(23a)에 의해서, 웨이퍼에는 폭 Xd를 갖는 영역이 형성(전사)된다.
다음의 샷에 있어서, 레티클(20)에 형성된 폭 RXa를 갖는 외주 다이싱 라인 패턴 영역(24a)에 의해서, 웨이퍼에는 폭 Xa를 갖는 영역이 형성(전사)된다.
또한, 레티클(20)에 형성된 폭 RXb를 갖는 다이싱 라인 패턴 영역(21a)에 의해서, 웨이퍼에는 폭 Xb를 갖는 영역이 형성(전사)된다(도시하지 않음).
이 때, 웨이퍼(실리콘 기판(1))에 대한 레티클(20)의 상대적인 위치 관계로서, 1회의 샷에 있어서 레티클(20)에 형성된 칩 패턴 영역(18a)에 의해 웨이퍼에 형성(전사)되는 칩 형성 영역과, 다음의 샷에 있어서 레티클(20)에 형성된 칩 패턴 영역(18b)에 의해 웨이퍼에 형성(전사)되는 칩 형성 영역과의 사이의 간격이, 레티클(20)에 형성된 다이싱 라인 패턴 영역(21a)에 의해 웨이퍼에 형성(전사)되는 영역의 폭 Xb와 실질적으로 동일하게 되는 위치 관계를 기초로 노광광이 조사된다.
한편, 외주 다이싱 라인 패턴 영역(23a)의 폭 RXd와 외주 다이싱 라인 패턴 영역(24a)의 폭 RXa를 합친 길이는, 상기 식에 나타내는 바와 같이, 다이싱 라인 패턴 영역(21a)의 폭 RXb보다도 길다. 이 때문에, 상기 위치 관계를 얻기 위해서는, 도 9에 도시하는 바와 같이, 외주 다이싱 라인 패턴 영역(24b)이 외주 다이싱 라인 패턴 영역(23a)의 일부와 평면적으로 중첩되는 위치 관계로 설정해야 한다. 이 설명에서는 X 방향에 대하여 실행했지만, Y 방향에 대해서도 마찬가지이다.
이러한 웨이퍼에 대한 레티클의 위치 관계를 기초로 노광광이 웨이퍼에 형성된 레지스트에 순차적으로 조사되어, 도 10에 도시하는 바와 같이, 웨이퍼에는 칩 형성 영역(2)과 다이싱 라인 영역이 형성된다. 도 10에 도시하는 영역(22)은 1회의 샷과 다음의 샷에 있어서 각각 노광광을 조사할 때에, 외주 다이싱 라인 패턴 영역의 일부가 평면적으로 중첩되는 위치 관계를 기초로 조사함으로써, 노광광이 2회 조사(2중 노광)된 영역을 나타낸다.
노광광이 조사된 부분은 포지티브형 레지스트(27)이기 때문에, 레지스트는 남지 않게 된다. 따라서, 현상 처리에 의해, 도 11에 도시하는 바와 같이, 폭 Xb를 갖는 영역 D에 대응하는 부분의 레지스트가 제거되어, 레지스트 패턴(27a)이 형성된다. 그 레지스트 패턴(27a)을 마스크로 해서 도전층(26)에 에칭을 실시함으로써 배선층(26a)을 형성한다. 그 후, 레지스트 패턴(27a)을 제거한다.
다음에, 도 12에 도시하는 바와 같이 배선층(26a)을 덮도록, 예를 들면 CVD 법에 의해 층간 절연막(28)을 형성한다. 이렇게 해서 반도체 장치가 형성된다.
상술한 반도체 장치의 제조 방법에서는, 우선 1회의 샷에 있어서 칩 패턴 영역(18a)에 의해 웨이퍼에 형성되는 칩 형성 영역과, 다음의 샷에 있어서 칩 패턴 영역(18b)에 의해 웨이퍼에 형성되는 칩 형성 영역과의 사이의 간격이, 다이싱 라인 패턴 영역(21a)에 의해 웨이퍼에 형성되는 영역의 폭 Xb와 실질적으로 동일하게 되는 위치 관계를 기초로 노광광이 조사된다.
이것에 의해, 도 12에 도시하는 바와 같이, 1회의 샷에 있어서 칩 패턴 영역(18a)에 의해 웨이퍼에 형성되는 칩 형성 영역과, 다음의 샷에 있어서 칩 패턴 영역(18b)에 의해 웨이퍼에 형성되는 칩 형성 영역과의 사이의 영역 D에는, 도전층(26)은 남지 않는다. 따라서, 양 칩 형성 영역을 다이싱할 때에 도전층(26)의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
그리고, 상술한 바와 같이, 도 7에 도시된 레티클(20)에 형성되는 외주 다이싱 라인 패턴 영역(23a, 23b, 24a, 24b)의 각각의 폭 RXd, RYd, RYa, RXa는 웨이퍼에 외주 다이싱 라인 패턴 영역을 전사했을 때에 형성(패터닝)되는 영역의 폭이 다이싱에 충분한 폭(수십 ㎛ 이상)을 갖도록 설정되어 있다.
이것에 의해, 예를 들면 도 6에 도시되는 최외주에 위치하는 X 방향의 최후의 칩 형성 영역(2a)과 웨이퍼 외주 영역 P 사이에는, 도 13에 도시하는 바와 같이 외주 다이싱 라인 패턴 영역(23a)에 대응하는 영역 D1이 형성(패터닝)되게 된다.
그리고, 칩 형성 영역(2a)보다 외측의 영역에 마련되는 다이싱에 의해 절단되는 영역에는 영역 D1이 위치하게 된다. 이 영역 D1은 다이싱에 충분한 폭(수십 ㎛ 이상)을 갖고 있고, 또한 영역 D1에는 도전층이 남겨져 있지 않다. 따라서, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
이상의 결과, 와이어 본딩시에 비산한 도전층의 절단에 의해 발생하는 파티클에 의해 와이어끼리가 전기적으로 단락하여 동작 불량을 일으키거나, 불량 칩이 발생하는 것을 방지할 수 있다.
또, 상술한 제조 방법에서는, 도 10에 도시하는 바와 같이 2중으로 노광되는 영역(22)이 존재하지만, 이 영역에는 패턴으로서 비교적 치수 사이즈가 큰 패턴을 배치시켜 둠으로써, 2중 노광에 따른 패턴 형성의 불량을 회피할 수 있다.
(실시예 3)
실시예 3에서는 노광 공정에 있어서 다이싱 라인에 대응하는 영역을 2중으로 노광하는 방법을 포함하는 반도체 장치의 제조 방법의 다른 예에 대하여 설명한다. 우선, 이 방법에 이용되는 레티클에 대하여 설명한다.
도 14에 도시하는 바와 같이, 레티클(30)에는 복수의 칩 패턴 영역(18)이 마련되고, 다이싱 라인 패턴 영역(31a, 31b, 32a, 32b, 33a, 33b)에 의해서 구획되어있다. 그리고, X 방향으로 연장되는 다이싱 라인 패턴 영역의 폭은 모두 일정한 폭으로 설정되고, Y 방향으로 연장되는 다이싱 라인 패턴 영역의 폭도 모두 일정한 폭으로 설정되어 있다.
구체적으로는, 다이싱 라인 패턴 영역중, 레티클(30)의 최외주에 위치하는 외주 다이싱 라인 패턴 영역(31a)의 폭, 외주 다이싱 라인 패턴 영역(32b)의 폭 및 칩 패턴 영역(18) 사이에 위치하는 다이싱 라인 패턴 영역(33a)의 폭은 각각 폭 RXb로 설정되어 있다.
외주 다이싱 라인 패턴 영역(31b)의 폭, 외주 다이싱 라인 패턴 영역(32a)의 폭 및 칩 패턴 영역(18) 사이에 위치하는 다이싱 라인 패턴 영역(33b)의 폭은 각각 폭 RYb로 설정되어 있다.
각 폭 RYb, RXb는 웨이퍼에 전사했을 때에 형성되는 영역의 폭이 다이싱에 충분한 폭(수십 ㎛ 이상, 예를 들면 60㎛ 정도)을 갖도록 설정되어 있다.
또한, 외주 다이싱 라인 패턴 영역(31a, 31b, 32a, 32b)에는, 얼라인마크 마크 등의 마크류나 TEG 등의 실질적인 패턴은 배치되어 있지 않다.
다음에, 이 레티클(30)을 이용한 반도체 장치의 제조 방법에 대하여 설명한다. 우선 도 15에 도시하는 바와 같이, 실리콘 기판(1)상에 층간 절연막(25)을 형성한다. 그 층간 절연막(25)상에, 예를 들면 스퍼터법에 의해 배선층을 형성하기 위한 도전층(26)을 형성한다. 그 도전층(26)상에 포지티브형의 레지스트(27)를 도포 형성한다.
다음에, 노광 장치에 장착된 레티클(30)을 거쳐서 웨이퍼상에 형성된 레지스트(27)에 노광광을 순차적으로 조사(샷)한다. 이 때, 도 16에 도시하는 바와 같이, 1회의 샷과 그 다음의 샷(예를 들면, X 방향)에 있어서, 다음의 샷에 있어서의 레티클(30)의 외주 다이싱 라인 패턴 영역(32b)이 1회의 샷에 있어서의 레티클(30)의 외주 다이싱 라인 패턴 영역(31a)의 전체와 평면적으로 중첩되는 소정의 위치 관계를 기초로 노광이 순차적으로 실행된다.
구체적으로는, 우선 1회의 샷에 있어서, 레티클(30)에 형성된 폭 RXb를 갖는 외주 다이싱 라인 패턴 영역(31a)에 의해서, 웨이퍼에는 폭 Xb를 갖는 영역이 형성(전사)된다.
다음의 샷에 있어서, 레티클(30)에 형성된 폭 RXb를 갖는 외주 다이싱 라인 패턴 영역(32b)에 의해서, 웨이퍼에는 폭 Xb를 갖는 영역이 형성(전사)된다.
또한, 레티클(30)에 형성된 폭 RXb를 갖는 다이싱 라인 패턴 영역(33a)에 의해서, 웨이퍼에는 폭 Xb를 갖는 영역이 형성(전사)된다(도시하지 않음).
이 때, 웨이퍼(실리콘 기판(1))에 대한 레티클(20)의 상대적인 위치 관계로서, 1회의 샷에 있어서 레티클(30)에 형성된 칩 패턴 영역(18a)에 의해 웨이퍼에 형성되는 칩 형성 영역과, 다음의 샷에 있어서 레티클(30)에 형성된 칩 패턴 영역(18b)에 의해 웨이퍼에 형성되는 칩 형성 영역과의 간격이, 레티클(20)에 형성된 다이싱 라인 패턴 영역(33a)에 의해 웨이퍼에 형성되는 다이싱 라인 영역의 폭 Xb와 실질적으로 동일하게 되는 위치 관계를 기초로 노광광이 조사된다.
한편, 외주 다이싱 라인 패턴 영역(31a)의 폭 및 외주 다이싱 라인 패턴 영역(32b)의 폭은 모두 폭 RXb이며, 다이싱 라인 패턴 영역(33a)의 폭 RXb와 실질적으로 동일하다. 따라서, 상기 위치 관계를 얻기 위해서는, 도 16에 도시하는 바와 같이, 외주 다이싱 라인 패턴 영역(32b)이 외주 다이싱 라인 패턴 영역(31a)의 전체와 평면적으로 중첩되는 위치 관계로 설정해야 한다. 이 설명에서는 X 방향에 대하여 실행했지만, Y 방향에 대해서도 마찬가지이다.
이렇게 해서, 노광광이 웨이퍼에 형성된 레지스트에 순차적으로 조사되어, 도 17에 도시하는 바와 같이, 웨이퍼에는 칩 형성 영역(2)과 다이싱 라인 영역이 형성된다. 도 17에 도시하는 영역(22)은, 1회의 샷과 다음의 샷에 있어서 각각 노광광을 조사할 때에, 외주 다이싱 라인 패턴 영역의 전체가 평면적으로 중첩되는 위치 관계를 기초로 조사함으로써, 노광광이 2회 조사(2중 노광)된 영역을 나타낸다.
노광광이 조사된 부분은 포지티브형 레지스트(27)이기 때문에, 레지스트는 남지 않게 된다. 따라서, 현상 처리에 의해, 도 18에 도시하는 바와 같이 폭 Xb를 갖는 영역 D에 대응하는 부분의 레지스트가 제거되어 레지스트 패턴(27a)이 형성된다. 그 레지스트 패턴(27a)을 마스크로 하여 도전층(26)에 에칭을 실시함으로써, 배선층(26a)을 형성한다. 그 후, 레지스트 패턴(27a)을 제거한다.
다음에, 도 19에 도시하는 바와 같이 배선층(26a)을 덮도록, 예를 들면 CVD 법에 의해 층간 절연막(28)을 형성한다. 이렇게 해서 반도체 장치가 형성된다.
상술한 반도체 장치의 제조 방법에서는, 도 16 및 도 19에 도시하는 바와 같이, 1회의 샷에 있어서 칩 패턴 영역(18a)에 의해 웨이퍼에 형성되는 칩 형성 영역과, 다음의 샷에 있어서 칩 패턴 영역(18b)에 의해 웨이퍼에 형성되는 칩 형성 영역 사이의 영역 D에는, 도전층(26)은 남지 않는다. 따라서, 양 칩 형성 영역을 다이싱할 때에 도전층(26)의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
그리고, 상술한 바와 같이, 도 14에 도시된 레티클(30)에 형성된 X 방향으로 연장되는 다이싱 라인 패턴 영역의 폭은 모두 일정한 폭 RYb로 설정되고, Y 방향으로 연장되는 다이싱 라인 패턴 영역의 폭도 모두 일정한 폭 RXb로 설정되어 있다. 그리고, 이들 폭 RXb, RYb는 웨이퍼에 다이싱 라인 패턴 영역을 전사했을 때에 형성(패터닝)되는 영역의 폭이 다이싱에 충분한 폭(수십 ㎛ 이상)을 갖도록 설정되어 있다.
이것에 의해, 예를 들면 도 6에 도시되는 최외주에 위치하는 X 방향의 최후의 칩 형성 영역과 웨이퍼 외주 영역 P 사이에는, 도 20에 도시하는 바와 같이 외주 다이싱 라인 패턴 영역(31a)에 대응하는 영역 D1이 형성(패터닝)되게 된다.
그리고, 칩 형성 영역(2a)보다도 외측의 영역에 마련되는 다이싱에 의해 절단되는 영역에는 영역 D1이 위치하게 된다. 이 영역 D1은 다이싱에 충분한 폭(수십 ㎛ 이상)을 갖고 있으며, 또한 영역 D1에는 도전층은 남겨져 있지 않다. 따라서, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
이상의 결과, 와이어 본딩시에, 비산한 도전층의 절단시의 파티클에 의해 와이어끼리가 전기적으로 단락하여 동작 불량을 일으키거나, 불량 칩이 발생하는 것을 방지할 수 있다.
또한, 외주 다이싱 라인 패턴 영역(31a, 31b, 32a, 32b)에는, 얼라인먼트 마크 등의 마크류나 TEG 등은 배치되어 있지 않으므로, 이 부분이 2중 노광되는 것에 따른 불량은 발생하지 않는다.
(실시예 4)
실시예 4에서는, 노광 공정에 있어서 칩 형성 영역과 웨이퍼 외주 영역 사이의 영역에 노광광의 스폿광을 조사한다.
우선, 실시예 2에 있어서 설명한 도 8에 나타내는 공정 후, 예를 들면 종래의 레티클을 이용하여 웨이퍼에 순차적으로 노광광을 조사한다. 그 후, 노광 장치의 광원의 스폿광을 웨이퍼에 조사할 수 있도록, 노광 장치에 마련된 렌즈 등의 광학계를 조정한다. 그리고, 도 21에 도시하는 바와 같이, 최외주에 위치하는 칩 형성 영역(2)과 그 칩 형성 영역(2)보다도 외측에 위치하는 웨이퍼 외주 영역 P와의 경계 부분을 따라 스폿광을 조사하여, 다이싱에 의해 절단되는 영역(35)으로 되는 부분을 노광한다.
스폿광의 사이즈로서는, 다이싱에 의해 절단되는 영역(35)의 폭이 다이싱에 충분한 폭을 갖는 사이즈로 설정되는 것이 필요하다. 노광광의 스폿광이 조사된 부분은 포지티브형 레지스트(27)이기 때문에, 레지스트는 남지 않게 된다.
이것에 의해, 현상 처리를 행함으로써, 도 22에 도시하는 바와 같이 다이싱에 의해 절단되는 영역(35)에 대응하는 부분의 레지스트가 제거되어, 레지스트 패턴(27a)이 형성된다. 그 레지스트 패턴(27a)을 마스크로 해서 도전층(26)에 에칭을 실시함으로써, 배선층(26a)을 형성한다. 그 후, 레지스트 패턴(27a)을 제거한다.
다음에, 도 23에 도시하는 바와 같이, 배선층(26a)을 덮도록, 예를 들면 CVD 법에 의해 층간 절연막(28)을 형성한다. 이렇게 해서 반도체 장치가 형성된다. 또, 도 22 및 도 23은 도 21에 나타내는 단면선 XXII-XXII에 대응하는 단면 구조를 공정마다 도시한 것이다.
상술한 반도체 장치의 제조 방법에서는, 최외주에 위치하는 칩 형성 영역(2)과 웨이퍼 외주 영역 P와의 경계 부분을 따라 조사되는 스폿광에 의해, 다이싱에 의해 절단되는 영역(35)으로 되는 부분이 노광된다. 또한, 스폿광의 사이즈로서는 다이싱에 의해 절단되는 영역(35)의 폭이 다이싱에 충분한 폭을 갖는 사이즈로 설정되어 있다.
이것에 의해, 도 21에 도시하는 바와 같이, 웨이퍼에는 다이싱에 충분한 폭을 갖는 영역(35)이 형성된다. 또한, 다이싱에 의해 절단되는 영역(35)에는, 도전층(26)은 남겨져 있지 않다. 이것에 의해, 이 영역(35)을 다이싱할 때에 도전층(26)의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
그 결과, 와이어 본딩시에, 비산한 도전층의 절단에 의해 발생하는 파티클에 의해 와이어끼리가 전기적으로 단락하여 동작 불량을 일으키거나, 불량 칩이 발생하는 것을 방지할 수 있다.
(실시예 5)
실시예 5에서는 웨이퍼 외주 영역에 대하여 전용의 레티클을 적용한 반도체장치의 제조 방법에 대해서 설명한다.
우선, 실시예 2에 있어서 설명한 도 8에 나타내는 공정후, 도 24에 도시하는 바와 같이, 레티클(40)로서, 예를 들면 종래의 레티클, 또는 실시예 2 또는 실시예 3에 있어서 설명한 레티클을 이용하여, 웨이퍼에 순차적으로 노광광을 조사한다.
다음에, 레티클(40)과 동일 사이즈의 더미 레티클(41)을 노광 장치에 장착한다. 그리고, 도 24 및 도 25에 도시하는 바와 같이, 더미 레티클(41)을 통해서 웨이퍼 외주 영역 P에 노광광을 조사한다. 또, 도 25는 웨이퍼에 형성된 칩 형성 영역(2)에 대한, 더미 레티클(41)에 의한 전사 영역(더미 샷 : dummy shot)(4)의 상대적인 위치 관계를 나타낸다.
더미 레티클(41)에는, 특별히 패턴은 형성되어 있지 않다. 이 때문에, 웨이퍼외주 영역 P에 위치하는 레지스트(27)의 전역에 노광광이 조사되게 된다. 노광광이 조사된 부분은 포지티브형 레지스트(27)이기 때문에, 레지스트는 남지 않게 된다.
이것에 의해, 현상 처리를 행함으로써, 도 26에 도시하는 바와 같이, 레티클(40)의 외주 다이싱 라인 패턴 영역에 대응하는 영역 D1 및 웨이퍼 외주 영역 P에 대응하는 부분의 레지스트가 제거되어, 레지스트 패턴(27a)이 형성된다. 그 레지스트 패턴(27a)을 마스크로 해서 도전층(26)에 에칭을 실시함으로써, 배선층(26a)을 형성한다. 그 후, 레지스트 패턴(27a)을 제거한다.
다음에, 도 27에 도시하는 바와 같이, 배선층(26a)을 덮도록, 예를 들면 CVD 법에 의해 층간 절연막(28)을 형성한다. 이렇게 해서 반도체 장치가 형성된다.또, 도 24, 도 26, 도 27은 도 25에 나타내는 단면선 XXIV-XXIV에 대응하는 단면 구조를 공정마다 도시한 것이다.
상술한 반도체 장치의 제조 방법에 의하면, 웨이퍼 외주 영역에 대하여 패턴이 형성되어 있지 않은 더미 레티클을 이용해서 전사하는 것에 의해, 최외주에 위치하는 칩 형성 영역(2)보다도 외측의 영역(영역 D1 및 웨이퍼 외주 영역 P)에서는 도전층(26)이 남지 않게 된다.
이것에 의해, 최외주에 위치하는 칩 형성 영역(2)보다는 외측의 영역에 있어서 마련되는 다이싱에 의해 절단되는 영역에는, 도전층(26)은 남겨져 있지 않다. 따라서, 다이싱에 의해 절단되는 영역을 다이싱할 때에 도전층(26)의 절단에 의해 발생하는 파티클이 비산되는 일은 없다.
그 결과, 와이어 본딩시에, 비산한 도전층의 절단시의 파티클에 의해 와이어끼리가 전기적으로 단락하여 동작 불량을 일으키거나, 불량 칩이 발생하는 것을 방지할 수 있다.
(실시예 6)
실시예 6에서는, 예를 들면 정렬 마크 등의 마크류와 같이 다이싱 라인 영역에 배치되는 패턴의 사이즈가 제한된 반도체 장치에 대하여 설명한다.
도 28은 웨이퍼에 형성된 칩 형성 영역(2)중의 하나를 도시한 도면이다. 도 28에 도시하는 바와 같이, 칩 형성 영역(2)에는 칩으로부터 신호를 취출하기 위해서, 예를 들면 알루미늄으로 이루어지는 패드 전극(45)이 복수개 배치되어 있다.그리고, 이웃하는 패드 전극(45)에 간격 W에 대하여, 다이싱 라인 영역 D에 형성되는 얼러인먼트 마크나 TEG 류 등의 패턴(46)의 크기는 간격 W보다 작게 설정되어 있다.
어셈블리 공정에서는, 다이싱 라인 영역 D를 다이싱하는 것에 의해 웨이퍼에 형성된 각 칩 형성 영역(2)이 분리된다. 일반적으로, 다이싱 라인 영역 D를 다이싱할 때에 다이싱 라인 영역 D에 배치된 정렬 마크 등의 패턴(46)도 다이싱되어 파티클이 비산된다. 이러한 패턴(46)은 도전성 재료로 형성되기 때문에, 와이어 본딩 공정에 있어서 패드 전극(45)에 와이어를 본딩할 때에 와이어끼리가 비산한 도전성 재료의 절단시의 파티클에 의해서 전기적으로 단락하는 경우가 있다.
이 반도체 장치에서는, 패턴(46)이 인접하는 패턴(46)간의 간격 W보다도 작게 되도록 형성되어 있다. 이것에 의해, 다이싱시에 패턴(46)의 절단에 의해 발생하는 파티클이 비산되더라도, 그 파티클의 크기는 간격 W보다도 작다. 그 결과, 이웃하는 패드 전극(45)에 각각 본딩된 와이어끼리가 그 파티클에 의해서 전기적으로 단락하는 일이 없어, 동작 불량이나 불량 칩의 발생을 방지할 수 있다.
금회 개시된 실시예는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각해야 할 것이다. 본 발명은 상기한 설명이 아니라 특허청구범위에 의해서 나타내며, 특허청구범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 의하면, 어셈블리에 있어서의 다이싱시에 도전층의 절단에 의해 발생하는 파티클이 비산되지 않는 반도체 장치의 제조 방법과, 그 제조 방법의 노광 공정에 이용되는 레티클 및 그러한 제조 방법에 의해서 패터닝이 실시된 웨이퍼를 제공할 수 있다.

Claims (3)

  1. 반도체 기판으로서의 웨이퍼(1)상에 도전층(11, 26)을 형성하는 도전층 형성 공정과,
    상기 도전층(11, 26)상에 레지스트(17, 27)를 도포하는 레지스트 도포 공정과,
    상기 웨이퍼(1)에서 반도체 칩을 각각 형성하기 위한 복수의 칩 형성 영역(2, 2a, 2b)에 위치하는 상기 레지스트(17, 27)에 대하여, 소정의 레티클(20)을 거쳐서 노광광을 순차적으로 조사하는 노광 공정과,
    상기 노광 공정후에 상기 레지스트(17, 27)에 현상 처리를 행하는 것에 의해, 상기 도전층(11, 26)을 패터닝하기 위한 레지스트 패턴(17a, 27a)을 형성하는 현상 공정과,
    상기 레지스트 패턴(17a, 27a)을 마스크로 하여, 상기 도전층(11, 26)에 에칭을 실시하는 것에 의해 도전 영역(11a, 26a)을 형성하는 도전 영역 형성 공정
    을 갖되,
    상기 노광 공정은, 상기 복수의 칩 형성 영역(2, 2a, 2b)중 최외주에 위치하는 칩 형성 영역(2a, 2b)보다도 외측의 영역에서 마련되는, 다이싱에 의해 절단되는 영역 D1, P에 대하여, 상기 레지스트(17, 27)가 남지 않도록 소정의 처리를 실시하는 공정
    을 구비한 반도체 장치의 제조 방법.
  2. 사진 제판에 이용되는 레티클로서,
    외연(外緣)을 따라 형성되고, 1회의 노광에 의해서, 다이싱에 의해 절단되는 영역을 확보하는데 필요한 패턴 폭이 얻어지는 외주 다이싱 라인 패턴 영역(23a, 23b, 24a, 24b, 31a, 31b, 32a, 32b)을 구비한 레티클.
  3. 웨이퍼 표면에 형성되고, 다이싱 라인 영역에 의해서 서로 구획된 반도체 장치를 형성하기 위한 복수의 칩 형성 영역(2, 2a, 2b)과,
    상기 복수의 칩 형성 영역(2, 2a, 2b)중 최외주에 위치하는 칩 형성 영역(2a, 2b)보다도 외측의 영역 P에 형성된 다이싱에 의해 절단되는 영역 D1, P
    를 구비하되,
    적어도 상기 다이싱에 의해 절단되는 영역 D1, P에는 실질적인 도전 영역은 마련되어 있지 않고 실질적으로 절연층(12, 28)만이 위치하는
    웨이퍼.
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