JP4338650B2 - 半導体チップの製造方法 - Google Patents

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Description

本発明は、分割領域により画定される複数の素子形成領域内に配置された半導体素子と、上記分割領域内に配置されたＴＥＧとが形成された半導体ウェハ、及び、当該半導体ウェハに対して、上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップの製造方法に関する。
従来、このような半導体ウェハを分割することで、複数の半導体チップを製造する方法としては、様々なものが知られている。例えば、単結晶シリコン等のウェハに設けられた複数の素子形成領域に半導体素子を一括して形成し、隣接する素子形成領域間に配置される分割領域においてウェハを機械的に切断して（すなわちダイシングを行って）、それぞれの素子形成領域を個片化された半導体チップとして製造するような方法が知られている。
また、このようなウェハにおいては、ＴＥＧ（Test Element Group：テスト・エレメント・グループ）と呼ばれる評価デバイス（テストデバイス）が分割領域内に形成されている。半導体チップの製造過程における様々な工程においては、このように形成されたＴＥＧを用いて種々の特性調査を行って、実際のデバイス特性のモニタリングが行われている。
また、このようなＴＥＧは一般的にウェハの主要材料であるシリコンやシリコン酸化物以外にも、様々な金属や無機物を含む材料により形成されることが多い。また、形成されたＴＥＧは、上記各種特性調査を行った後は不要となり、分割領域におけるウェハのダイシングの際に当該ＴＥＧが切削除去される。
近年においては、ウェハ当たりの半導体チップの取得数を増加させるため、もしくは素子形成領域を拡大するために、分割領域の縮小（狭小）化が進められているが、各種電気的測定を確実に行うという観点からＴＥＧの形成領域の幅を狭くするのには限界がある。そのため、ＴＥＧの形成領域の端部と分割領域の端部との間を狭くすることで、上記分割領域の狭小化が図られている。
一方、ウェハのダイシングにおいては、ブレードによる切削の際の衝撃によって微細な破片を生じるチッピングあるいは微細な亀裂を生じるマイクロクラックが生じ易いため、素子形成領域からある程度離れた位置でブレードによる切断を行う必要がある。そのため、上述のような分割領域の狭小化が進行すると、上記切削によりＴＥＧを完全に除去することができない場合が生じる。このようにＴＥＧの一部が残ったままの状態となると、半導体チップを実装した際に、ＴＥＧと配線パターンとの接触により短絡等が生じ、回路不良の問題が生じるおそれがある。
このような問題の発生を抑制するため、例えば、特許文献１や特許文献２に開示されているように、ＴＥＧの切削による除去を行う方法として種々の方法が考え出されている。
特開２００２−２３１６５９号公報 特開２００１−６０５６８号公報 特開２００４−１７２３６５号公報
近年、ウェハの分割のための新しいダイシングの技術として、プラズマエッチングを用いたプラズマダイシングが注目されている（例えば、特許文献３参照）。しかしながら、ＴＥＧは、シリコンやシリコン酸化物とは異なり、様々な金属や無機物により形成されていることが多いため、シリコン系材料をエッチングするためのガスが用いられるプラズマダイシング（例えば、フッ素系プラズマを用いたプラズマダイシング）においては、当該エッチングによりＴＥＧを完全に除去することができず、そのまま残ってしまうという問題がある。
そのため、プラズマダイシングにおいては、使用するガスの種類を変えてエッチングを行うことで、ＴＥＧのエッチングによる除去を行うことが考えられる。しかしながら、このような場合にあっては、エッチングのガス種を切り換えるという手間を要し、半導体チップの製造工程における効率性が阻害されるという問題がある。
従って、本発明の目的は、上記問題を解決することにあって、ＴＥＧが形成されたウェハを、プラズマダイシングを用いて半導体チップの個片へと分割するとともに、効率的にＴＥＧの除去を行うことができ、さらに、上記ウェハ当たりの上記半導体チップの取得数の増加もしくは素子形成領域の拡大を図ることができる半導体チップの製造方法及び半導体ウェハを提供することにある。
上記目的を達成するために、本発明は以下のように構成する。
本発明の第１態様によれば、分割領域により画定される複数の素子形成領域内に配置される半導体素子と、上記分割領域内に配置されるＴＥＧ（テスト・エレメント・グループ）とを、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記半導体ウェハにおいて、上記ＴＥＧが配置されるＴＥＧ配置部と、当該ＴＥＧ配置部よりもその領域幅が縮小された領域幅縮小部とを含むように上記分割領域を配置して、上記それぞれの素子形成領域の配置を画定し、
当該半導体ウェハの上記第１の面において、当該画定された配置に基づいて、上記それぞれの素子形成領域内に上記半導体素子を形成するとともに、上記分割領域における上記
ＴＥＧ配置部内に上記ＴＥＧを形成し、
上記半導体ウェハの上記第１の面において、上記ＴＥＧと接触するように保護シートを貼り付けて、
上記第１の面とは反対側の面である第２の面に、上記分割領域を画定するためのマスクを配置して、
上記保護シートが貼り付けられかつ上記マスクが配置された上記半導体ウェハにおける上記第２の面よりプラズマエッチングを施して、上記分割領域に該当する部分を除去することにより、上記各々の素子形成領域を上記個々の半導体チップとして分割して、
上記プラズマエッチングにて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記ＴＥＧ配置部内に残存しかつ上記保護シートに貼り付けられた状態の上記ＴＥＧの残部を、当該保護シートとともに除去することを特徴とする半導体チップの製造方法を提供する。
本発明の第２態様によれば、上記分割領域は、上記ＴＥＧの幅寸法よりも小さな幅を有する上記領域幅縮小部と、上記ＴＥＧの幅寸法よりも大きな幅寸法を有する上記ＴＥＧ配置部とを含むように配置される第１態様に記載の半導体チップの製造方法を提供する。
本発明の第３態様によれば、上記ＴＥＧ配置部は、上記素子形成領域の角部に隣接して配置される第１態様又は第２態様に記載の半導体チップの製造方法を提供する。
本発明の第４態様によれば、上記それぞれの素子形成領域は矩形状の領域であって、上記分割領域は、隣接する上記それぞれの素子形成領域を第１の方向に分割する複数の第１分割領域と、当該第１の方向と直交する第２の方向に分割する複数の第２分割領域とを上記領域幅縮小部として含み、
上記第１分割領域と上記第２分割領域の少なくとも１つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第１分割領域及び上記第２分割領域の幅を部分的に拡大することで上記ＴＥＧ配置部を形成して、上記分割領域の配置を行う第１態様に記載の半導体チップの製造方法を提供する。
本発明の第５態様によれば、上記それぞれの第１分割領域及び第２分割領域は、上記ＴＥＧの幅寸法よりも小さな幅寸法を有し、上記ＴＥＧ配置部は、上記ＴＥＧの幅寸法よりも大きな幅寸法を有する第４態様に記載の半導体チップの製造方法を提供する。
本発明の第６態様によれば、上記交差部に面する上記それぞれの素子形成領域の上記角部が略凸状湾曲部となるように、上記ＴＥＧ配置部を形成する第４態様又は第５態様に記載の半導体チップの製造方法を提供する。
本発明の第７態様によれば、上記交差部に面する上記それぞれの素子形成領域の上記角部の面取りを行って、上記ＴＥＧ配置部を形成する第４態様又は第５態様に記載の半導体チップの製造方法を提供する。
本発明の第８態様によれば、複数の素子形成領域内に配置される半導体素子と、上記それぞれの素子形成領域を画定する分割領域内に配置されるＴＥＧ（テスト・エレメント・グループ）とを有する半導体ウェハであって、
上記分割領域は、上記ＴＥＧが配置されるＴＥＧ配置部と、当該ＴＥＧ配置部よりもその領域幅が縮小された領域幅縮小部とを含み、
当該ＴＥＧ配置部内に上記ＴＥＧが形成されているとともに、上記ＴＥＧ配置部及び上記領域幅縮小部により画定された上記それぞれの素子形成領域内に上記半導体素子が形成されていることを特徴とする半導体ウェハを提供する。
本発明の第９態様によれば、上記分割領域は、上記ＴＥＧの幅寸法よりも小さな幅を有する上記領域幅縮小部と、上記ＴＥＧの幅寸法よりも大きな幅寸法を有する上記ＴＥＧ配置部とを含むように形成されている第８態様に記載の半導体ウェハを提供する。
本発明の第１０態様によれば、上記それぞれの素子形成領域は矩形状の領域であり、
上記分割領域は、隣接する上記それぞれの素子形成領域を第１の方向に分割する複数の第１分割領域と、当該第１の方向と直交する第２の方向に分割する複数の第２分割領域とを上記領域幅縮小部として含み、
上記第１分割領域と上記第２分割領域の少なくとも１つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第１分割領域及び上記第２分割領域の幅が部分的に拡大して形成された上記ＴＥＧ配置部が配置されている第８態様に記載の半導体ウェハを提供する。
本発明の上記態様によれば、分割領域にＴＥＧが形成されている半導体ウェハを当該分割領域にてそれぞれの素子形成領域の個片へと分割して、半導体チップを製造する半導体チップの製造方法において、上記分割領域として、上記ＴＥＧが配置されるＴＥＧ配置部と、当該ＴＥＧ配置部よりもその領域幅が縮小された領域幅縮小部とを含むように当該分割領域を形成していることにより、当該分割領域における上記領域幅縮小部が、上記ＴＥＧの幅の制約を受けることなく、その領域幅を自由に縮小して決定可能とすることができる。これにより、上記分割領域における上記領域幅縮小部の領域幅を、プラズマエッチングにより分割可能な程度にまで縮小することで、隣接する互いの上記素子形成領域における端部間距離を短くすることができる。従って、半導体ウェハにおいて、上記分割領域全体の面積を縮小化することができ、単位面積当たりの半導体チップの取得数を増大すること、あるいは素子形成領域の面積を拡大することが可能となる半導体チップの製造方法を提供することができる。
特に、上記分割領域において、上記ＴＥＧ配置部の幅寸法を上記ＴＥＧの幅寸法よりも大きく設定するとともに、上記ＴＥＧの幅寸法よりも小さく設定された幅寸法を有する上記領域幅縮小部を含むように当該分割領域を配置することで、当該ＴＥＧが配置されていない部分における上記分割領域の幅（すなわち、上記領域幅縮小部の幅）を、上記ＴＥＧの幅よりも小さくすることができ、上記分割領域全体としての領域面積を縮小することが具体的に可能となる。
また、互いに交差する方向に配置される第１分割領域と第２分割領域の交差部において、当該交差部に面する上記それぞれの素子形成領域の角部を後退させるように上記第１分割領域及び上記第２分割領域の幅を拡大させることで、上記ＴＥＧ配置部を形成して配置することができる。
また、上述のようなそれぞれの効果は、上記半導体チップの製造方法においてだけでなく、このような上記分割領域の配置により画定された上記それぞれの素子形成領域に半導体素子が形成され、かつ、上記ＴＥＧ配置部に上記ＴＥＧが形成された半導体ウェハにおいても同様に得ることができる。
さらに、その特性調査のために半導体チップの製造過程において分割領域内に形成されたそれぞれのＴＥＧが、プラズマエッチングによるエッチング対象材料であるシリコンやシリコン酸化物以外にも、それらとは異なる材料、例えば、金属や無機物を含む材料により形成されているため、上記半導体チップの個片化のためのプラズマエッチングによっては、除去することができないという従来における問題に対して、当該プラズマエッチングを施すことにより、それぞれのＴＥＧが上記それぞれの半導体チップから分離された状態とさせ、その後、上記半導体ウェハにおける第１の面を保護するために貼着された保護シートを、当該表面から引き剥がすことで、上記保護シートと接触して貼着状態にある上記それぞれのＴＥＧを当該それぞれの半導体チップの間の上記分割領域から取り除くことができる。
従って、プラズマエッチングを用いて上記半導体ウェハの分割処理を行うような場合であっても、ガスの種類をわざわざ変更して上記ＴＥＧの除去のためのプラズマエッチングを行う必要を無くすことができるとともに、単に上記保護シートを剥離するという作業を行うだけで上記それぞれのＴＥＧの除去を行うことができ、効率的な作業でもってＴＥＧの除去を実現することができる。
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
本発明の一の実施形態にかかる半導体チップの製造方法の説明を行うにあたって、まず、これらの製造方法において用いられる装置の構成についての説明を行う。
本実施形態の製造方法においては、半導体ウェハを複数の半導体チップに分割することで、当該半導体チップの製造を行う半導体チップ製造装置の一例であるプラズマ処理装置１０１が用いられる。このプラズマ処理装置１０１の構成を模式的に示す模式構成図を図１に示す。このプラズマ処理装置１０１は、複数の素子形成領域において半導体素子が形成された半導体ウェハに対して、プラズマエッチングを施すことにより、それぞれの素子形成領域を分割して半導体素子を含む半導体チップの個片への分割処理（プラズマダイシング処理）を行う装置である。まず、このプラズマ処理装置１０１の概略構成について図１を用いて以下に説明する。
図１に示すように、プラズマ処理装置１０１は、半導体ウェハ１に対してプラズマ処理を行うための密閉された空間である処理室１２をその内部に形成する真空容器１１を備えている。この真空容器１１の内部には、下部電極（第１の電極）１３と上部電極（第２の電極）１４とが互いに対向して平行に配置されている。また、下部電極１３の図示上面には、略円盤状の半導体ウェハ１を載置可能な載置面１３ａが形成されている。また、この載置面１３ａは、真空吸引又は静電吸引によって当該載置された半導体ウェハ１を解除可能に吸引保持する機能を有している。なお、下部電極１３は、絶縁体を介して真空容器１１内に配置されており、下部電極１３と真空容器１２とは上記絶縁体により電気的に絶縁されている。
また、上部電極１４には、この上部電極１４と下部電極１３との間に形成された空間（放電空間）内にプラズマ発生用ガスを供給するための通路であるガス供給孔１４ａが上部電極１４の内部を貫通するように形成されている。また、上部電極１４において、真空容器１１の外部に連通するように形成されたガス供給孔１４ａの一端は、真空容器１１の外部に備えられたプラズマ発生用ガス供給部１７と接続されており、プラズマ発生用ガス供給部１７より例えば四フッ化炭素（ＣＦ４）や六フッ化硫黄（ＳＦ６）等を含むフッ素系のプラズマ発生用ガスを、ガス供給孔１４ａを通して処理室１２内へ供給することが可能となっている。なお、プラズマ発生用ガス供給部１７とガス供給孔１４ａの上記一端との間のガス供給用通路の途中には、当該供給されるガス流量を所望の流量に調整するガス流量調整部（図示しない）が備えられている。さらに、上部電極１４の図示下面には多孔質プレート１５が装備されており、ガス供給孔１４ａを通じて供給されたプラズマ発生用ガスが、この多孔質プレート１５を介して、下部電極１３の載置面１３ａに載置された半導体ウェハ１に対して均一に吹き付けるように、処理室１２内に供給することが可能となっている。
また、プラズマ処理装置１０１には、処理室１２内を排気することで、処理室１２内を所望の圧力に減圧する（すなわち真空化する）真空排気装置の一例である排気ポンプ１９が備えられている。また、下部電極１３には高周波電源部２０が電気的に接続されており、高周波電源部２０により下部電極１３に高周波電圧を印加することが可能となっている。
このような構成のプラズマ処理装置１０１においては、下部電極１３の載置面１３ａに半導体ウェハ１を載置して真空容器１１を密閉した後、排気ポンプ１９により処理室１２内を排気して真空化するとともに、プラズマ発生用ガス供給部１７より所定の量のプラズマ発生用ガスを処理室１２内に供給した状態で、高周波電源部２０を駆動して下部電極１３に高周波電圧を印加することにより、上部電極１４と下部電極１３との間の放電空間にフッ素系のプラズマを発生させることができる。このように発生されたプラズマを半導体ウェハ１の表面に対して照射することにより、当該照射された表面をエッチング（すなわち、プラズマエッチング）することができる。
次に、このようなプラズマ処理装置１０１においてプラズマダイシング処理等が施される半導体ウェハ１について説明する。当該説明を行うにあたって、半導体ウェハ１におけるそれぞれの半導体素子が形成される回路形成面（第１の面）１ａの模式平面図を図２に示す。
図２に示すように、半導体ウェハ１の回路形成面１ａにおいては、複数の素子形成領域Ｒ１が格子状に配列されている。それぞれの素子形成領域Ｒ１は、製造される半導体チップの大きさに応じてその大きさが決定されており、例えば方形状の領域として配置されている。ここで、半導体ウェハ１の回路形成面１ａにおける部分拡大模式平面図を図３に示し、図３の半導体ウェハ１におけるＡ−Ａ線模式断面図を図４に示す。
図３に示すように、互いに隣接する素子形成領域Ｒ１の間には、所定の幅寸法を有する大略線状（帯状）の領域（すなわちその長手方向に比して十分に小さな幅寸法を有する領域）である分割領域Ｒ２が配置されている。この分割領域Ｒ２は、半導体ウェハ１の回路形成面１ａにおいて略格子状に配列されているとともに、それぞれの素子形成領域Ｒ１を画定する領域となっており、１つの素子形成領域Ｒ１との関係では、当該素子形成領域Ｒ１の外周に配置された枠形状の領域となっている。さらに、この分割領域Ｒ２は、後述するプラズマダイシング工程において、それぞれの素子形成領域Ｒ１を個別に分割するための分割位置となっている。また、それぞれの素子形成領域Ｒ１内には、半導体素子２が形成されている。
具体的には、図４に示すように、半導体ウェハ１は、円板形状を有するシリコン基板５１により形成されており、その回路形成面１ａにおいて、それぞれの素子形成領域Ｒ１に相当する部分に、シリコン酸化膜５２を介してデバイス層５３が形成されることで半導体素子２が形成されている。また、半導体ウェハ１の回路形成面１ａにおいて、隣接するそれぞれの素子形成領域Ｒ１の間に配置される分割領域Ｒ２に相当する部分には、シリコン酸化膜５４を介してＴＥＧ（テスト・エレメント・グループ）３が形成されている。ここでＴＥＧとは実際のデバイスのパターンではテストが困難な場合に、デバイスのパターンとは別の場所にテストに必要な特性や形状を評価できるように設計したテストパターンであり、用途に合わせて単数もしくは複数のパターンを形成したものである。また、このＴＥＧは、半導体チップの製造過程で形成される評価デバイスであり、シリコンやシリコン酸化物以外にも、それらとは異なる材質である金属や無機物を含む材料により形成されている。
また、図３及び図４に示すように、それぞれの素子形成領域Ｒ１におけるシリコン酸化膜５２と、それぞれの分割領域Ｒ２におけるシリコン酸化膜５４とは互いに切り離された状態で形成されている。すなわち、それぞれの半導体素子２とＴＥＧ３とは、互いに分離するように形成されており、例えば、両者の間にはシリコン酸化膜が存在しない微小な隙間が存在している。また、このように形成されるＴＥＧ３には様々な形状のものがあり、例えば、図３に示すように、略正方形状の平面形状を有するものや、分割領域Ｒ２の長手方向に沿って延在するように長方形状の平面形状を有するものがある。
ここで、図３に示すＴＥＧ３が形成されている分割領域Ｒ２のＢ部拡大模式図を図５に示す。図５に示すように、大略線状の領域である分割領域Ｒ２は、ＴＥＧ３が配置される領域であるＴＥＧ配置部Ｒ２２と、このＴＥＧ配置部Ｒ２２に対してその領域幅が縮小された領域幅縮小部（あるいは幅狭部）Ｒ２１とを有しており、これらの２種類の領域が組み合わされて一体的な領域としての分割領域Ｒ２が形成されている。
また、図５に示すように、ＴＥＧ配置部Ｒ２２の幅寸法ｄ２は、ＴＥＧ３の幅寸法ｄ０よりも大きくなっており、逆に領域幅縮小部Ｒ２１の幅寸法ｄ１は、ＴＥＧ３の幅寸法ｄ０よりも小さくなっている。このようにＴＥＧ配置部Ｒ２２が形成されていることにより、ＴＥＧ３をＴＥＧ配置部Ｒ２２に配置させることが可能となるとともに、領域幅縮小部Ｒ２１を介して配置されている互いの素子形成領域Ｒ１の端部間距離を短く設定することが可能となっている。なお、図３に示すように、略格子状に配列（すなわち、図示縦方向及び横方向に配列）されている分割領域Ｒ２は、例えば、複数のＴＥＧ配置部Ｒ２２と複数の領域幅縮小部Ｒ２１とが組み合わされて一体的に形成されており、各々のＴＥＧ配置部Ｒ２２にＴＥＧ３が配置されている。また、図３に示すように、半導体ウェハ１において、その形状や大きさが異なる複数の種類のＴＥＧ３が形成されるような場合には、それぞれのＴＥＧ３の形状や大きさに応じて複数種類のＴＥＧ配置部Ｒ２２が形成される。また、このＴＥＧ配置部Ｒ２２は、その領域幅が領域幅縮小部Ｒ２１に対して拡大されていることから、領域幅拡大部（あるいは幅広部）ということもできる。
また、このように分割領域Ｒ２においてＴＥＧ配置部Ｒ２２が形成されることにより、分割領域Ｒ２により画定される素子形成領域Ｒ１は、その略矩形状の外周端部の一部が内側に後退されるように形成されることとなり、当該素子形成領域Ｒ１内に形成される半導体素子２の外周端部の形状も上記部分的に後退された形状に合わせる必要があるものの、ＴＥＧ３自体が半導体素子２と比して十分に小さいものであること、及び半導体素子２の端部形状はその内部に形成される回路配置によりある程度の変形は十分に可能であることにより、特に問題が生じることはない。例えば、図４及び図５において、素子形成領域Ｒ１の幅寸法が１〜２０ｍｍ、分割領域Ｒ２におけるＴＥＧ配置部Ｒ２２の幅寸法ｄ２が３０〜５０μｍ、領域幅縮小部Ｒ２１の幅寸法ｄ１が５〜２０μｍ、そしてＴＥＧ３の幅寸法ｄ０が２０〜３０μｍとして、それぞれの素子形成領域Ｒ１及び分割領域Ｒ２の配置を決定することができる。また、図３において、例えば、略長方形状のＴＥＧ３は、その長さ寸法が数１００μｍ程度となるように形成することができ、略正方形状のＴＥＧ３は、１〜２０μｍ角程度の寸法となるように形成することができる。
次に、このような構成のプラズマ処理装置１０１を用いて行われる半導体ウェハ１の分割処理を含むそれぞれの半導体チップの一連の製造工程について、以下に説明する。当該説明にあたって、この半導体チップの製造工程の手順を示すフローチャートを図６に示すとともに、当該手順を説明するための模式説明図を図７（Ａ）〜（Ｄ）及び図８（Ａ）〜（Ｃ）に示す。
まず、図６のフローチャートのステップＳ１において、半導体ウェハ１における回路形成面１ａに対して、それぞれの素子形成領域Ｒ１と分割領域Ｒ２の配置の決定を行う（領域配置決定工程）。具体的には、図３及び図５に示すように、形成すべき半導体素子２の大きさに応じて素子形成領域Ｒ１の大きさを決定し、隣接する素子形成領域Ｒ１を後述するプラズマダイシングにより分割するために必要な分割領域の幅寸法に基づいて算出される幅寸法ｄ１を用いて領域幅縮小部Ｒ２１を配置させるとともに、形成されるＴＥＧ３の幅寸法ｄ２及び大きさ（例えば、長手方向の長さ寸法等）に基づいてＴＥＧ配置部Ｒ２２を配置させて、分割領域Ｒ２の配置の決定を行う。これにより、半導体ウェハ１において、それぞれの素子形成領域Ｒ１と、それぞれの領域幅縮小部Ｒ２１及びＴＥＧ配置部Ｒ２２を含む分割領域Ｒ２との配置が決定されることとなる。なお、このような領域配置決定工程は、例えば、当該配置決定用のプログラムをコンピュータ等の演算手段を用いて動作させることにより実施することができる。
次に、このように決定されたそれぞれの領域Ｒ１、Ｒ２の配置データに基づいて、図４に示すように半導体ウェハ１の回路形成面１ａに対して、成膜、露光、エッチング等の処理を施すことにより、それぞれの素子形成領域Ｒ１内に半導体素子２の形成を行う（ステップＳ２：半導体素子形成工程）。また、この半導体素子形成工程の過程において、分割領域Ｒ２におけるそれぞれのＴＥＧ配置部Ｒ２２内にＴＥＧ３が形成される。このように形成された半導体ウェハが図２及び図３に示す半導体ウェハ１である。なお、このような半導体素子形成工程の過程においては、ＴＥＧ３を用いて、形成された半導体素子２の各種特性の検査が行われる（検査工程）。
次に、図７（Ａ）に示すように、上記検査工程が完了した半導体ウェハ１が以降において行われるそれぞれの処理の際に回路形成面１ａが損傷を受けることがないように、回路形成面１ａに保護シート４が粘着剤を介して剥離可能に貼着される（ステップＳ３：保護シート貼り付け工程）。回路形成面１ａにはそれぞれの半導体素子２やＴＥＧ３が形成されていることにより、保護シート４は、それぞれの半導体素子２及びＴＥＧ３の図示上面に貼着されることとなる。なお、この保護シート４は、回路形成面１ａの全面を覆いかつ半導体ウェハ１の端部から外側にはみ出すことがないように半導体ウェハ１の外形形状と略同じ形状に整形したものが用いられる。このような形状の保護シート４が用いられることにより、その後の処理、例えばプラズマ処理において、半導体ウェハ１からはみ出した保護シート４がプラズマによって焼損するというダメージの発生を防止することができる。
次に、図６のステップＳ４において、半導体ウェハ１における回路形成面１ａとは反対側の表面（第２の面）である被処理面１ｂにマスク層５が形成される（ステップＳ４：マスク層形成工程）。マスク層５は、後述するプラズマダイシング工程において用いられるマスクパターンを形成するためのものであり、フッ素系ガスを用いたプラズマに対して耐性を有する材質、例えばアルミニウムや樹脂（例えば、感光性レジスト）で形成される。なお、図７（Ｂ）においては、図７（Ａ）に示す半導体ウェハ１からその回路形成面１ａと被処理面１ｂとが反転された状態を示している。また、本実施形態においては、保護シート貼付工程の後に、マスク層形成工程が行われるような場合について説明するが、このような場合に代えて、両工程の間に、半導体ウェハ１の厚みを薄くする薄化工程が行われるような場合であってもよい。
アルミニウムを用いる場合には、蒸着処理によってアルミニウム薄膜を被処理面１ｂに形成する方法や、箔状のアルミニウム薄膜を貼り付ける方法などが用いられる。また、樹脂を使用する場合には、膜状に形成された樹脂を貼り付ける方法や、液状の樹脂をスピンコートなどの方法で被処理面１ｂ上に塗布した後、ベーク処理も行ってマスク層を形成する方法などを用いることができる。
次に、図７（Ｃ）に示すように、レーザ加工によるマスク層５の部分的な除去が行われて所望のマスクパターンが形成される（ステップＳ５：マスクパターン形成工程）。このようなマスク層５の部分的な除去は、例えばレーザ光を用いて、予め設定された所望のパターンに基づいてマスク層５に対して当該レーザ光を照射することで行うことができる。また、このような所望のパターンとしては、半導体ウェハ１における分割領域Ｒ２に相当する部分に配置されているマスク層５が除去されるようなパターンが形成される。特に、分割領域Ｒ２においては、それぞれの領域幅縮小部Ｒ２１とＴＥＧ配置部Ｒ２２との存在により、場所によってその幅寸法が異なる形状を有することとなるが、このような形状に合致するようにマスク層５の除去が行われ、所望のマスクパターンの形成が行われる。
また、このようなマスクパターン形成工程の実施により、図７（Ｃ）に示すようにそれぞれの分割領域Ｒ２に相当する部分、すなわちそれぞれの半導体素子２の分割位置において、マスク層５が部分的に除去された分割線用マスク除去部５ａが形成される。また、マスク除去部５ａが除去された残りのマスク層５によりマスク５ｂとなっており、それぞれのマスク５ｂとマスク除去部５ａとによりマスクパターン５ｃが形成されている。ここで、このように形成されたマスクパターン５ｃの平面的な模式図を図１２に示す。なお、図１２は、半導体ウェハ１よりマスクパターン５ｃのみを取り出して表した図となっており、マスク５ｂの部分にハッチングを施している。図１２に示すように、マスクパターン５ｃには、それぞれのＴＥＧ配置部Ｒ２２の形状に応じた形状を有するＴＥＧ配置部用マスク除去部５ａ−２と、それぞれの領域幅縮小部Ｒ２１の形状に応じた形状を有する領域幅縮小部用マスク除去部５ａ−１とが形成されており、これにより分割線用マスク除去部５ａが一体的に形成されている。また、このようなステップＳ３のマスク層形成工程とステップＳ４のマスクパターン形成工程とを合わせた工程がマスク形成工程（ステップＳ１０）となっている。なお、感光性の樹脂でマスク層５を形成した場合には、露光、現像を経てマスクパターンを形成する方法も適用できる。また、このようにマスク層５の加工が行われることにより、マスクパターン５ｃが形成されるような場合に代えて、マスクパターン５ｃが形成されたシート状のマスク５ｂが、半導体ウェハ１における被処理面１ｂに配置されるような場合であってもよい。
次に、このようにマスクパターン５ｃが形成された半導体ウェハ１に対してプラズマエッチングを行うことにより、それぞれの素子形成領域Ｒ１を個別に分割して、半導体素子２を含む半導体チップ１０の個片を形成する方法について説明する（ステップＳ６：プラズマダイシング工程（あるいはプラズマエッチング工程）。
具体的には、図１に示すプラズマ処理装置１０１において、下部電極１３の載置面１３ａに、マスクパターン５ｃが形成された被処理面１ｂを上面として、保護シート４を介して半導体ウェハ１を載置する。その後、真空容器１１を密閉し、排気ポンプ１９を駆動して処理室１２内を真空化（例えば、約１００Ｐａ）するとともに、プラズマ発生用ガス供給部１７より調整された流量のガスを、ガス供給孔１４ａ及び多孔質プレート１５を通して処理室１２内に供給する。このような状態にて高周波電源部２０により下部電極１３に高周波電圧を印加することで、上部電極１４と下部電極１３との間の放電空間にプラズマを発生させることができる。
当該放電空間にて発生されたプラズマは、下部電極１３の載置面１３ａに載置された状態の半導体ウェハ１の被処理面１ｂに形成されたマスクパターン５ｃに対して照射される。このようなプラズマの照射により、マスク５ｂが配置されていない露出表面である分割線用マスク除去部５ａに相当する被処理面１ｂの表面に対してプラズマが照射される。このようにプラズマが照射されることで、被処理面１ｂの露出表面に対してエッチングが施されることとなる。
半導体ウェハ１の被処理面１ｂの露出表面に対してプラズマエッチングが施されることにより、当該露出表面に相当する部分の半導体ウェハ１の厚みが薄化され、最終的には当該部分が除去される。これにより、図７（Ｄ）に示すように、半導体ウェハ１は、分割領域Ｒ２に沿ってそれぞれの半導体素子２を含む半導体チップ１０の個片に分割される。
また、分割領域Ｒ２には、複数の領域幅縮小部Ｒ２１とＴＥＧ配置部Ｒ２２とが形成されており、両者の間には段部が存在することとなるが、分割手段としてプラズマエッチングが用いられることにより、当該段部形状に応じてそれぞれの素子形成領域Ｒ１の分割を行うことができる。
このプラズマエッチングは、シリコン及びシリコン酸化物を除去する目的として、例えばフッ素系プラズマが用いられることとなるが、このようなフッ素系プラズマを用いたエッチングでは、金属や無機物を含む材料を主材料として形成されているＴＥＧ３に対してはエッチングレートが低下するため、ＴＥＧ３は除去されず残存することとなる（あるいは、ＴＥＧ３の一部が除去されて他部が残部として残ることとなる）。そのため、このようなプラズマエッチングが施された後においては、図７（Ｄ）に示すように、個片に分割されたそれぞれの半導体チップ１０の間、すなわち、分割領域Ｒ２（ＴＥＧ配置部Ｒ２２）に相当する部分においては、ＴＥＧ３のみがそれぞれの半導体チップ１０とは切り離された状態にて残存することとなる。つまり、このプラズマエッチングが行われることにより、それぞれの素子形成領域Ｒ１が分割されるとともに、シリコン基板５１の表面に形成されていたＴＥＧ３が、当該シリコン基板５１への固着部分が除去されることによりシリコン基板５１から分離されて個片化されることとなる。従って、このような半導体チップ１０の分割と、ＴＥＧ３の個片化を同時的に実施可能に形成されたマスクパターン５ｃを用いて、プラズマダイシング工程が行われることとなる。
その後、図８（Ａ）に示すように、分割されたそれぞれの半導体チップ１０の被処理面１ｂに残存しているマスク５ｂを、例えばアッシング処理を施すことで除去する（ステップＳ７：マスク層除去工程）。なお、ＴＥＧ３は一般的に複数の種類の材料で形成されているため、このマスク層除去工程が施されることによっても、ＴＥＧ３は除去されることなく、残存することとなる。
その後、図８（Ｂ）に示すように、半導体ウェハ１の被処理面１ｂに粘着シート（ダイシングシート）６を貼り付ける（ステップＳ８：ダイシングシート貼付工程）。この粘着シート６は、半導体ウェハ１よりも大きなサイズを有しており、さらにその周囲に図示しないウェハリング（治具）によって固定されて、このウェハリングを把持することで半導体ウェハ１のハンドリングを行うことが可能となっている。
さらにその後、図８（Ｃ）に示すように、半導体ウェハ１の回路形成面１ａを保護していた保護シート４が剥離される。この剥離の際に、分割領域Ｒ２（ＴＥＧ配置部Ｒ２２）に相当する部分に個別に残存しているＴＥＧ３が、保護シート４のみによって支持されている状態、すなわち、保護シート４の表面に貼着された状態とされているため、保護シート４の剥離とともに、それぞれの分割領域Ｒ２（ＴＥＧ配置部Ｒ２２）からＴＥＧ３が除去されることとなる。なお、このような保護シート４の剥離によるＴＥＧ３の除去を行うような工程は、保護シート除去工程あるいはＴＥＧ除去工程と言うことができる（ステップＳ９）。また、このような保護シート４の剥離作業は、作業者による手作業にて行われるような場合であってもよく、あるいは、ロボット等の装置を用いて機械的に行われるような場合であってもよい。
これにより、それぞれの半導体チップ１０が個片に分割され、かつ、ＴＥＧ３が存在しない状態で粘着シート６上に配置された状態とされることとなる。以上で半導体チップの製造工程が完了する。
このような半導体チップの製造方法において、ＴＥＧ３を形成するための分割領域Ｒ２の配置としては、上述のような場合のみに限られるものではなく、その他様々な配置のバリエーションを採用することができる。このような分割領域Ｒ１におけるＴＥＧ３の配置のバリエーションについて、以下に説明する。
まず、第１の変形例にかかる配置バリエーションを説明するための半導体ウェハ１における分割領域Ｒ１の部分拡大模式図を図９に示す。図９に示すように、半導体ウェハ１の表面においては、当該表面沿いの方向における図示上下方向（第１の方向）に延在するように形成された大略線状の領域である複数の第１分割領域Ｒ３１と、上記第１の方向と直交する第２の方向である図示左右方向に延在するように形成された大略線状の領域である複数の第２分割領域３２とが、例えば一定の間隔ピッチでもって配置されている。このようにそれぞれの第１分割領域Ｒ３１と第２分割領域Ｒ３２とが配置されることにより、略格子枠形状を有する分割領域Ｒ３が形成されることとなり、さらにこの分割領域Ｒ３により、それぞれの素子形成領域Ｒ４が画定されている。なお、第１分割領域Ｒ３１及び第２分割領域Ｒ３２の幅寸法は、例えば、ＴＥＧ３の幅寸法ｄ０よりも小さい幅寸法ｄ１とされており、領域幅縮小部の一例となっている。
このように分割領域Ｒ３が形成されることにより、それぞれの第１分割領域Ｒ３１と第２分割領域Ｒ３２とが互いに交差する複数の交差部６１が形成されることとなる。ここで、この交差部６１には、互いに隣接する４つの素子形成領域Ｒ４の角部６２が面することとなるが、それぞれの角部６２を各々の素子形成領域Ｒ４の内側に向けて後退させることで、図１０に示すように、交差部６１の領域面積の拡大（すなわち領域幅の拡大）を図ることができる。このような領域幅の拡大は、ＴＥＧ３の幅寸法ｄ０よりも大きくなるように行われ、その結果、交差部６１をＴＥＧ配置部Ｒ３３とすることができ、これらのＴＥＧ配置部Ｒ３３内にＴＥＧ３を配置することが可能となる。
また、図１０に示すように、交差部６１の領域面積拡大の際に、それぞれの素子形成領域Ｒ４の角部６２が湾曲凸面部となるように上記後退を行うことで、それぞれの角部６２にＲ部６３を形成することができる。これにより矩形状のそれぞれの素子形成領域Ｒ４は、その角部６２にＲ部６３が形成された素子形成領域Ｒ４０とされる。このようなＲ部６３を有するそれぞれの素子形成領域Ｒ４０内には、その形状に応じた半導体素子２が形成されて配置されることとなる。なお、このように分割領域Ｒ３における交差部６１にＴＥＧ配置部Ｒ３３が配置されるように形成されたのが分割領域Ｒ３０となっている。
このように交差部６１にＴＥＧ配置部Ｒ３３を配置してそれぞれのＴＥＧ３が配置されるように領域配置のバリエーションを採用することにより、矩形状の素子形成領域Ｒ３の各辺部分に段部を形成することなく、交差部６１を有効に活用することができる。特に、形成された半導体チップにおいて段部が残存することなく、逆に角部分がＲ部とされていることにより、半導体チップの抗折強度を向上させることができ、損傷し難い半導体チップを提供することができる。
なお、図１０においては、各々のＴＥＧ配置部Ｒ３３に２個ずつのＴＥＧ３が配置されているが、配置されるＴＥＧ３の個数は自由に設定することができる。また、このように１つのＴＥＧ配置部Ｒ３３内に複数のＴＥＧ３が配置されるような場合にあっては、当該複数のＴＥＧ３を１つのグループとして、このグループ全体の大きさや幅寸法を考慮して、ＴＥＧ配置部Ｒ３３の大きさが決定される。
また、上述においては、それぞれの素子形成領域Ｒ４０の角部６２にＲ部６３を形成するように、ＴＥＧ配置部Ｒ３３を形成するような場合について説明したが、角部６２の形状については、その他様々な形状を採用することができる。例えば、図１１に示すように、それぞれの素子形成領域Ｒ５０の角部７２に面取り部７３を形成するような場合であってもよい。このように角部７２の稜部分を直線的に落とすような面取り形状が採用されるような場合にあっては、Ｒ部６３が形成される場合に比して、交差部７１における領域面積を、より効果的に拡大することができるという利点がある。
また、図１０や図１１に示すようなそれぞれの素子形成領域及び分割領域の配置は、当該配置に合致するようなマスクパターンを形成することにより画定することができ、当該マスクパターンが配置された半導体ウェハ１に対してプラズマダイシング工程を施すことができる。
上記実施形態によれば、半導体ウェハ１において、それぞれの素子形成領域Ｒ１と分割領域Ｒ２の配置を決定する際に、従来の手法のように分割領域の領域幅を一定の幅として形成するのではなく、部分的にその領域幅が拡大されたＴＥＧ配置部Ｒ２２と領域幅縮小部Ｒ２１とを組み合わせて分割領域Ｒ２の配置を決定し、その後、分割領域Ｒ２におけるＴＥＧ配置部Ｒ２２内にＴＥＧ３を配置させることにより、領域幅縮小部Ｒ２１の領域
幅が、ＴＥＧ３の幅寸法による制約（すなわち従来のようにＴＥＧ３の幅寸法よりも大きく形成しなければならないという制約）を受けることを防止することができる。
具体的には、分割領域Ｒ２において、ＴＥＧ３が配置される部分的な領域を、ＴＥＧ３の幅寸法よりも大きな幅寸法を有するＴＥＧ配置部Ｒ２２として形成するとともに、ＴＥＧ３が配置されない領域をＴＥＧ３の幅寸法よりも小さい幅寸法を有する領域幅縮小部Ｒ２１として形成することにより、互いに隣接する素子形成領域Ｒ１の端部間の距離を、半導体ウェハ１におけるＴＥＧ３の配置に拘わらず近接させることができる。
特に、このような端部間距離が縮小されるような場合であっても、当該距離寸法として、プラズマエッチングによる分割ができる限度寸法が確保されていれば、当該プラズマエッチングを用いてそれぞれの素子形成領域Ｒ１を確実に分割することができ、半導体チップ１０の製造工程に影響を及ぼすことがない。
従って、従来のＴＥＧ付きの半導体ウェハに比して、単位面積当たりの半導体チップ１０の取得数を増大させることができる半導体ウェハ１及び半導体チップの製造方法を提供することができる。
また、その特性調査のために半導体チップ１０の製造過程において分割領域Ｒ２内に形成されたそれぞれのＴＥＧ３が、プラズマエッチングによるエッチング対象材料であるシリコンやシリコン酸化物以外にも、それらとは異なる材料、例えば、金属や無機物を含む材料により形成されているため、半導体チップ１０の個片化のためのプラズマエッチングによっては、除去することができないという従来における問題に対しては、当該プラズマエッチングを施すことにより、それぞれのＴＥＧ３がそれぞれの半導体チップ１０から分離された状態とさせ、その後、半導体ウェハ１における回路形成面１ａを保護するために貼着された保護シート４を、当該表面から引き剥がすことで、保護シート４と接触して貼着状態にあるそれぞれのＴＥＧ３をそれぞれの半導体チップ１０の間の分割領域Ｒ２（すなわち、ＴＥＧ配置部Ｒ２２）から取り除くことができる。
従って、プラズマダイシングを用いて半導体ウェハ１の分割処理を行うような場合であっても、ガスの種類をわざわざ変更してＴＥＧ３の除去のためのプラズマエッチングを行う必要を無くすことができるとともに、単に保護シート４を剥離するという作業を行うだけでそれぞれのＴＥＧ３の除去を行うことができ、効率的な作業でもってＴＥＧの除去を実現することができる。
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
本発明の一の実施形態にかかるプラズマ処理装置の構成を示す模式図である。 上記実施形態において取り扱われる半導体ウェハの模式平面図である。 図２の半導体ウェハにおける部分拡大模式平面図である。 図３の半導体ウェハにおけるＡ−Ａ線矢視断面図である。 図３の半導体ウェハにおけるＢ部拡大模式図である。 上記実施形態における半導体チップの製造方法の工程を示すフローチャートである。 図６のフローチャートのそれぞれの工程を説明するための模式説明図であり、（Ａ）は半導体ウェハに保護シートが貼着された状態を示す図であり、（Ｂ）は半導体ウェハにマスク層が形成された状態を示す図であり、（Ｃ）は形成されたマスク層が加工されてマスクパターンが形成された状態を示す図であり、（Ｄ）はプラズマダイシングが施された状態を示す図である。 図６のフローチャートのそれぞれの工程を説明するための図７に続く模式説明図であり、（Ａ）はマスクパターンの除去が行われた状態を示す図であり、（Ｂ）は粘着シートが貼着された状態を示す図であり、（Ｃ）は保護シートが除去されるとともにＴＥＧの除去が行われている状態を示す図である。 上記実施形態の変形例にかかる素子形成領域及び分割領域の配置バリエーションを説明するための半導体ウェハの部分拡大模式説明図である。 図９の変形例にかかる配置バリエーションを説明するための半導体ウェハの部分拡大模式説明図である。 図１０の配置バリエーションの更なる変形例を説明するための半導体ウェハの部分拡大模式説明図である。 上記実施形態におけるマスクパターンの模式図である。
符号の説明
１ 半導体ウェハ
１ａ 回路形成面
１ｂ 被処理面
２ 半導体素子
３ ＴＥＧ
４ 保護シート
５ マスク層
５ａ 分割線用マスク除去部
５ｂ マスク
５ｃ マスクパターン
６ 粘着シート
１０ 半導体チップ
１１ 真空容器
１２ 処理室
１３ 下部電極
１４ 上部電極
１５ 多孔質プレート
１７ プラズマ発生用ガス供給部
１９ 排気ポンプ
２０ 高周波電源部
６１、７１ 交差部
６２、７２ 角部
６３ Ｒ部
７３ 面取り部
１０１ プラズマ処理装置
Ｒ１、Ｒ４、Ｒ４０、Ｒ５０ 素子形成領域
Ｒ２、Ｒ３、Ｒ３０ 分割領域
Ｒ２１ 領域幅縮小部
Ｒ２２、Ｒ３３ ＴＥＧ配置部
Ｒ３１ 第１分割領域
Ｒ３２ 第２分割領域

Claims (7)

  1. 分割領域により画定される複数の素子形成領域内に配置される半導体素子と、上記分割領域内に配置されるＴＥＧ（テスト・エレメント・グループ）とを、半導体ウェハの第１の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
    上記半導体ウェハにおいて、上記ＴＥＧが配置されるＴＥＧ配置部と、当該ＴＥＧ配置部よりもその領域幅が縮小された領域幅縮小部とを含むように上記分割領域を配置して、上記それぞれの素子形成領域の配置を画定し、
    当該半導体ウェハの上記第１の面において、当該画定された配置に基づいて、上記それぞれの素子形成領域内に上記半導体素子を形成するとともに、上記分割領域における上記ＴＥＧ配置部内に上記ＴＥＧを形成し、
    上記半導体ウェハの上記第１の面において、上記ＴＥＧと接触するように保護シートを貼り付けて、
    上記第１の面とは反対側の面である第２の面に、上記分割領域を画定するためのマスクを配置して、
    上記保護シートが貼り付けられかつ上記マスクが配置された上記半導体ウェハにおける上記第２の面よりプラズマエッチングを施して、上記分割領域に該当する部分を除去することにより、上記各々の素子形成領域を上記個々の半導体チップとして分割して、
    上記プラズマエッチングにて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記ＴＥＧ配置部内に残存しかつ上記保護シートに貼り付けられた状態の上記ＴＥＧの残部を、当該保護シートとともに除去することを特徴とする半導体チップの製造方法。
  2. 上記分割領域は、上記ＴＥＧの幅寸法よりも小さな幅を有する上記領域幅縮小部と、上記ＴＥＧの幅寸法よりも大きな幅寸法を有する上記ＴＥＧ配置部とを含むように配置される請求項１に記載の半導体チップの製造方法。
  3. 上記ＴＥＧ配置部は、上記素子形成領域の角部に隣接して配置される請求項１又は２に記載の半導体チップの製造方法。
  4. 上記それぞれの素子形成領域は矩形状の領域であって、上記分割領域は、隣接する上記それぞれの素子形成領域を第１の方向に分割する複数の第１分割領域と、当該第１の方向と直交する第２の方向に分割する複数の第２分割領域とを上記領域幅縮小部として含み、
    上記第１分割領域と上記第２分割領域の少なくとも１つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第１分割領域及び上記第２分割領域の幅を部分的に拡大することで上記ＴＥＧ配置部を形成して、上記分割領域の配置を行う請求項１に記載の半導体チップの製造方法。
  5. 上記それぞれの第１分割領域及び第２分割領域は、上記ＴＥＧの幅寸法よりも小さな幅寸法を有し、上記ＴＥＧ配置部は、上記ＴＥＧの幅寸法よりも大きな幅寸法を有する請求項４に記載の半導体チップの製造方法。
  6. 上記交差部に面する上記それぞれの素子形成領域の上記角部が略凸状湾曲部となるように、上記ＴＥＧ配置部を形成する請求項４又は５に記載の半導体チップの製造方法。
  7. 上記交差部に面する上記それぞれの素子形成領域の上記角部の面取りを行って、上記ＴＥＧ配置部を形成する請求項４又は５に記載の半導体チップの製造方法。
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