KR101179283B1 - 반도체 칩의 제조 방법 및 반도체 웨이퍼 - Google Patents

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Abstract

복수의 소자 형성 영역 내에 배치되는 반도체 소자와, 상기 각각의 소자 형성 영역을 획정하는 분할 영역 내에 배치되는 TEG를 구비한 반도체 웨이퍼에 있어서, 폭이 부분적으로 확대된 상기 분할 영역에 TEG 배치부를 형성하고, 이 TEG 배치부에 상기 TEG를 배치한다. 또한, 상기 반도체 웨이퍼에 보호 시트를 부착한 후, 플라즈마 에칭을 실시하고, 상기 보호 시트를 박리(剝離)하여, 상기 분할 영역 내에 잔류하고 또한 상기 보호 시트에 부착된 상태의 상기 TEG를, 상기 보호 시트와 함께 제거함으로써, 상기 각각의 소자 형성 영역을 개별화된 소자로 분할하여 반도체 칩을 제조한다.

Description

반도체 칩의 제조 방법 및 반도체 웨이퍼{MANUFACTURING METHOD FOR SEMICONDUCTOR CHIPS AND SEMICONDUCTOR WAFER}
본 발명은, 분할 영역에 의해서 획정(劃定)되는 복수의 소자 형성 영역 내에 배치된 반도체 소자와 상기 분할 영역 내에 배치된 TEG(test element group; 시험용 소자 그룹)가 형성된 반도체 웨이퍼, 및 상기 각각의 소자 형성 영역을 상기 분할 영역을 따라서 개별로 분할함으로써, 반도체 웨이퍼로부터 개별화된 상기 반도체 소자를 각각 포함하는 반도체 칩의 제조 방법에 관한 것이다.
종래부터, 이러한 반도체 웨이퍼를 분할함으로써, 복수의 반도체 칩을 제조하는 여러 가지 방법이 공지되어 있다. 예로서, 단결정 실리콘 등의 웨이퍼에 형성된 복수의 소자 형성 영역에 반도체 소자를 일괄적으로 형성하고, 인접하는 소자 형성 영역 사이에 배치된 분할 영역을 따라서 웨이퍼를 기계적으로 절단하여(즉, 다이싱에 의해서), 각각의 소자 형성 영역을 개별화함으로써 반도체 칩을 제조하는 방법이 공지되어 있다.
또한, 이러한 웨이퍼에는, TEG(Test Element Group; 시험용 소자 그룹)라고 하는 평가 소자(test device)가 분할 영역 내에 형성되어 있다. 반도체 칩의 제조 과정의 여러 공정에서는, 이와 같이 형성된 TEG를 이용하여 각종 특성을 조사함으로써, 실제의 소자 특성의 모니터링을 실행한다.
또한, 이러한 TEG는 일반적으로 웨이퍼의 주요 재료인 실리콘 및 실리콘 산화물 이외에, 여러 가지 금속 및 무기물을 함유하는 재료로 형성되는 경우가 많다. 또한, 형성된 TEG는 상기의 각종 특성을 조사한 후에는 불필요하게 되어서, 웨이퍼 다이싱 공정에서 분할 영역을 따라서 절단(다이싱)함으로써 이 TEG가 제거된다.
최근에는, 웨이퍼당 취득 가능한 반도체 칩의 수를 증가시키기 위하여 또는 소자 형성 영역을 확대하기 위하여 분할 영역의 축소화(협소화)가 진척되고 있지만, 각종 전기적 측정을 확실하게 실행하는 관점에서 TEG 형성 영역의 폭을 좁게 하는 데에는 한계가 있다. 따라서, TEG 형성 영역의 단부(端部; edge portion)와 분할 영역의 단부와의 사이의 간극을 좁게 함으로써, 상기 분할 영역의 협소화가 도모되고 있다.
한편, 웨이퍼를 다이싱할 때에는, 블레이드에 의한 절삭시의 충격에 의해서 미세한 파편을 발생하는 치핑(chipping) 또는 미세한 균열을 일으키는 마이크로크랙(microcrack)이 발생하기 쉬우므로, 소자 형성 영역으로부터 어느 정도 떨어진 위치에서 블레이드에 의한 절단을 실행할 필요가 있다. 따라서, 상기한 바와 같은 분할 영역의 협소화가 진행되면, 상기 절삭에 의해서 TEG를 완전히 제거할 수 없는 경우가 있다. TEG가 부분적으로 제거되지 않은 채로 잔류하면, 반도체 칩을 실장할 때에, TEG와 배선 패턴과의 접촉에 의해서 단락(短絡) 등이 발생하여, 회로 불량의 문제가 발생할 염려가 있다.
이러한 문제의 발생을 억제하기 위하여, 예로서, 일본국 특허 공개 공보 제 2002-231659호 및 제2001-60568호에 개시되어 있는 바와 같이, 절삭에 의한 TEG의 제거 방법으로서 여러 가지 방법이 고안되었다.
최근, 웨이퍼의 분할을 위한 새로운 다이싱 기술로서 플라즈마 에칭을 이용한 플라즈마 다이싱이 주목을 받고 있다(예로서, 일본국 특허 공개 공보 제2004-172365호 참조). 그러나, TEG는, 실리콘 및 실리콘 산화물과는 상이한, 여러 가지 금속 및 무기물로 형성되어 있는 경우가 많다. 따라서, 실리콘계 재료를 에칭하기 위한 가스를 사용하는 플라즈마 다이싱(예로서, 불소계 플라즈마를 이용한 플라즈마 다이싱)으로써는, 이 에칭에 의해서 TEG를 완전히 제거할 수 없어서, 제거되지 않은 채로 잔류하는 문제가 있다.
따라서, 플라즈마 다이싱의 실행시에, 사용하는 가스의 종류를 변경하여 에칭을 실행함으로써, 에칭에 의하여 TEG를 제거하는 것을 고려할 수 있다. 그러나, 이러한 경우에는, 에칭 가스의 종류를 변경하기 위한 시간과 노력이 필요하여, 반도체 칩의 제조 공정의 효율이 저해되는 문제가 있다.
따라서, 본 발명의 목적은, 상기 문제를 해결하는 것으로서, TEG가 형성된 웨이퍼를, 플라즈마 다이싱을 이용하여 개별 반도체 칩 소자로 분할하고, TEG를 효율적으로 제거하며, 또한 웨이퍼당 취득 가능한 반도체 칩의 수를 증가시키거나 또는 소자 형성 영역을 확대할 수 있는 반도체 칩의 제조 방법 및 반도체 웨이퍼를 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은 이하와 같이 구성되어 있다.
본 발명의 제1형태에 의하면, 반도체 웨이퍼의 제1면에, TEG가 배치되는 TEG 배치부와, 이 TEG 배치부의 폭보다 그 영역 폭이 축소된 영역 폭 축소부를 포함하도록 분할 영역을 배치하여, 상기 분할 영역에 의해서 획정되는 각각의 소자 형성 영역 내에 반도체 소자를 형성하고, 또한 상기 TEG 배치부에 TEG를 형성하는 단계와,
상기 반도체 웨이퍼의 상기 제1면에, 상기 TEG와 접촉하도록 보호 시트를 부착하는 단계와,
상기 반도체 웨이퍼의 상기 제1면의 반대측에 위치한 면인 제2면에, 상기 분할 영역을 획정하도록 마스크를 배치하는 단계와,
상기 보호 시트가 부착되고 또한 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼의 상기 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 상기 각각의 소자 형성 영역을, 개별화된 반도체 소자를 각각 포함하는 각각의 반도체 칩으로 분할하는 단계와,
플라즈마 에칭에 의해서 분할된 상기 각각의 반도체 칩으로부터 상기 보호 시트를 박리(剝離)하여, 상기 TEG 배치부 내에 잔류하고 또한 상기 보호 시트에 부착된 상기 TEG의 잔류 부분을, 상기 보호 시트와 함께 제거함으로써, 개별화된 반도체 칩을 형성하는 단계를 포함하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제2형태에 의하면, 제1형태에 있어서, 상기 반도체 소자와 상기 TEG를 형성함에 있어서, 상기 분할 영역은, 상기 TEG의 폭 치수보다 작은 폭을 갖는 상기 영역 폭 축소부와, 상기 TEG의 폭 치수보다 큰 폭 치수를 갖는 상기 TEG 배치부를 포함하도록 배치되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제3형태에 의하면, 제1형태에 있어서, 상기 반도체 소자와 상기 TEG를 형성함에 있어서, 상기 분할 영역은, 상기 TEG 배치부가 상기 소자 형성 영역의 각부(角部)에 인접하여 배치되도록 배치되는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제4형태에 의하면, 제1형태에 있어서,
상기 각각의 소자 형성 영역은 직사각형 형상의 영역이고,
상기 분할 영역은, 서로 인접하는 상기 각각의 소자 형성 영역을 제1방향으로 분할하는 복수의 제1분할 영역과, 이 제1방향과 직교하는 제2방향으로 분할하는 복수의 제2분할 영역을 상기 영역 폭 축소부로서 포함하고,
상기 제1분할 영역과 상기 제2분할 영역의 적어도 1개의 교차부에 면하는 상기 각각의 소자 형성 영역의 각부(角部)가 그 내측으로 후퇴되도록 상기 제1분할 영역 및 상기 제2분할 영역의 폭을 부분적으로 확대함으로써 상기 TEG 배치부를 형성하는 방식으로, 상기 분할 영역을 배치하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제5형태에 의하면, 제4형태에 있어서, 상기 각각의 제1분할 영역 및 제2분할 영역의 폭 치수는, 상기 TEG의 폭 치수보다 작고, 상기 TEG 배치부의 폭 치수는, 상기 TEG의 폭 치수보다 큰 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제6형태에 의하면, 제4형태에 있어서, 상기 교차부에 면하는 상기 각각의 소자 형성 영역의 상기 각부(角部)가 대략 볼록 형상의 만곡부(灣曲部)가 되도록 상기 TEG 배치부를 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제7형태에 의하면, 제4형태에 있어서, 상기 교차부에 면하는 상기 각각의 소자 형성 영역의 상기 각부(角部)를 모따기 가공(chamfering)을 실시함으로써, 상기 TEG 배치부를 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제8형태에 의하면,
복수의 소자 형성 영역과, 상기 각각의 소자 형성 영역을 획정하는 분할 영역이 배치된 회로 형성면을 갖는 기판(substrate)과,
각각의 소자 형성 영역 내에 각각 배치되는 복수의 반도체 소자와,
TEG 배치부와 이 TEG 배치부의 폭보다 그 영역 폭이 축소된 영역 폭 축소부를 포함하는 상기 분할 영역의 상기 TEG 배치부에 배치되는 TEG(test element group; 시험용 소자 그룹)를 포함하는 반도체 웨이퍼가 제공된다.
본 발명의 제9형태에 의하면, 제8형태에 있어서, 상기 분할 영역은, 상기 TEG의 폭 치수보다 작은 폭을 갖는 상기 영역 폭 축소부와, 상기 TEG의 폭 치수보다 큰 폭 치수를 갖는 상기 TEG 배치부를 포함하도록 형성되어 있는 것을 특징으로 하는 반도체 웨이퍼가 제공된다.
본 발명의 제10형태에 의하면, 제8형태에 있어서,
상기 각각의 소자 형성 영역은 직사각형 형상의 영역이고,
상기 분할 영역은, 서로 인접하는 상기 각각의 소자 형성 영역을 제1방향으로 분할하는 복수의 제1분할 영역과, 이 제1방향과 직교하는 제2방향으로 분할하는 복수의 제2분할 영역을 상기 영역 폭 축소부로서 포함하고,
상기 제1분할 영역과 상기 제2분할 영역의 적어도 1개의 교차부에 면하는 상기 각각의 소자 형성 영역의 각부(角部)가 그 내측으로 후퇴되도록 상기 제1분할 영역 및 상기 제2분할 영역의 폭을 부분적으로 확대하여 형성된 상기 TEG 배치부가 배치되어 있는 것을 특징으로 하는 반도체 웨이퍼가 제공된다.
본 발명의 상기 형태에 의하면, 분할 영역에 TEG가 형성되어 있는 반도체 웨이퍼를 이 분할 영역을 따라서 각각의 소자 형성 영역의 개별 소자로 분할하여 반도체 칩을 제조하는 방법으로써, 상기 TEG가 배치되는 TEG 배치부와, 이 TEG 배치부의 폭보다 그 영역 폭이 축소된 영역 폭 축소부를 포함하는 상기 분할 영역을 형성함으로써, 상기 영역 폭 축소부의 영역 폭을, 상기 TEG의 폭에 대한 제약을 받지 않고, 그 영역 폭을 자유롭게 축소하여 결정할 수 있다. 이에 따라서, 상기 분할 영역에서의 상기 영역 폭 축소부의 영역 폭을, 플라즈마 에칭에 의해서 영역을 분할할 수 있는 정도까지 축소함으로써, 서로 인접하는 소자 형성 영역의 단부 사이의 거리를 짧게 할 수 있다. 따라서, 반도체 웨이퍼에 있어서, 상기 분할 영역 전체의 면적을 축소할 수 있고, 단위 면적당 취득 가능한 반도체 칩의 수를 증가시키거나 또는 소자 형성 영역의 면적을 확대할 수 있는 반도체 칩의 제조 방법을 제공할 수 있다.
특히, 분할 영역에 있어서, 상기 TEG 배치부의 폭 치수를 상기 TEG의 폭 치수보다 크게 설정하고, 또한 상기 TEG의 폭 치수보다 작게 설정된 폭 치수를 갖는 상기 영역 폭 축소부를 포함하도록 상기 분할 영역을 배치함으로써, TEG가 배치되어 있지 않은 부분에서의 상기 분할 영역의 폭(즉, 상기 영역 폭 축소부의 폭)을, 상기 TEG의 폭보다도 작게 할 수 있고, 상기 분할 영역 전체의 영역 면적을 구체적으로 축소할 수 있다.
또한, 서로 반대 방향으로 배치되는 제1분할 영역과 제2분할 영역의 교차부에서, 이 교차부에 면하는 상기 각각의 소자 형성 영역의 각부(角部)가 후퇴되도록 상기 제1분할 영역 및 상기 제2분할 영역의 폭을 확대함으로써, 상기 TEG 배치부를 형성하여 배치할 수 있다.
또한, 상기한 바와 같은 효과는, 상기 반도체 칩의 제조 방법에 의해서만이 아니고, 이러한 상기 분할 영역의 배치에 의해서 획정된 상기 각각의 소자 형성 영역에 반도체 소자가 형성되고, 또한 상기 TEG 배치부에 상기 TEG가 형성된 반도체 웨이퍼에 있어서도 마찬가지로 얻을 수 있다.
또한, 특성 조사를 위하여 반도체 칩의 제조 과정에서 분할 영역 내에 형성되는 TEG는, 플라즈마 에칭에 의해서 에칭되는 대상 재료인 실리콘 및 실리콘 산화물 재료로 형성되고, 또한 그 재료들과는 상이한, 예로서, 금속 또는 무기물을 함유하는 재료로 형성된다. 그러므로, 상기 반도체 칩의 개별화를 위한 플라즈마 에칭에 의해서는, 상기 TEG를 제거할 수 없는 종래의 문제의 해결 방안으로서, 플라즈마 에칭을 실시하여, 상기 TEG를 상기 각각의 반도체 칩으로부터 분리한 후, 상기 반도체 웨이퍼의 제1면에 보호 목적으로 부착된 보호 시트를, 상기 제1면으로부터 박리함으로써, 상기 보호 시트와 접촉하여 부착되어 있는 상기 TEG를 각각의 반도체 칩의 사이에 위치한 상기 분할 영역으로부터 제거할 수 있다.
따라서, 플라즈마 에칭을 이용하여 반도체 웨이퍼를 분할 처리하는 경우에도, 상기 TEG의 제거를 위하여 가스의 종류를 고의로 변경하여 플라즈마 에칭을 실행할 필요를 없앨 수 있음과 더불어, 단지 상기 보호 시트를 박리하는 작업을 실행하는 것만으로 상기 TEG를 제거할 수 있어서, 효율적인 작업으로 TEG의 제거를 실현할 수 있다.
도 1은 본 발명의 하나의 실시형태에 의한 플라즈마 처리 장치의 구성을 나타내는 개략도.
도 2는 상기 실시형태에서 취급되는 반도체 웨이퍼의 개략 평면도.
도 3은 도 2의 반도체 웨이퍼의 부분 확대 개략 평면도.
도 4는 도 3의 반도체 웨이퍼에서의 A-A선을 따라서 본 단면도.
도 5는 도 3의 반도체 웨이퍼에서의 B부 확대 개략도.
도 6은 상기 실시형태의 반도체 칩의 제조 방법의 공정을 나타내는 흐름도.
도 7A 내지 7D는 도 6의 흐름도의 각각의 공정을 설명하기 위한 개략 설명도로서, 도 7A는 반도체 웨이퍼에 보호 시트가 부착된 상태를 나타내는 도면이고, 도 7B는 반도체 웨이퍼에 마스크 층이 형성된 상태를 나타내는 도면이고, 도 7C는 형성된 마스크 층이 가공되어서 마스크 패턴이 형성된 상태를 나타내는 도면이고, 도 7D는 플라즈마 다이싱이 실시된 상태를 나타내는 도면.
도 8A 내지 8C는 도 7D에 이어서 도 6의 흐름도의 각각의 공정을 설명하기 위한 개략 설명도로서, 도 8A는 마스크 패턴이 제거된 상태를 나타내는 도면이고, 도 8B는 부착 시트가 부착된 상태를 나타내는 도면이고, 도 8C는 보호 시트의 제거와 함께 TEG가 제거되는 상태를 나타내는 도면.
도 9는 상기 실시형태의 변형예에 의한 소자 형성 영역 및 분할 영역의 배치 변화를 설명하기 위한 반도체 웨이퍼의 부분 확대 개략 설명도.
도 10은 도 9의 변형예에 의한 배치 변화를 설명하기 위한 반도체 웨이퍼의 부분 확대 개략 설명도.
도 11은 도 10의 추가적인 변형예에 의한 배치 변화를 설명하기 위한 반도체 웨이퍼의 부분 확대 개략 설명도.
도 12는 상기 실시형태에 있어서의 마스크 패턴의 개략도.
본 발명의 설명을 진행하기 전에 첨부 도면에 걸쳐서 동일한 부분은 동일한 참조 번호를 붙인 것을 유념해야 한다.
이하, 본 발명의 하나의 실시형태를 도면을 참조하여 상세히 설명한다.
본 발명의 하나의 실시형태에 의한 반도체 칩의 제조 방법을 설명하는 데에 있어서, 우선 이 제조 방법에 사용되는 장치의 구성을 설명한다.
본 실시형태의 제조 방법에 의하면, 반도체 웨이퍼를 복수의 반도체 칩으로 분할함으로써, 반도체 칩을 제조하는 반도체 칩 제조 장치의 일례인 플라즈마 처리 장치(101)를 사용한다. 도 1은 플라즈마 처리 장치(101)의 구성을 개략적으로 나타내는 개략 구성도이다. 이 플라즈마 처리 장치(101)는, 복수의 소자 형성 영역에 반도체 소자가 형성된 반도체 웨이퍼에 대하여, 플라즈마 에칭을 실시함으로써, 각각의 소자 형성 영역을, 각각의 반도체 소자를 포함하는 개별 반도체 칩 소자로 분할(플라즈마 다이싱 공정)하는 장치이다. 우선, 이 플라즈마 처리 장치(101)의 개략 구성에 대하여 도 1을 참조하여 이하에 설명한다.
도 1에 나타내는 바와 같이, 플라즈마 처리 장치(101)는, 반도체 웨이퍼(1)에 플라즈마 처리를 실행하기 위한 밀폐된 공간인 처리실(12)을 그 내부에 형성하는 진공 용기(11)를 구비하고 있다. 이 진공 용기(11)의 내부에는, 하부 전극(제1전극)(13)과 상부 전극(제2전극)(14)이 서로 대향하여 평행하게 배치되어 있다. 또한, 하부 전극(13)의 도면에 나타낸 상면에는, 대략 원반 형상의 반도체 웨이퍼(1)를 장착할 수 있는 장착면(13a)이 형성되어 있다. 또한, 이 장착면(13a)은, 진공 흡착 또는 정전 흡착에 의해서 이 장착된 반도체 웨이퍼(1)를 해제 가능하게 흡착 지지하는 기능이 있다. 하부 전극(13)은, 절연체를 사이에 두고 진공 용기(11) 내에 배치되어 있어서, 하부 전극(13)과 진공 용기(11)는 상기 절연체에 의해서 전기적으로 서로 절연되어 있다.
또한, 상부 전극(14)에는, 이 상부 전극(14)과 하부 전극(13)과의 사이에 형성된 공간(방전 공간) 내에 플라즈마 발생용 가스를 공급하기 위한 통로인 가스 공급 구멍(14a)이 상부 전극(14)의 내부를 통과하도록 형성되어 있다. 또한, 상부 전극(14)에 있어서, 진공 용기(11)의 외부와 연통하도록 형성된 가스 공급 구멍(14a)의 일단은, 진공 용기(11)의 외부에 설치된 플라즈마 발생용 가스 공급부(17)에 접속되어 있어서, 플라즈마 발생용 가스 공급부(17)로부터, 예로서 4불화탄소(CF4)나, 6불화황(SF6) 등을 포함하는 불소계의 플라즈마 발생용 가스를, 가스 공급 구멍(14a)을 통하여 처리실(12) 내에 공급할 수 있게 되어 있다. 플라즈마 발생용 가스 공급부(17)와 가스 공급 구멍(14a)의 상기 일단과의 사이의 가스 공급용 통로의 도중에는, 공급 가스 유량을 원하는 유량으로 조절하는 가스 유량 조절부(도시되어 있지 않음)가 설치되어 있는 것을 염두에 두어야 한다. 또한, 상부 전극(14)의 도면에 나타낸 하면에는 다공질(多孔質) 플레이트(15)가 설치되어 있어서, 가스 공급 구멍(14a)을 통하여 공급된 플라즈마 발생용 가스를, 이 다공질 플레이트(15)를 통하여, 하부 전극(13)의 장착면(13a)에 장착된 반도체 웨이퍼(1)에 균일하게 분사하도록 처리실(12) 내에 공급할 수 있다.
또한, 플라즈마 처리 장치(101)는, 처리실(12) 내부를 배기함으로써, 처리실(12)의 내부 압력을 원하는 압력으로 감소시키는(즉, 진공화하는) 배기 장치의 일례인 배기 펌프(19)를 구비하고 있다. 또한, 하부 전극(13)에는 고주파 전원부(20)가 전기적으로 접속되어 있어서, 고주파 전원부(20)로부터 하부 전극(13)에 고주파 전압을 인가할 수 있게 되어 있다.
상기 구성의 플라즈마 처리 장치(101)에서는, 하부 전극(13)의 장착면(13a)에 반도체 웨이퍼(1)를 장착하고, 진공 용기(11)를 밀폐한 후, 배기 펌프(19)로써 처리실(12)의 내부를 배기하여 진공화하고, 또한 플라즈마 발생용 가스 공급부(17)로부터 소정의 양의 플라즈마 발생용 가스를 처리실(12) 내에 공급한 상태에서, 고주파 전원부(20)를 구동하여 하부 전극(13)에 고주파 전압을 인가함으로써, 상부 전극(14)과 하부 전극(13)과의 사이의 방전 공간에 불소계의 플라즈마를 발생시킬 수 있다. 이와 같이 발생된 플라즈마를 반도체 웨이퍼(1)의 표면에 조사함으로써, 이 플라즈마가 조사된 표면을 에칭할 수 있다(즉, 플라즈마 에칭을 실시한다).
이어서, 플라즈마 처리 장치(101)에서 플라즈마 다이싱 공정 등이 실시되는 반도체 웨이퍼(1)에 대하여 설명한다. 설명을 위하여, 반도체 웨이퍼(1)에서의 각각의 반도체 소자가 형성되는 회로 형성면(제1면 또는 소자 형성 영역면)(1a)의 개략 평면도를 도 2에 나타낸다.
도 2에 나타내는 바와 같이, 반도체 웨이퍼(1)의 회로 형성면(1a)에는, 복수의 소자 형성 영역 R1이 격자 형상으로 배열되어 있다. 각각의 소자 형성 영역 R1은, 제조되는 반도체 칩의 크기에 따라서 그 크기가 결정되고, 예로서 직사각형 형상의 영역으로서 배치되어 있다. 이 경우, 도 3은 반도체 웨이퍼(1)의 회로 형성면(1a)의 부분 확대 개략 평면도를 나타내고, 도 4는 도 3의 반도체 웨이퍼(1)에서의 A-A선을 따라서 본 개략 단면도를 나타낸다.
도 3에 나타내는 바와 같이, 서로 인접하는 소자 형성 영역 R1의 사이에는, 소정의 폭을 갖는 대략 선상(線狀)(띠 형상)의 영역(즉, 길이 방향에 비하여 충분히 작은 폭을 갖는 영역)인 분할 영역 R2가 배치되어 있다. 이 분할 영역 R2는, 반도체 웨이퍼(1)의 회로 형성면(1a)에 대략 격자 형상으로 배열되어서, 각각의 소자 형성 영역 R1을 획정하는 영역으로서의 역할을 하고, 또한 1개의 소자 형성 영역 R1과의 관계에 대해서는, 그 소자 형성 영역 R1의 외주에 배치된 프레임 형상의 영역으로 되어 있다. 또한, 이 분할 영역 R2는, 이후에 설명하는 플라즈마 다이싱 공정에서, 각각의 소자 형성 영역 R1을 개별로 분할하는 분할 위치에 배치되어 있다. 또한, 각각의 소자 형성 영역 R1 내에는, 반도체 소자(2)가 형성되어 있다.
구체적으로는, 도 4에 나타내는 바와 같이, 반도체 웨이퍼(1)는, 원판 형상의 실리콘 기판(51)으로 형성되어 있고, 그 회로 형성면(1a)의 각각의 소자 형성 영역 R1에 해당하는 부분에, 실리콘 산화막(52)을 사이에 두고 소자층(device layer)(53)을 형성함으로써 반도체 소자(2)가 각각 형성된다. 또한, 반도체 웨이퍼(1)의 회로 형성면(1a)의 서로 인접하는 각각의 소자 형성 영역 R1의 사이에 배치된 분할 영역 R2에 해당하는 부분에는, 실리콘 산화막(54)을 사이에 두고 "시험용 소자 그룹"인 TEG(3)가 형성되어 있다. 여기서, TEG는, 실제의 소자의 패턴을 테스트하는 것이 곤란한 경우에, 테스트에 필요한 특성 및 형상을 평가할 수 있도록 용도에 따라서 설계되고, 또한 소자 패턴 이외의 장소에 배치된 테스트 패턴으로서, 복수의 패턴(시험용 소자)의 조합으로 된다. 또한, TEG는, 반도체 칩의 제조 과정에서 형성되는 평가 소자이고, 실리콘 및 실리콘 산화물 재료로 형성되고 또한 그 재료들과는 상이한, 예로서, 금속 또는 무기물을 함유하는 재료로 형성된다. 예로서, TEG(3)는 반도체 소자의 소자층(53)의 재료와 마찬가지의 Al, AlSi, Al-Si-Cu 등의 재료로 형성되어 있다.
또한, 도 3 및 도 4에 나타내는 바와 같이, 각각의 소자 형성 영역 R1에 실리콘 산화막(52), 각각의 분할 영역 R2에 실리콘 산화막(54)이 서로 분리되어 형성되어 있다. 즉, 각각의 반도체 소자(2)와 TEG(3)는, 서로 분리되도록 형성되어 있고, 예로서, 양자 사이에는 실리콘 산화막이 존재하지 않는 미소한 간극이 존재하고 있다. 또한, 예로서, 도 3에 나타내는 바와 같이, 이와 같이 형성된 TEG(3)에는, 예로서, 대략 정방형(正方形)의 평면 형상, 및 분할 영역 R2의 길이 방향을 따라서 연장되는 장방형의 평면 형상을 포함하는 여러 가지 형상의 것이 있다.
여기서, 도 5는 도 3에 나타내는 TEG(3)가 형성되어 있는 분할 영역 R2의 B부의 확대 개략도를 나타낸다. 도 5에 나타내는 바와 같이, 대략 선상(또는 대략 띠 형상)의 영역인 분할 영역 R2는, TEG(3)가 배치되는 영역인 TEG 배치부 R22와, 이 TEG 배치부 R22의 영역 폭에 대하여 그 영역 폭이 축소된 영역 폭 축소부(또는 영역 폭 협소부) R21을 구비하고, 이러한 2종류의 영역이 조합되어서 일체적인 영역으로서 분할 영역 R2가 형성되어 있다.
또한, 도 5에 나타내는 바와 같이, TEG 배치부 R22의 폭 치수 d2는 TEG(3)의 폭 치수 d0보다 크고, 또한 역으로, 영역 폭 축소부 R21의 폭 치수 d1은 TEG(3)의 폭 치수 d0보다 작다. 이와 같이 TEG 배치부 R22를 형성함으로써, TEG(3)를 TEG 배치부 R22에 배치할 수 있고, 또한 영역 폭 축소부 R21을 사이에 두고 배치되어 있는 소자 형성 영역 R1의 단부(端部) 간의 거리를 짧게 설정할 수 있다. 또한, 도 3에 나타내는 바와 같이, 대략 격자 형상으로 배열(즉, 종방향 및 횡방향으로 배열)되어 있는 분할 영역 R2는, 예로서, 복수의 TEG 배치부 R22와 복수의 영역 폭 축소부 R21을 조합하여 일체적으로 형성되고, 각각의 TEG 배치부 R22에 TEG(3)가 배치 되어 있다. 또한, 도 3에 나타내는 바와 같이, 반도체 웨이퍼(1)에, 상이한 형상 및 크기의 복수 종류의 TEG(3)가 형성되는 경우에는, 각각의 TEG(3)의 형상 및 크기에 따라서 복수 종류의 TEG 배치부 R22가 형성된다. 또한, 이 TEG 배치부 R22의 영역 폭은 영역 폭 축소부 R21의 폭에 대하여 확대되어 있으므로, 이 TEG 배치부를 영역 폭 확대부(또는 광폭 영역부)라고 할 수도 있다.
또한, 이와 같이 분할 영역 R2에 TEG 배치부 R22를 형성함으로써, 분할 영역 R2에 의해서 획정되는 소자 형성 영역 R1은, 그 대략 직사각형 형상의 외주 단부의 일부가 내측으로 후퇴되도록 형성된다. 이 소자 형성 영역 R1 내에 형성되는 반도체 소자(2)의 외주 단부의 형상은 상기 부분적으로 후퇴된 형상에 맞추어질 필요가 있지만, TEG(3) 자체가 반도체 소자(2)에 비하여 충분히 작고, 반도체 소자(2)의 단부 형상이 그 내부에 형성되는 회로 배치에 의한 어느 정도의 변형을 충분히 견딜 수 있기 때문에, 특별한 문제는 발생하지 않는다. 예로서, 도 4 및 도 5에서, 소자 형성 영역 R1의 폭 치수를 1～20 mm로 설정하고, TEG 배치부 R22의 폭 치수 d2를 30～50 ㎛로 설정하고, 영역 폭 축소부 R21의 폭 치수 d1을 5～20 ㎛로 설정하고, 또한 TEG(3)의 폭 치수 d0을 20～30 ㎛로 설정함으로써, 각각의 소자 형성 영역 R1 및 분할 영역 R2의 배치를 결정할 수 있다. 또한, 도 3에서, 예로서, 대략 직사각형 형상의 TEG(3)를, 그 길이 치수가 수 100 ㎛ 정도가 되도록 형성할 수 있고, 또한 대략 정방형상의 TEG(3)를, 한 변이 1～20 ㎛ 정도의 치수가 되도록 형성할 수 있다.
이어서, 상기 구성의 플라즈마 처리 장치(101)를 이용하여 실행되는 반도체 웨이퍼(1)의 분할 처리를 포함하는 일련의 반도체 칩의 제조 공정을 이하에 설명한다. 설명을 위하여, 반도체 칩의 제조 공정의 순서를 나타내는 흐름도를 도 6에 나타내고, 이 순서를 설명하기 위한 개략 설명도를 도 7A～7D 및 도 8A～8C에 나타낸다.
우선, 도 6의 흐름도의 단계 S1에서, 반도체 웨이퍼(1)의 회로 형성면(1a)에 대하여, 각각의 소자 형성 영역 R1과 분할 영역 R2의 배치를 결정한다(영역 배치 결정 공정). 구체적으로는, 도 3 및 도 5에 나타내는 바와 같이, 형성해야 할 반도체 소자(2)의 크기에 따라서 소자 형성 영역 R1의 크기를 결정하고, 인접하는 소자 형성 영역 R1을 이후에 설명하는 플라즈마 다이싱으로써 분할하는 데에 필요한 분할 영역 R2의 폭 치수에 따라서 산출되는 폭 치수 d1을 이용하여 영역 폭 축소부 R21을 배치한다. 또한, 형성되는 TEG(3)의 폭 치수 d0 및 크기(예로서, 길이 방향의 길이 치수 등)에 따라서 TEG 배치부 R22를 배치하여, 분할 영역 R2의 배치를 결정한다. 이러한 공정을 통하여, 반도체 웨이퍼(1)에, 각각의 소자 형성 영역 R1의 배치와, 각각의 영역 폭 축소부 R21 및 TEG 배치부 R22를 포함하는 분할 영역 R2의 배치가 결정된다. 또한, 이러한 영역 배치 결정 공정은, 예로서, 이러한 배치 결정용 프로그램을 컴퓨터 등의 연산 수단을 이용하여 동작시킴으로써 실시할 수 있다.
이어서, 상기와 같이 결정된 영역 R1 및 R2의 배치 데이터에 따라서, 도 4에 나타내는 바와 같이 반도체 웨이퍼(1)의 회로 형성면(1a)에, 성막(成膜), 노광(露光), 에칭 등의 공정 처리를 실시함으로써, 각각의 소자 형성 영역 R1 내에 반도체 소자(2)를 형성한다(단계 S2: 반도체 소자 형성 공정). 또한, 반도체 소자 형성 공정에 의해서, 분할 영역 R2의 각각의 TEG 배치부 R22 내에 TEG(3)가 형성된다. 이와 같이 형성된 반도체 웨이퍼가 도 2 및 3에 나타내는 반도체 웨이퍼(1)이다. 상기한 바와 같은 반도체 소자 형성 공정에서는, TEG(3)를 이용하여, 형성된 반도체 소자(2)의 각종 특성을 검사한다(검사 공정).
이어서, 도 7A에 나타내는 바와 같이, 상기 검사 공정이 완료된 반도체 웨이퍼(1)의 회로 형성면(1a)이 이후에 실행되는 처리시에 손상되지 않도록, 회로 형성면(1a)에 보호 시트(4)가 접착제에 의해서 박리 가능하게 부착된다(단계 S3: 보호 시트 부착 공정). 회로 형성면(1a)에 형성된 반도체 소자(2) 및 TEG(3)로 인하여, 반도체 소자(2) 및 TEG(3)의 도면에 나타내는 상면에 보호 시트(4)가 부착된다. 사용되는 보호 시트(4)는, 회로 형성면(1a)의 전면(全面)을 피복하고 또한 반도체 웨이퍼(1)의 단부로부터 외측으로 돌출하지 않도록, 반도체 웨이퍼(1)의 외형과 대략 동일한 형상으로 형성된 것을 염두에 두어야 한다. 상기한 바와 같은 형상의 보호 시트(4)를 사용함으로써, 이후의 처리, 예로서 플라즈마 처리시에, 반도체 웨이퍼(1)로부터 돌출된 보호 시트(4)가 플라즈마에 의해서 소손(燒損)되는 손상의 발생을 방지할 수 있다.
이어서, 도 6의 단계 S4에서, 반도체 웨이퍼(1)의 회로 형성면(1a)의 반대측에 위치한 표면(제2면)인 처리 대상면(1b)에 마스크 층(5)이 형성된다(단계 S4: 마스크 층 형성 공정). 마스크 층(5)은, 이후에 설명하는 플라즈마 다이싱 공정에 사용되는 마스크 패턴을 형성하기 위한 것이고, 불소계 가스를 이용한 플라즈마에 대 하여 내성(耐性)이 있는 재료, 예로서 알루미늄 또는 수지(예로서, 감광성(感光性) 레지스트(resist))로 형성된다. 도 7B는, 도 7A에 나타내는 반도체 웨이퍼(1)에 대하여 회로 형성면(1a)과 처리 대상면(1b)이 반전된 상태를 나타낸다. 본 실시형태에서는, 보호 시트 부착 공정 후에, 마스크 층 형성 공정을 실행하는 경우에 대하여 설명하지만, 상기 경우 대신에, 양 공정의 사이에, 반도체 웨이퍼(1)의 두께를 감소시키는 시닝(thinning) 공정을 실행하는 경우라도 좋다.
알루미늄을 사용하는 경우에, 처리 대상면(1b) 상에 증착에 의해서 알루미늄 박막을 형성하는 방법, 및 박상(箔狀)의 알루미늄 박막을 부착하는 방법 등을 사용한다. 또한, 레진을 사용하는 경우에는, 막상(膜狀)으로 형성된 레진을 부착하는 방법, 및 액상의 수지를 스핀 코팅법(spin coat method) 등을 이용하여 처리 대상면(1b)에 도포한 후 소성 처리를 추가로 실시함으로써 마스크 층을 형성하는 방법 등을 사용할 수도 있다.
이어서, 도 7C에 나타내는 바와 같이, 레이저 처리에 의해서 마스크 층(5)이 부분적으로 제거되어서 원하는 마스크 패턴이 형성된다(단계 S5: 마스크 패턴 형성 공정). 이러한 마스크 층(5)의 부분적인 제거는, 예로서 레이저 빔을 이용하여, 미리 설정된 원하는 패턴에 따라서 마스크 층(5)에 레이저 빔을 조사함으로써 실행할 수 있다. 또한, 이러한 원하는 패턴으로서, 반도체 웨이퍼(1)의 분할 영역 R2에 해당하는 부분에 배치된 마스크 층(5)이 제거된 패턴이 형성된다. 특히, 분할 영역 R2는, 각각의 영역 폭 축소부 R21과 TEG 배치부 R22의 존재에 의해서, 장소에 따라서 그 폭 치수가 상이한 형상을 갖게 된다. 마스크 층(5)은 이러한 형상에 일치하 도록 제거되어서, 원하는 마스크 패턴이 형성된다.
또한, 마스크 패턴 형성 공정을 실시함으로써, 도 7C에 나타내는 바와 같이 각각의 분할 영역 R2에 해당하는 부분의 마스크 층(5)을 부분적으로 제거하여 분할선용 마스크 제거부(5a)가 형성된다. 또한, 마스크(5b)는, 마스크 제거부(5a)가 제거된 나머지의 마스크 층(5)으로 형성되고, 마스크 패턴(5c)은, 각각의 마스크(5b)와 마스크 제거부(5a)로 형성된다. 여기서, 도 12는 이와 같이 형성된 마스크 패턴(5c)의 평면적인 개략도를 나타낸다. 또한, 도 12는, 반도체 웨이퍼(1)로부터 마스크 패턴(5c)만을 추출하여 나타낸 도면이고, 마스크(5b) 부분은 빗금으로 표시되어 있다. 도 12에 나타내는 바와 같이, 마스크 패턴(5c)에는, 각각의 TEG 배치부 R22의 형상에 해당하는 형상을 갖는 TEG 배치부용 마스크 제거부(5a-2)와, 각각의 영역 폭 축소부 R21의 형상에 해당하는 형상을 갖는 영역 폭 축소부용 마스크 제거부(5a-1)가 형성되어 있고, 이에 따라서 분할선용 마스크 제거부(5a)가 일체로 형성되어 있다. 또한, 이러한 단계 S4의 마스크 층 형성 공정과 단계 S5의 마스크 패턴 형성 공정을 결합한 공정이 마스크 형성 공정(단계 S10)이 된다. 마스크 층(5)을 감광성 수지로 형성한 경우에는, 노광, 현상을 거쳐서 마스크 패턴을 형성하는 방법도 적용할 수 있다. 또한, 상기와 같이 마스크 층(5)을 가공하여, 마스크 패턴(5c)을 형성하는 경우 대신에, 마스크 패턴(5c)이 형성된 시트(sheet) 상(狀)의 마스크(5b)가, 반도체 웨이퍼(1)에의 피처리면(1b)에 배치되도록 하는 경우라도 좋다.
이어서, 이와 같이 마스크 패턴(5c)이 형성된 반도체 웨이퍼(1)에 플라즈마 에칭을 실시함으로써, 각각의 소자 형성 영역 R1을 개별로 분할하여, 반도체 소자(2)를 포함하는 개별 반도체 칩(10) 소자를 형성하는 방법에 대하여 설명한다(단계 S6: 플라즈마 다이싱 공정(또는 플라즈마 에칭 공정)).
구체적으로는, 도 1에 나타낸 플라즈마 처리 장치(101)에서는, 반도체 웨이퍼(1)를, 하부 전극(13)의 장착면(13a) 상에, 마스크 패턴(5c)이 형성된 처리 대상면(1b)을 상면으로 하여 보호 시트(4)를 사이에 두고 장착한다. 이어서, 진공 용기(11)를 밀폐하고, 배기 펌프(19)를 구동하여 처리실(12) 내부를 진공화한다(예로서, 약 100 Pa). 또한, 플라즈마 발생용 가스 공급부(17)로부터, 유량이 조절된 가스를 가스 공급 구멍(14a) 및 다공질 플레이트(15)를 통하여 처리실(12)의 내부에 공급한다. 상기 상태에서 고주파 전원부(20)로부터 하부 전극(13)에 고주파 전압을 인가함으로써, 상부 전극(14)과 하부 전극(13)과의 사이의 방전 공간에 플라즈마를 발생시킬 수 있다.
이 방전 공간에 발생된 플라즈마는, 하부 전극(13)의 장착면(13a) 상에 장착된 반도체 웨이퍼(1)의 처리 대상면(1b) 상에 형성된 마스크 패턴(5c)에 조사된다. 이러한 플라즈마의 조사에 의해서, 분할선용 마스크 제거부(5a), 또는 마스크(5b)가 배치되어 있지 않은 노출된 표면에 해당하는 처리 대상면(1b)의 표면에 플라즈마가 조사된다. 이러한 플라즈마의 조사에 의해서, 노출된 처리 대상면(1b)에 에칭이 실시된다. 이와 같이 플라즈마를 조사함으로써, 처리 대상면(1b)의 노출 표면이 에칭된다.
반도체 웨이퍼(1)의 처리 대상면(1b)의 노출 표면에 대하여 플라즈마 에칭을 실시함으로써, 이 노출 표면에 해당하는 부분의 반도체 웨이퍼(1)의 두께가 감소하여, 최종적으로는 이 부분이 제거된다. 이에 따라서, 도 7D에 나타내는 바와 같이, 반도체 웨이퍼(1)는 분할 영역 R2를 따라서 각각의 반도체 소자(2)를 포함하는 반도체 칩(10)의 개별 소자로 분할된다.
또한, 분할 영역 R2에는, 복수의 영역 폭 축소부 R21과 TEG 배치부 R22가 형성되고, 이들 부분 R21과 R22의 사이에는 영역 폭이 상이한 이들 부분 R21과 R22를 서로 연결하는 연결부가 존재한다. 분할 수단으로서 플라즈마 에칭을 이용함으로써, 이 연결부의 형상에 따라서 각각의 소자 형성 영역 R1의 분할을 실행할 수 있다.
플라즈마 에칭에는, 실리콘 및 실리콘 산화물을 제거할 목적으로, 예로서 불소계 플라즈마가 이용된다. 그러나, 불소계 플라즈마를 이용한 에칭의 경우에 주로 금속 및 무기물을 함유하는 재료로 형성되어 있는 TEG(3)에 대해서는 에칭 속도가 저하하므로, TEG(3)는 제거되지 않고 잔류한다(또는, TEG(3)가 부분적으로 제거되고 기타 부분이 잔류 부분으로서 남는다). 따라서, 플라즈마 에칭이 실시된 후에는, 도 7D에 나타내는 바와 같이, 개별 소자로 분할된 각각의 반도체 칩(10)의 사이의 간극에, 즉, 분할 영역 R2(이 경우에는 TEG 배치부 R22)에 해당하는 부분에, TEG(3)만이 각각의 반도체 칩(10)과 분리된 상태로 잔류한다. 즉, 플라즈마 에칭을 실시함으로써, 각각의 소자 형성 영역 R1이 분할되고, 또한 실리콘 기판(51)의 표면에 형성된 TEG(3)는, 이 실리콘 기판(51)의 TEG(3)가 부착된 부분을 제거함으로써 실리콘 기판(51)으로부터 분리되어 개별화된다. 따라서, 반도체 칩(10)의 분할 과, TEG(3)의 개별화를 동시에 실시할 수 있도록 형성된 마스크 패턴(5c)을 사용하여, 플라즈마 다이싱 공정이 실행된다.
이후, 도 8A에 나타내는 바와 같이, 분할된 각각의 반도체 칩(10)의 처리 대상면(1b) 상에 제거되지 않고 잔류하는 마스크(5b)를, 예로서, 애싱(ashing) 처리를 실시하여 제거한다(단계 S7: 마스크 층 제거 공정). TEG(3)는 일반적으로 복수 종류의 재료로 형성되어 있으므로, 이 마스크 층 제거 공정을 실시해도, TEG(3)는 제거되지 않고, 그대로 잔류한다.
이어서, 도 8B에 나타내는 바와 같이, 반도체 웨이퍼(1)의 처리 대상면(1b)에 부착 시트(다이싱 시트)(6)를 부착한다(단계 S8: 다이싱 시트 부착 공정). 이 부착 시트(6)는 그 크기가 반도체 웨이퍼(1)의 크기보다 크고, 또한 그 주위에 배치된(도면에 나타내지 않음) 웨이퍼 링(지그)에 의해서 고정되어서, 이 웨이퍼 링을 지지함으로써 반도체 웨이퍼(1)의 취급이 가능하다.
이후, 도 8C에 나타내는 바와 같이, 반도체 웨이퍼(1)의 회로 형성면(1a)을 보호하는 보호 시트(4)가 박리(剝離)된다. 이 박리시에, 분할 영역 R2(TEG 배치부 R22)에 해당하는 부분에 개별로 잔류하는 TEG(3)가, 보호 시트(4)만으로써 지지되어 있는 상태, 즉, 보호 시트(4)의 표면에 부착된 상태로 되어 있으므로, 보호 시트(4)의 박리와 함께, 각각의 분할 영역 R2(TEG 배치부 R22)로부터 TEG(3)가 제거된다. 상기와 같이 보호 시트(4)를 박리함으로써 TEG(3)를 제거하는 공정을, 보호 시트 제거 공정 또는 TEG 제거 공정이라고 한다(단계 S9). 또한, 이러한 보호 시트(4)의 박리 작업을, 작업자에 의한 수작업으로 실행하거나, 또는 로봇 등의 장치 를 이용하여 기계적으로 실행할 수도 있다.
따라서, 각각의 반도체 칩(10)이 개별 소자로 분할되고, 또한 TEG(3)가 존재하지 않는 상태로 부착 시트(6) 상에 배치된다. 이와 같이, 반도체 칩의 제조 공정이 완료된다.
상기 반도체 칩의 제조 방법에 의하면, TEG(3)를 형성하기 위한 분할 영역 R2의 배치는, 상기한 바와 같은 경우만으로 한정되는 것이 아니고, 기타의 다양한 배치의 변화를 채용할 수 있다. 이러한 분할 영역 R2에서의 TEG(3)의 배치의 변화에 대하여, 이하에 설명한다.
우선, 제1변형예에 의한 배치 변화를 설명하기 위한 반도체 웨이퍼(1)에 있어서의 분할 영역 R3의 부분 확대 개략도를 도 9에 나타낸다. 도 9에 나타내는 바와 같이, 반도체 웨이퍼(1)의 표면에는, 반도체 웨이퍼(1)의 표면을 따르는 방향에 있어서의, 제1방향인, 도면의 상하 방향으로 연장하도록 형성된 대략 선상(線狀)의 영역인 복수의 제1분할 영역 R31과, 상기 제1방향과 직교하는 제2방향인, 도면의 좌우 방향으로 연장하도록 형성된 대략 선상의 영역인 복수의 제2분할 영역 R32가, 예로서 일정한 간격의 피치로 배치되어 있다. 이와 같이 제1분할 영역 R31과 제2분할 영역 R32를 배치함으로써, 대략 격자 프레임 형상을 갖는 분할 영역 R3이 형성되고, 또한 이 분할 영역 R3에 의해서, 소자 형성 영역 R4가 획정되어 있다. 또한, 제1분할 영역 R31 및 제2분할 영역 R32의 폭 치수는, 예로서, TEG(3)의 폭 치수 d0보다 작은 폭 치수 d1로 설정되어 있고, 영역 폭 축소부의 일례가 되어 있다.
이와 같이 분할 영역 R3을 형성함으로써, 각각의 제1분할 영역 R31과 제2분 할 영역 R32가 서로 교차하는 복수의 교차부(61)가 형성된다. 여기서, 서로 인접하는 4개의 소자 형성 영역 R4의 각부(角部)(62)가 면하게 된다. 각각의 각부(62)를 각각의 소자 형성 영역 R4의 내측으로 후퇴시킴으로써, 도 10에 나타내는 바와 같이, 교차부(61)의 영역 면적을 확대할 수 있다(즉, 영역 폭을 확대할 수 있다). 영역 폭은, TEG(3)의 폭 치수 d0보다 커지도록 확대된다. 그 결과, 교차부(61)를 TEG 배치부 R33으로 할 수 있고, 각각의 TEG 배치부 R33 내에 TEG(3)를 배치할 수 있다.
또한, 도 10에 나타내는 바와 같이, 교차부(61)의 영역 면적을 확대함에 있어서, 각각의 소자 형성 영역 R4의 각부(62)가 볼록 형상의 만곡부가 되도록 후퇴시킴으로써, 각각의 각부(62)에 R부(R-portion)(즉, 둥근 부분)(63)를 형성할 수 있다. 이에 따라서 직사각형 형상의 각각의 소자 형성 영역 R4는, 그 각부(62)에 둥근 부분(63)이 형성된 소자 형성 영역 R40으로 형성된다. 이러한 R부(63)가 형성된 각각의 소자 형성 영역 R40 내에는, 그 형상에 따른 반도체 소자(2)가 형성되어서 배치되게 된다. 이와 같이 형성된 것이 분할 영역 R3의 교차부(61)에 TEG 배치부 R33이 배치된 분할 영역 R30이다.
이와 같이 교차부(61)에 TEG 배치부 R33을 배치함으로써 각각의 TEG(3)를 배치하는 영역 배치의 변화를 채용함으로써, 직사각형 형상의 소자 형성 영역 R3의 각 변 부분에 연결부를 형성하지 않고, 교차부(61)를 효과적으로 이용할 수 있다. 특히, 형성된 반도체 칩에 연결부를 잔존시키는 대신에, 역으로 각부(角部)를 R부로 형성함으로써, 반도체 칩의 횡파단(橫破斷) 강도를 향상시킬 수 있고, 손상되기 어려운 반도체 칩을 제공할 수 있다.
도 10에는, 각각의 TEG 배치부 R33에 2개의 TEG(3)가 배치되어 있지만, 배치되는 TEG(3)의 개수는 자유롭게 설정할 수 있다. 또한, 상기와 같이 1개의 TEG 배치부 R33 내에 복수의 TEG(3)가 배치되는 경우에는, 복수의 TEG(3)를 1개의 그룹으로 하여, 이 그룹 전체의 크기 및 폭 치수를 고려하여, TEG 배치부 R33의 크기가 결정된다.
또한, 상기 설명에 의하면, 각각의 소자 형성 영역 R40의 각부(62)에 R부(63)를 형성하도록, TEG 배치부 R33을 형성하였지만, 각부(62)의 형상에 대해서는, 기타의 여러 가지 형상을 채용할 수 있다. 예로서, 도 11에 나타내는 바와 같이, 각각의 소자 형성 영역 R50의 각부(72)에 모따기 가공부(73)를 형성하는 경우라도 좋다. 상기와 같이 각부(角部)(72)의 단부를 직선적으로 잘라내는 모따기 가공된 형상이 채용되는 경우에는, R부(63)가 형성되는 경우에 비하여, 교차부(71)의 영역 면적을, 더욱 효과적으로 확대할 수 있는 이점이 있다.
또한, 도 10 및 도 11에 나타내는 바와 같은 각각의 소자 형성 영역 및 분할 영역의 배치는, 이 배치에 일치하는 마스크 패턴을 형성함으로써 획정할 수 있고, 이 마스크 패턴이 배치된 반도체 웨이퍼(1)에 대하여 플라즈마 다이싱 공정을 실시할 수 있다.
상기 실시형태에 의하면, 반도체 웨이퍼(1) 상에 소자 형성 영역 R1과 분할 영역 R2의 배치를 결정할 때에, 종래의 방법과 같이 분할 영역을 일정한 영역 폭을 갖도록 형성하는 대신에, 영역 폭이 부분적으로 확대된 TEG 배치부 R22와 영역 폭 축소부 R21을 조합하여 분할 영역 R2의 배치를 결정하고, 그 후, 분할 영역 R2의 TEG 배치부 R22 내에 TEG(3)를 배치함으로써, 영역 폭 축소부 R21의 영역 폭이, TEG(3)의 폭 치수에 의한 제약(즉, 종래의 경우와 같이 영역 폭은 TEG(3)의 폭 치수보다 크게 형성되어야 한다는 제약)을 받는 것을 방지할 수 있다.
구체적으로는, 분할 영역 R2에, TEG(3)가 배치되는 부분적인 영역을 TEG(3)의 폭 치수보다 큰 폭 치수를 갖는 TEG 배치부 R22로서 형성하고, 또한 TEG(3)가 배치되지 않는 영역을 TEG(3)의 폭 치수보다 작은 폭 치수를 갖는 영역 폭 축소부 R21로서 형성함으로써, 서로 인접하는 소자 형성 영역 R1의 단부 간의 거리를, 반도체 웨이퍼(1) 상에서의 TEG(3)의 배치에 관계없이 서로 근접시킬 수 있다.
특히, 단부 간의 거리가 축소되는 경우에도, 이 거리 치수로서, 플라즈마 에칭에 의한 분할이 실행될 수 있는 한계 치수가 확보되어 있는 한, 플라즈마 에칭을 이용하여 각각의 소자 형성 영역 R1을 확실하게 분할할 수 있고, 반도체 칩(10)의 제조 공정에 아무런 영향을 끼치지 않는다.
따라서, 종래의 TEG가 부가된 반도체 웨이퍼에 비하여, 단위 면적당 취득 가능한 반도체 칩(10)의 수를 증대시킬 수 있는 반도체 웨이퍼 및 반도체 칩의 제조 방법을 제공할 수 있다.
또한, 특성 조사를 위하여 반도체 칩(10)의 제조 과정에서 분할 영역 R2 내에 형성되는 TEG(3)는, 플라즈마 에칭에 의해서 에칭되는 대상 재료인 실리콘 및 실리콘 산화물 재료 이외에 상기 재료와는 상이한, 예로서, 금속 또는 무기물을 함유하는 재료로 형성된다. 그러므로, 상기 반도체 칩(10)의 개별화를 위한 플라즈마 에칭에 의해서는, 상기 TEG(3)를 제거할 수 없는 종래의 문제에 대하여, 플라즈마 에칭을 실시하여, 상기 TEG(3)를 상기 각각의 반도체 칩(10)으로부터 분리한 후, 반도체 웨이퍼(1)의 회로 형성면(1a)에 표면의 보호를 위하여 부착된 보호 시트(4)를, 상기 표면으로부터 박리함으로써, 상기 보호 시트(4)와 접촉하여 부착되어 있는 상기 TEG(3)를 각각의 반도체 칩(10)의 사이에 위치한 상기 각각의 분할 영역 R2(즉, TEG 배치부 R22)로부터 제거할 수 있다.
따라서, 플라즈마 다이싱을 이용하여 반도체 웨이퍼(1)를 분할 처리하는 경우에도, 상기 TEG(3)의 제거를 위하여 가스의 종류를 고의로 변경하여 플라즈마 에칭을 실행할 필요를 없앨 수 있음과 더불어, 단지 상기 보호 시트(4)를 박리하는 작업을 실행하는 것만으로 상기 TEG(3)를 제거할 수 있어서, 효율적인 작업으로 TEG의 제거를 실현할 수 있다.
상기의 각종 실시형태 중의 임의의 실시형태를 적절하게 조합함으로써, 그것들이 갖는 효과를 발휘할 수 있는 것을 염두에 두어야 한다.
본 발명을 첨부 도면을 참조하여 그 바람직한 실시형태와 함께 충분히 설명하였지만, 당업자에게는 각종 변경 및 변형이 있을 수 있는 것이 명백한 것을 염두에 두어야 한다. 이러한 변경 및 변형은 본 발명의 범위로부터 벗어나지 않는 한 첨부된 청구범위에 의해서 정의된 본 발명의 범위 내에 포함되는 것으로 이해하여야 한다.
2005년 1월 12일에 출원된, 명세서, 도면 및 청구범위를 포함하는 일본국 특허 출원 제2005-4860호의 개시는 여기에 참조로서 전체적으로 포함된다.

Claims (10)

  1. 반도체 웨이퍼의 제1면에, TEG(test element group; 시험용 소자 그룹)가 배치되는 TEG 배치부와, 상기 TEG 배치부의 폭보다 그 영역 폭이 축소된 영역 폭 축소부를 포함하도록 분할 영역을 배치하여, 상기 분할 영역에 의해서 획정되는 각각의 소자 형성 영역 내에 반도체 소자를 형성하고, 또한 상기 TEG 배치부에 TEG를 형성하는 단계와,
    상기 반도체 웨이퍼의 상기 제1면에, 상기 TEG와 접촉하도록 보호 시트(sheet)를 부착하는 단계와,
    상기 반도체 웨이퍼의 상기 제1면의 반대측에 위치한 면인 제2면에, 상기 분할 영역을 획정하도록 마스크를 배치하는 단계와,
    상기 보호 시트가 부착되고 또한 상기 마스크가 배치된 상태의 상기 반도체 웨이퍼의 상기 제2면에 플라즈마 에칭을 실시함으로써, 상기 분할 영역에 해당하는 부분을 제거하여, 상기 각각의 소자 형성 영역을, 개별화된 반도체 소자를 각각 포함하는 각각의 반도체 칩으로 분할하는 단계와,
    플라즈마 에칭에 의해서 분할된 상기 각각의 반도체 칩으로부터 상기 보호 시트를 박리(剝離)하여, 상기 TEG 배치부 내에 잔류하고 또한 상기 보호 시트에 부착된 상기 TEG의 잔류 부분을, 상기 보호 시트와 함께 제거함으로써, 개별화된 반도체 칩을 형성하는 단계를 포함하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 소자와 상기 TEG를 형성함에 있어서, 상기 분할 영역은, 상기 TEG의 폭 치수보다 작은 폭을 갖는 상기 영역 폭 축소부와, 상기 TEG의 폭 치수보다 큰 폭 치수를 갖는 상기 TEG 배치부를 포함하도록 배치되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 소자와 상기 TEG를 형성함에 있어서, 상기 분할 영역은, 상기 TEG 배치부가 상기 소자 형성 영역의 각부(角部)에 인접하여 배치되도록 배치되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  4. 제1항에 있어서,
    상기 각각의 소자 형성 영역은 직사각형 형상의 영역이고,
    상기 분할 영역은, 서로 인접하는 상기 각각의 소자 형성 영역을 제1방향으로 분할하는 복수의 제1분할 영역과, 상기 제1방향과 직교하는 제2방향으로 분할하는 복수의 제2분할 영역을 상기 영역 폭 축소부로서 포함하고,
    상기 제1분할 영역과 상기 제2분할 영역의 적어도 1개의 교차부에 면하는 상기 각각의 소자 형성 영역의 각부(角部)가 그 내측으로 후퇴되도록 상기 제1분할 영역 및 상기 제2분할 영역의 폭을 부분적으로 확대함으로써 상기 TEG 배치부를 형성하는 방식으로, 상기 분할 영역을 배치하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  5. 제4항에 있어서,
    상기 각각의 제1분할 영역 및 제2분할 영역의 폭 치수는, 상기 TEG의 폭 치수보다 작고, 상기 TEG 배치부의 폭 치수는, 상기 TEG의 폭 치수보다 큰 것을 특징으로 하는 반도체 칩의 제조 방법.
  6. 제4항에 있어서,
    상기 교차부에 면하는 상기 각각의 소자 형성 영역의 상기 각부(角部)가 볼록 형상의 만곡부(灣曲部)가 되도록 상기 TEG 배치부를 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  7. 제4항에 있어서, 상기 교차부에 면하는 상기 각각의 소자 형성 영역의 상기 각부(角部)를 모따기 가공(chamfering)을 실시함으로써, 상기 TEG 배치부를 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  8. 복수의 소자 형성 영역과, 상기 각각의 소자 형성 영역을 획정하는 분할 영역이 배치된 회로 형성면을 갖는 기판(substrate)과,
    각각의 소자 형성 영역 내에 각각 배치되는 복수의 반도체 소자와,
    TEG 배치부와 상기 TEG 배치부의 폭보다 그 영역 폭이 축소된 영역 폭 축소부를 포함하는 상기 분할 영역의 상기 TEG 배치부에 배치되는 TEG(test element group; 시험용 소자 그룹)를 포함하는 반도체 웨이퍼.
  9. 제8항에 있어서, 상기 분할 영역은, 상기 TEG의 폭 치수보다 작은 폭을 갖는 상기 영역 폭 축소부와, 상기 TEG의 폭 치수보다 큰 폭 치수를 갖는 상기 TEG 배치부를 포함하도록 형성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  10. 제8항에 있어서,
    상기 각각의 소자 형성 영역은 직사각형 형상의 영역이고,
    상기 분할 영역은, 서로 인접하는 상기 각각의 소자 형성 영역을 제1방향으로 분할하는 복수의 제1분할 영역과, 상기 제1방향과 직교하는 제2방향으로 분할하는 복수의 제2분할 영역을 상기 영역 폭 축소부로서 포함하고,
    상기 제1분할 영역과 상기 제2분할 영역의 적어도 1개의 교차부에 면하는 상기 각각의 소자 형성 영역의 각부(角部)가 그 내측으로 후퇴되도록 상기 제1분할 영역 및 상기 제2분할 영역의 폭을 부분적으로 확대하여 형성된 상기 TEG 배치부가 배치되어 있는 것을 특징으로 하는 반도체 웨이퍼.
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