KR20160018385A - 가공 방법 - Google Patents

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요시테루 니시다
도모타카 다부치
히로유키 다카하시
스스무 요코오
겐지 오카자키
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가부시기가이샤 디스코
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Abstract

본 발명은 스트리트 상의 저유전율 절연막 및 금속 패턴을 적절히 제거할 수 있는 가공 방법을 제공하는 것을 목적으로 한다.
피가공물(11)에 형성된 디바이스(17a)의 표면을 표면 보호 부재(23)로 덮고 스트리트(15)는 노출시키는 마스크 공정과, 금속 패턴(21)을 용해시키는 에칭액에 연마 입자를 분산시켜 압축 기체와 함께 피가공물에 분사함으로써, 스트리트 상의 저유전율 절연막(19)과 금속 패턴을 제거하여 반도체 기판(13)을 노출시키는 습식 블라스트 공정과, 습식 블라스트 공정에 의해 반도체 기판이 노출된 피가공물에 건식 에칭을 실시하여 피가공물을 스트리트를 따라 분할하는 분할 공정을 포함하는 구성으로 하였다.

Description

가공 방법{MACHINING METHOD}
본 발명은 판상(板狀)의 피가공물을 가공하는 가공 방법에 관한 것이다.
휴대전화로 대표되는 소형 경량의 전자기기에서는, IC 등의 전자회로(디바이스)를 구비하는 디바이스 칩이 필수적인 구성으로 되어 있다. 디바이스 칩은, 예컨대, 실리콘 등의 재료로 이루어진 반도체 기판의 표면을 스트리트라고 불리는 복수의 분할 예정 라인으로 구획하고, 각 영역에 디바이스를 형성한 후, 이 스트리트를 따라 반도체 기판을 분할함으로써 제조할 수 있다.
최근, 디바이스 배선간을 Low-k막이라고 불리는 저유전율 절연막으로 절연하는 기술이 실용화되고 있다. 배선간의 절연에 Low-k막을 이용함으로써, 프로세스의 미세화에 의해 배선의 간격이 좁아져도, 배선간에 생기는 정전 용량을 작게 억제하여, 신호의 지연을 억제할 수 있다. 이에 따라, 디바이스의 처리 능력은 높게 유지된다.
전술한 Low-k막은, 복수의 층을 겹쳐 형성되어 있고, 그 기계적 강도는 낮다. 그 때문에, 예컨대, 반도체 기판을 절삭 블레이드로 절삭하여 분할하면, Low-k막은 반도체 기판으로부터 박리된다. 이 문제에 대하여, 레이저 광선을 조사하여 Low-k막의 일부를 제거한 후에 반도체 기판을 절삭하는 가공 방법이 제안되어 있다(예컨대, 특허문헌 1 참조).
이 가공 방법에서는, 우선, 반도체 기판의 표면측으로부터 스트리트를 따라 레이저 광선을 조사하고, Low-k막의 일부를 어블레이션으로 제거한다. 그 후, Low-k막이 제거된 영역을 절삭 블레이드로 절삭하면, Low-k막의 박리 가능성을 낮게 억제하면서 반도체 기판을 분할할 수 있다.
그런데, 반도체 기판의 스트리트에는, TEG(Test Elements Group)라고 불리는 테스트용 소자를 배치하는 경우가 있다. 이 반도체 기판의 분할에 전술한 가공 방법을 적용하면, TEG에 포함되는 금속 패턴으로 레이저 광선이 차단되어, Low-k막을 적절히 제거할 수 없다. 레이저 광선의 출력을 높이면 Low-k막을 제거할 수 있지만, 그 경우, 데브리(debris)가 비산되기 쉽게 되어 디바이스 칩의 품질도 저하되어 버린다.
이 반도체 기판을 분할하기 위해서, 플라즈마 에칭을 이용한 가공 방법을 채용하는 것도 생각된다(예컨대, 특허문헌 2, 3 참조). 그러나, 실리콘 등의 재료로 이루어진 반도체 기판을 가공하는 플라즈마 에칭에서는, TEG에 포함되는 금속 패턴을 적절히 제거할 수 없다.
[특허문헌 1] 일본 특허 공개 제2003-320466호 공보 [특허문헌 2] 일본 특허 공개 제2003-197569호 공보 [특허문헌 3] 일본 특허 공개 제2004-172365호 공보
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 스트리트 상의 저유전율 절연막 및 금속 패턴을 적절히 제거할 수 있는 가공 방법을 제공하는 것이다.
본 발명에 따르면, 반도체 기판의 표면에 복수의 저유전율 절연막과 금속 패턴이 적층되어 있고, 격자형으로 형성된 스트리트에 의해 구획된 복수의 영역에 디바이스가 형성되어 있는 피가공물의 가공 방법으로서, 피가공물에 형성된 상기 디바이스의 표면을 표면 보호 부재로 덮고 상기 스트리트는 노출시키는 마스크 공정과, 상기 금속 패턴을 용해시키는 에칭액에 연마 입자를 분산시켜 압축 기체와 함께 피가공물에 분사함으로써, 상기 스트리트 상의 상기 저유전율 절연막과 상기 금속 패턴을 제거하여 상기 반도체 기판을 노출시키는 습식 블라스트 공정과, 상기 습식 블라스트 공정에 의해 상기 반도체 기판이 노출된 피가공물에 건식 에칭을 실시하여, 피가공물을 상기 스트리트를 따라 분할하는 분할 공정을 포함하는 것을 특징으로 하는 가공 방법이 제공된다.
본 발명에 있어서, 상기 건식 에칭은 불소계 가스를 이용하는 플라즈마 에칭인 것이 바람직하다.
또한, 본 발명에 있어서, 상기 표면 보호 부재는 고무계 수지인 것이 바람직하다.
본 발명에 따른 가공 방법은, 디바이스의 표면을 표면 보호 부재로 덮는 마스크 공정과, 금속 패턴을 용해시키는 에칭액에 연마 입자를 분산시켜 압축 기체와 함께 피가공물에 분사하는 습식 블라스트 공정을 구비하기 때문에, 스트리트 상의 저유전율 절연막 및 금속 패턴을, 각각 연마 입자 및 에칭액으로 적절히 제거할 수 있다.
도 1의 (A)는 피가공물의 구성예를 모식적으로 나타낸 사시도이고, 도 1의 (B)는 피가공물의 구성예를 모식적으로 나타낸 단면도.
도 2의 (A)는 마스크 공정 후의 피가공물을 모식적으로 나타낸 단면도이고, 도 2의 (B)는 습식 블라스트 공정을 모식적으로 나타낸 단면도.
도 3은 습식 블라스트 공정을 모식적으로 나타낸 사시도.
도 4의 (A)는 습식 블라스트 공정 후의 피가공물을 모식적으로 나타낸 단면도이고, 도 4의 (B)는 분할 공정 후의 피가공물을 모식적으로 나타낸 단면도.
첨부 도면을 참조하여, 본 발명의 실시형태에 대해서 설명한다. 본 실시형태에 따른 가공 방법은, 반도체 기판에 저유전율 절연막과 금속 패턴이 적층된 피가공물을 가공하는 가공 방법으로서, 마스크 공정[도 2의 (A) 참조], 습식 블라스트 공정[도 2의 (B), 도 3 및 도 4의 (A) 참조] 및 분할 공정[도 4의 (B) 참조]을 포함한다.
마스크 공정에서는, 피가공물에 형성된 디바이스의 표면을 표면 보호 부재로 덮고, 스트리트를 노출시킨다. 습식 블라스트 공정에서는, 금속 패턴을 용해시키는 에칭액에 연마 입자를 분산시켜 압축 기체와 함께 피가공물에 분사함으로써, 스트리트와 겹치는 영역(스트리트 상)의 저유전율 절연막 및 금속 패턴을 제거한다. 분할 공정에서는, 습식 블라스트 공정 후의 피가공물을, 스트리트를 따라 복수의 디바이스 칩으로 분할한다. 이하, 본 실시형태에 따른 가공 방법에 대해서 상세히 설명한다.
우선, 본 실시형태의 가공 방법으로 가공되는 피가공물에 대해서 설명한다. 도 1의 (A)는 피가공물의 구성예를 모식적으로 나타낸 사시도이고, 도 1의 (B)는 피가공물의 구성예를 모식적으로 나타낸 단면도이다.
도 1의 (A) 및 도 1의 (B)에 도시된 바와 같이, 본 실시형태의 피가공물(11)은, 실리콘 등의 반도체 재료로 이루어진 원반 형상의 반도체 기판(13)을 포함한다. 반도체 기판(13)의 상면(표면)(13a) 측은, 중앙의 디바이스 영역과, 디바이스 영역을 둘러싸는 외주 잉여 영역으로 나누어져 있다.
디바이스 영역은, 격자형으로 배열된 스트리트(분할 예정 라인)(15)에 의해 복수의 영역으로 더 구획되어 있고, 각 영역에는 IC 등의 디바이스(17a)가 형성되어 있다. 한편, 스트리트(15)와 겹치는 영역에는, 도 1의 (B)에 도시된 바와 같이, 테스트용 소자인 TEG(Test Elements Group)(17b)가 배치되어 있다.
반도체 기판(13)의 상면(13a)에는, Low-k막이라고 불리는 복수의 저유전율 절연막(19)과, 배선 등을 구성하는 복수의 금속 패턴(21)이 적층 형성되어 있다. 이 저유전율 절연막(19) 및 금속 패턴(21)은, 전술한 디바이스(17a) 및 TEG(17b)의 일부를 구성하고 있다.
본 실시형태의 가공 방법에서는, 우선, 디바이스(17a)의 표면을 에칭 등에 내성이 있는 표면 보호 부재로 덮고, 스트리트(15)를 노출시키는 마스크 공정을 실시한다. 도 2의 (A)는 마스크 공정을 모식적으로 나타낸 단면도이다.
마스크 공정에서는, 우선, 피가공물(11)의 표면측[반도체 기판(13)의 상면(13a측)]을, 후술하는 에칭 등에 내성이 있는 네거티브형 또는 포지티브형의 포토레지스트로 피복한다. 본 실시형태에서는, 특히, 고리화 폴리이소프렌 등의 고무계의 포토레지스트(고무계 수지)를 이용하는 것이 바람직하다. 이에 따라, 나중의 습식 블라스트 공정에 있어서, 연마 입자의 충돌에 따른 표면 보호 부재(23)의 마모를 억제할 수 있다.
다음에, 디바이스(17a)에 대응하여 광을 투과하는 투과 패턴, 또는 디바이스(17a)에 대응하여 광을 차폐하는 차폐 패턴을 구비한 포토마스크를 이용하여, 피가공물(11)의 표면측을 피복하는 포토레지스트를 노광, 현상하여 표면 보호 부재(23)를 형성한다.
이와 같이, 소위 포토리소그래피에 의해, 디바이스(17a)의 표면을, 에칭 등에 내성이 있는 표면 보호 부재(23)로 덮고, 스트리트(15)를 노출시킬 수 있다. 또한, 표면 보호 부재(23)의 형성 방법은 임의이다.
예컨대, 디바이스(17a)에 대응하는 복수의 개구를 구비한 템플릿을 이용하여, 디바이스(17a)의 표면에 적하한 레지스트재를 경화시키는 방법 등으로 표면 보호 부재(23)를 형성할 수도 있다.
마스크 공정 후에는, 스트리트(15)와 겹치는 영역의 저유전율 절연막(19) 및 금속 패턴(21)을 제거하는 습식 블라스트 공정을 실시한다. 도 2의 (B)는 습식 블라스트 공정을 모식적으로 나타낸 단면도이고, 도 3은 습식 블라스트 공정을 모식적으로 나타낸 사시도이다.
본 실시형태의 습식 블라스트 공정은, 도 2의 (B) 및 도 3에 도시된 습식 블라스트 장치(습식 블라스트 수단)(2)로 실시된다. 습식 블라스트 장치(2)는, 에칭액에 연마 입자를 분산시킨 슬러리(S)를 압축 기체로 분사하는 노즐(4)을 구비하고 있다. 노즐(4)에는, 슬러리(S)를 공급하는 제1 공급관(6)과, 압축 기체를 공급하는 제2 공급관(8)이 접속되어 있다.
노즐(4)의 아래쪽에는, 피가공물(11)을 유지하는 유지 테이블(도시하지 않음)이 배치되어 있다. 이 유지 테이블은, 테이블 이동 기구(도시하지 않음)에 의해 수평 방향으로 이동한다. 도 3에 도시된 바와 같이, 슬러리(S) 및 압축 기체를 노즐(4)로 분사하면서, 유지 테이블을 피가공물(11)과 함께 수평 방향으로 이동시킴으로써 피가공물(11)의 표면측 전체에 슬러리(S) 및 압축 기체를 분사할 수 있다.
슬러리(S)를 구성하는 에칭액은, 예컨대, 불산을 포함하는 혼합액이나, 질산을 포함하는 혼합액 등으로서, 금속 패턴(21)을 용해한다. 한편, 에칭액에 분산시키는 연마 입자로는, 알루미나, 수지, 유리, 지르코니아 등으로 이루어진 입자를 이용할 수 있다.
또한, 알루미나, 수지 등으로 이루어진 입자는, 주로, 다면체 형상, 또는 구 형상으로 형성되고, 유리, 지르코니아 등으로 이루어진 입자는, 주로, 구 형상으로 형성된다. 이들 입자의 입경 등은, 피가공물(11)에 따라 조절된다.
슬러리(S)를 분사하는 압축 기체의 압력은, 예컨대, 0.1 MPa∼0.7 MPa이다. 단, 압축 기체의 압력은 이 범위로 한정되지 않고, 피가공물(11)에 따라 임의로 설정할 수 있다.
도 4의 (A)는 습식 블라스트 공정 후의 피가공물을 모식적으로 나타낸 단면도이다. 도 4의 (A)에 도시된 바와 같이, 스트리트(15)와 겹치는 영역의 저유전율 절연막(19)과 금속 패턴(21)을 제거하고, 반도체 기판(13)의 상면(13a)이 노출되면, 습식 블라스트 공정은 종료된다.
습식 블라스트 공정 후에는, 스트리트(15)를 따라 피가공물(11)을 분할하는 분할 공정을 실시한다. 도 4의 (B)는 분할 공정 후의 피가공물(11)을 모식적으로 나타낸 단면도이다.
본 실시형태의 분할 공정에서는, 플라즈마 에칭(건식 에칭)으로 피가공물(11)을 분할한다. 구체적으로는, 우선, 피가공물(11)을 진공 챔버의 처리 공간 내로 반입한다. 그 후, 처리 공간을 밀폐하여 배기한다. 이 상태에서, 플라즈마 에칭용 가스를 미리 정해진 유량으로 공급하면서, 진공 챔버 내에 배치된 한 쌍의 전극에 미리 정해진 고주파 전력을 공급하면, 전극 사이에 라디칼이나 이온을 포함하는 플라즈마가 발생하고, 스트리트(15)에 있어서 노출된 반도체 기판(13)을 플라즈마 에칭할 수 있다.
플라즈마 에칭용 가스로는, 예컨대, SF6, CF4 등으로 대표되는 불소계 가스를 이용할 수 있다. 전극에 공급되는 전력이나 가스의 유량 등의 조건은, 반도체 기판(13)을 적절히 가공할 수 있는 범위에서 설정된다. 도 4의 (B)에 도시된 바와 같이, 피가공물(11)이 스트리트(15)을 따라 복수의 디바이스 칩으로 분할되면, 분할 공정은 종료된다. 또한, 분할 공정의 종료 후에는, 피가공물(11)(디바이스 칩)의 표면측에 잔존하는 표면 보호 부재(23)를 애싱 등의 방법으로 제거하면 좋다.
이상과 같이, 본 실시형태에 따른 가공 방법은, 디바이스(17a)의 표면을 표면 보호 부재(23)로 덮는 마스크 공정과, 금속 패턴(21)을 용해시키는 에칭액에 연마 입자를 분산시켜 압축 기체와 함께 피가공물(11)에 분사하는 습식 블라스트 공정을 구비하기 때문에, 스트리트(15) 상의 저유전율 절연막(19) 및 금속 패턴(21)을, 각각 연마 입자 및 에칭액으로 적절히 제거할 수 있다.
또한, 상기 실시형태에 따른 구성, 방법 등은, 본 발명의 목적 범위를 일탈하지 않는 한 적절하게 변경하여 실시할 수 있다.
11 : 피가공물
13 : 반도체 기판
13a : 상면(표면)
15 : 스트리트(분할 예정 라인)
17a : 디바이스
17b : TEG
19 : 저유전율 절연막
21 : 금속 패턴
23 : 표면 보호 부재
2 : 습식 블라스트 장치(습식 블라스트 수단)
4 : 노즐
6 : 제1 공급관
8 : 제2 공급관
S : 슬러리

Claims (3)

  1. 반도체 기판의 표면에 복수의 저유전율 절연막과 금속 패턴이 적층되어 있고, 격자형으로 형성된 스트리트에 의해 구획된 복수의 영역에 디바이스가 형성되어 있는 피가공물의 가공 방법으로서,
    피가공물에 형성된 상기 디바이스의 표면을 표면 보호 부재로 덮고 상기 스트리트는 노출시키는 마스크 공정과,
    상기 금속 패턴을 용해시키는 에칭액에 연마 입자를 분산시켜 압축 기체와 함께 피가공물에 분사함으로써, 상기 스트리트 상의 상기 저유전율 절연막과 상기 금속 패턴을 제거하여 상기 반도체 기판을 노출시키는 습식 블라스트 공정과,
    상기 습식 블라스트 공정에 의해 상기 반도체 기판이 노출된 피가공물에 건식 에칭을 실시하여 피가공물을 상기 스트리트를 따라 분할하는 분할 공정을 포함하는 것을 특징으로 하는 가공 방법.
  2. 제1항에 있어서, 상기 건식 에칭은 불소계 가스를 이용하는 플라즈마 에칭인 것을 특징으로 하는 가공 방법.
  3. 제1항 또는 제2항에 있어서, 상기 표면 보호 부재는 고무계 수지인 것을 특징으로 하는 가공 방법.
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