KR20070051088A - 크랙방지용 홈을 구비한 반도체 웨이퍼 및 반도체 웨이퍼절단방법 - Google Patents

크랙방지용 홈을 구비한 반도체 웨이퍼 및 반도체 웨이퍼절단방법 Download PDF

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Abstract

반도체 웨이퍼 및 반도체 웨이퍼 절단방법을 개시한다. 본 발명은 크랙방지용 홈을 구비한 반도체 웨이퍼를 포함한다. 상기 반도체 웨이퍼는 반도체 칩으로 형성될 집적회로 소자가 형성된 집적회로 소자영역과, 상기 집적회로 소자영역을 분리시켜 주는 절단영역을 구비한다. 상기 절단영역에는 상기 집적회로 소자영역에 인접하여 트렌치가 배열된다. 상기 반도체 웨이퍼는 상기 절단영역상에 형성된 절연막을 더 포함하며, 상기 절연막은 상기 트렌치로부터 연장되는 관통홀을 구비한다. 상기 트렌치 및 관통홀은 상기 집적회로 소자영역의 주변부를 따라 배열되는 홈을 형성하며, 상기 홈은 상기 집적회로 소자를 둘러싸는 폐루프 형태로 배열되거나 또는 상기 집적회로 소자영역의 적어도 일측에 바 형태 또는 도트형태로 배열된다.

Description

크랙방지용 홈을 구비한 반도체 웨이퍼 및 반도체 웨이퍼 절단방법{Semiconductor wafer with groove for crack prevention and method for dicing the same}
도 1은 종래의 반도체 웨이퍼를 절단하는 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 반도체 웨이퍼를 절단하는 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 반도체 웨이퍼에 형성된 크랙방지용 홈을 보여주는 평면도이다.
도 4는 본 발명의 크랙방지용 홈에 의해 반도체 웨이퍼 절단공정시 크랙이 방지되는 것을 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 웨이퍼 22, 24, 26 : 층간 절연막
28 : 패시베이션막 30 : 감광막 패턴
40 : 홈 45 : 집적회로 소자
본 발명은 반도체 웨이퍼에 관한 것으로서, 보다 구체적으로 칩핑(chipping)이나 크랙의 발생을 방지할 수 있는 반도체 웨이퍼 및 웨이퍼 절단방법에 관한 것이다.
반도체 웨이퍼상에 다수의 집적회로 소자를 일괄적으로 제조한 다음, 반도체 웨이퍼는 절단공정을 통해 개별 집적회로소자 즉, 반도체 칩으로 분리된다. 웨이퍼를 개별 집적회로 소자로 분리하는 절단공정은 먼저, 다수의 집적회로 소자가 형성된 웨이퍼를 웨이퍼 링의 개구부에 고정시킨다. 웨이퍼의 집적회로 소자가 형성된 활성면의 반대면에 접착 테이프를 부착하여 웨이퍼 절단공정후 다이 본딩공정 전까지 개별 집적회로 소자를 지지하도록 한다. 웨이퍼가 고정된 웨이퍼 링을 웨이퍼 절단장치에 장착하고, 절단날을 이용하여 웨이퍼를 절단하여 개별 집적회로 소자로 분리시켜 준다.
도 1은 종래의 반도체 웨이퍼의 절단공정을 보여주는 단면도이다. 도 1을 참조하면, 반도체 웨이퍼(10)에 다수의 집적회로 소자영역(11)이 배열되고, 상기 다수의 집적회로 소자영역(10)을 개별 집적회로 소자로 분리시켜 주기 위한 절단영역(13)이 상기 집적회로 소자영역(11)사이에 배열된다. 상기 웨이퍼(10)상에는 층간 절연막(15)이 형성되고, 상기 집적회로 소자영역(11)에는 집적회로 소자를 구성하는 회로배선층(도면상에는 미도시)이 형성된다. 상기 웨이퍼(10)를 절단날(100)을 통해 절단하여 개별 집적회로소자 즉, 반도체 칩으로 분리시켜 준다.
절단공정시 절단영역(13)에서 발생되는 칩핑에 의해 상기 층간 절연막(15)에 크랙이 발생된다. 상기 절단영역(13)에서 발생된 상기 층간 절연막(15)의 크랙은 상기 집적회로 소자영역(11)까지 전달되어 회로 배선층에 불량을 초래하게 된다. 예를 들어 메모리소자의 경우, 상기 크랙은 주변회로나 셀 어레이에 직접적인 영향을 미쳐 불량을 초래하므로, 패키지 테스트 수율 및 제품 신뢰성을 야기하였다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 웨이퍼 절단시 칩핑 또는 크랙에 의한 불량을 방지할 수 있는 반도체 웨이퍼 및 반도체 웨이퍼 절단방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 크랙방지용 홈을 구비한 반도체 웨이퍼를 포함한다. 상기 반도체 웨이퍼는 반도체 칩으로 형성될 집적회로 소자가 형성된 집적회로 소자영역과, 상기 집적회로 소자영역을 분리시켜 주는 절단영역을 구비한다. 상기 절단영역에는 상기 집적회로 소자영역에 인접하여 트렌치가 배열된다. 상기 반도체 웨이퍼는 상기 절단영역상에 형성된 절연막을 더 포함하며, 상기 절연막은 상기 트렌치로부터 연장되는 관통홀을 구비한다.
상기 트렌치 및 관통홀은 상기 집적회로 소자영역의 주변부를 따라 배열되는 홈을 형성하며, 상기 홈은 상기 집적회로 소자를 둘러싸는 폐루프 형태로 배열되거나 또는 상기 집적회로 소자영역의 적어도 일측에 바 형태 또는 도트형태로 배열된다. 상기 홈은 수십 ㎛이하의 폭을 가지며, 상기 트렌치는 수 내지 수십 ㎛의 깊이를 갖는다.
또한, 본 발명의 반도체 웨이퍼 절단벙법은 반도체 웨이퍼를 마련한다. 상기 반도체 웨이퍼는 상기 반도체 칩으로 형성될 집적회로 소자가 형성된 다수의 집적회로 소자영역과, 상기 집적회로 소자영역을 분리시켜 주는 절단영역을 구비한다. 상기 절단영역에 다층 절연막이 형성된다. 이어서, 상기 다층 절연막을 식각하여 관통홀을 형성하고, 상기 관통홀에 의해 노출되는 기판을 식각하여 트렌치를 형성한다. 상기 트렌치는 상기 관통홀로부터 연장되어 크랙방지용 홈을 형성한다. 상기 절단영역을 절단하여 상기 반도체 칩을 분리시켜 준다.
다층 절연막은 층간 절연막과 패시베이션막을 포함하며, 상기 관통홀 은 상기 패시베이션막을 식각하여 상기 절단영역을 노출시키고,상기 절단영역이 노출되도록 상기 패시베이션막상에 마스크패턴을 형성하며, 상기 마스크 패턴을 이용하여 상기 층간 절연막을 식각하여 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 웨이퍼의 절단방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3c는 반도체 웨이퍼에 형성된 크랙방지용 홈을 보여주는 평면도이다. 도 2a 내지 도 2e는 도 3a 내지 도 3d에 도시된 반 도체 웨이퍼중 절단영역의 하나의 홈에 한정하여 도시한 것이다.
도 2a를 참조하면, 반도체 웨이퍼(20)상에는 다수의 집적회로 소자영역(20b)이 배열된다. 상기 다수의 집적회로 소자영역(20b)에는 반도체 칩으로 형성될 집적회로 소자(45)를 구성하는 회로배선층이 배열된다. 상기 다수의 집적회로 소자영역(20b)사이에는 절단공정에 의해 상기 웨이퍼(20)를 절단하여 개별 반도체 칩으로 분리시켜 주기 위한 절단영역(20a)이 배열된다. 도면상에는 도시되지 않았으나, 상기 집적회로 소자영역(20a)상에는 트랜지스터와 같은 능동소자, 저항소자와 같은 수동소자 또는 배선이나 본딩 패드 등이 형성될 수 있다.
상기 반도체 웨이퍼(20)의 절단영역(20a)에는 제1 내지 제4절연막(22, 24, 26, 28)이 형성된다. 제1 내지 제3절연막(22, 24, 26)은 층간 절연막으로서, 예를 들어 산화막 계열의 절연막을 포함한다. 제4절연막(28)은 패시베이션막으로서, 예를 들어 산화막, 질산화막 또는 질화막을 포함한다. 절단영역(20a)에는 층간 절연막과 패시베이션막 외에 금속배선 등의 잔존물이 존재할 수도 있다.
도 2b를 참조하면, 상기 제4절연막(28)을 식각하여 집적회로 소자영역(20b)에 형성된 패드(도면상에 미도시)를 오픈시켜 주고, 절단영역(20a)중 홈이 형성될 부분이 노출되도록 개구부(28a)를 형성한다. 도 2c를 참조하면, 상기 개구부(28a) 및 상기 제4절연막(28)상에 감광막을 도포한 다음 패터닝하여 상기 개구부(28a)를 노출시키는 감광막 패턴(30)을 형성한다. 상기 감광막 패턴(30)을 이용하여 상기 제1 내지 제3절연막(22, 24, 26)을 식각한다.
도 2d를 참조하면, 상기 감광막 패턴(30)을 제거하여, 상기 제1 내지 제4절 연막(22, 24, 26, 28)에 걸쳐 관통홀(40a)을 형성한다. 도 2e를 참조하면, 상기 제1 내지 제4절연막(22, 24, 26, 28)을 마스크로 하여 상기 웨이퍼(20)을 식각하여 트렌치(40b)을 형성한다. 따라서, 상기 트렌치(40b)가 상기 관통홀(40a)와 함께 웨이퍼 절단시 발생하는 크랙방지용 홈(40)을 형성하며, 상기 홈(40)이 상기 제1 내지 제4절연막(22, 24, 26, 28) 및 웨이퍼(20)에 걸쳐 형성된다.
상기 홈(40)은 상기 집적회로 소자영역(20b)의 주변부를 따라 상기 절단영역(20a)에 배열되며, 바람직하게 상기 절단영역(20a)중 상기 집적회로 소자영역(20b)에 인접 배열하는 것이 바람직하다. 일 예로, 상기 홈(40)은 도 3a 와 같이 상기 집적회로 소자영역(20b)의 주변부를 따라 형성되어, 상기 집적회로 소자영역(20b)을 둘러싸는 폐루프 형상을 갖는다. 상기 홈(40)은 도 3b와 같이 상기 집적회로 소자영역(20b)의 주변부를 따라 형성되되, 상기 집적회로 소자영역(20b)의 4 측에 형성되는 바 형태를 갖는다. 상기 홈(40)이 상기 집적회로 소자영역(20b)의 4측에 형성되는 것을 예시하였으나, 4 측중 적어도 일측에 형성가능하다. 또한, 상기 홈(40)은 도 3c와 같이 상기 집적회로 소자영역(20b)의 주변부를 따라 형성되되, 상기 집적회로 소자영역(20b)의 4측에 도트형태로 배열된다. 상기 홈(40)이 상기 집적회로 소자영역(20b)의 4측에 형성되는 것을 예시하였으나, 4측면중 적어도 일면에 형성가능하다. 상기 홈(40)의 형태는 도 3a 내지 도 3c의 형태에 한정되는 것이 아니라 다양한 형상으로 다양한 배열구조로 형성 가능하다.
상기 홈(40)을 형성한 다음 웨이퍼(20)의 절단영역(20a)을 절단날(미도시)을 이용하여 절단하여 개별 반도체 칩으로 분리시켜 준다. 이때, 절단영역(20a)에 홈 (40)을 형성함에 따라, 도 4에서처럼 절단날이 지나간 부분(200)에서 크랙(47)이 발생하더라도 상기 홈(40)에서 크랙(47)이 정지하게 되어 인접하는 집적회로 소자영역(20b)까지 전달되지 않는다. 따라서, 집적회로 소자영역(20b)에 형성되어 있는 집적회로 소자(45)에 크랙(47)이 영향을 미치지 않게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 웨이퍼 절단방법은 웨이퍼 절단영역에 다층 절연막과 기판에 걸쳐 홈을 형성하여 줌으로써, 웨이퍼 절단시 칩핑 또는 크랙을 방지하여 불량 발생을 방지한다. 이에 따라 패키지 테스트 수율 및 소자의 신뢰성을 향상시켜 줄 수 있다.
또한, 본 발명은 한번의 마스크공정으로 다층절연막과 기판을 식각하여 크랙방지용 홈을 형성하여 주므로, 공정을 단순화할 수 있는 이점이 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (10)

  1. 반도체 칩으로 형성될 집적회로 소자가 형성된 집적회로 소자영역과, 상기 집적회로 소자영역을 분리시켜 주는 절단영역을 구비하되, 상기 절단영역에 상기 집적회로 소자영역에 인접하여 트렌치가 배열되며,
    상기 절단영역상에 형성된 절연막을 더 포함하되, 상기 절연막은 상기 트렌치로부터 연장되는 관통홀을 구비하는 반도체 웨이퍼.
  2. 제 1 항에 있어서, 상기 트렌치 및 관통홀은 상기 집적회로 소자영역의 주변부를 따라 배열되는 홈을 형성하며, 상기 홈은 상기 집적회로 소자영역을 둘러싸는 폐루프 형태로 배열되는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제 1 항에 있어서, 상기 트렌치 및 관통홀은 상기 집적회로 소자영역의 주변부를 따라 배열되는 홈을 형성하며, 상기 홈은 상기 집적회로 소자영역의 적어도 일측에 바 형태로 배열되는 것을 특징으로 하는 반도체 웨이퍼.
  4. 제 1 항에 있어서, 상기 트렌치 및 관통홀은 상기 집적회로 소자영역의 주변부를 따라 배열되는 홈을 형성하며, 상기 홈은 상기 집적회로 소자영역의 적어도 일측에 도트 형태로 배열되는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제 1 항에 있어서, 상기 홈은 수십 ㎛이하의 폭을 가지며, 상기 트렌치는 수 내지 수십 ㎛의 깊이를 갖는 것을 특징으로 하는 반도체 웨이퍼.
  6. 반도체 칩으로 형성될 집적회로 소자가 형성된 다수의 집적회로 소자영역과, 상기 집적회로 소자영역을 분리시켜 주는 절단영역을 구비하되, 상기 절단영역에 다층 절연막이 형성된 반도체 웨이퍼를 마련하는 단계;
    상기 다층 절연막을 식각하여 관통홀을 형성하는 단계;
    상기 관통홀에 의해 노출되는 기판을 식각하여 트렌치를 형성하되, 상기 트렌치는 상기 관통홀로부터 연장되어 홈을 형성하는 단계; 및
    상기 절단영역을 절단하여 상기 반도체 칩을 분리시키는 단계를 포함하는 반도체 웨이퍼 절단방법.
  7. 제 6 항에 있어서, 다층 절연막은 층간 절연막과 패시베이션막을 포함하며, 상기 관통홀 형성단계는 상기 패시베이션막을 식각하여 상기 절단영역을 노출시키는 단계;
    상기 절단영역이 노출되도록 상기 패시베이션막상에 마스크패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 층간 절연막을 식각하여 관통홀을 형성하는 단계: 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 절단방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 홈은 상기 집적회로 소자영역의 주변부를 따라 폐루프 형상으로 배열되는 것을 특징으로 하는 반도체 웨이퍼의 절단방법.
  9. 제 6 항 또는 제 7 항에 있어서, 상기 홈은 상기 집적회로 소자영역의 적어도 일측 주변부를 따라 바 또는 도트 형상으로 배열되는 것을 특징으로 하는 반도체 웨이퍼의 절단방법.
  10. 제 6 항에 있어서, 상기 호은 수십 ㎛이하의 폭을 가지며, 상기 트렌치는 수 내지 수십 ㎛의 깊이를 갖는 것을 특징으로 하는 반도체 웨이퍼의 절단방법.
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* Cited by examiner, † Cited by third party
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US10256436B2 (en) 2014-04-22 2019-04-09 Samsung Display Co., Ltd. Organic light-emitting diode (OLED) display and method of manufacturing the same

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