JP6053256B2 - 半導体チップ及びその製造方法、並びに半導体装置 - Google Patents

半導体チップ及びその製造方法、並びに半導体装置 Download PDF

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Description

本発明は、半導体チップ及びその製造方法、並びに半導体装置に関するものである。
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
このような要求に対して、ＭＣＰ（Multi Chip Package）と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Through Silicon Via）と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ（Chip on Chip）型の半導体パッケージ（半導体装置）が注目されている。
特開２００６−１４０４０４号公報
ところで、上述のような貫通電極を有する半導体チップも１枚のウエハに複数製作され、ダイシンングによりチップ化される。かかるダイシング工程においては、チップの表面側や裏面側にチッピングが発生することがある。ここで、表面側へのチッピングに対しては対処が施されている場合も多く、また、貫通電極を有していなければ、裏面側へのチッピングも問題にならないものの、貫通電極を有する半導体チップについては、裏面側へのチッピングが、貫通電極が形成されている領域まで侵入してしまうと問題がある。
ここで、特許文献１は、半導体チップの表面側に、剥離防止用の溝が設けていることを開示しているが、貫通電極については全く関知しておらず、裏面側へのチッピングに対する対処については何ら開示していない。
本発明の半導体チップは、表面側電極と裏面側電極とをつなぐ貫通電極が貫通する半導体基板を備えた半導体チップであって、前記半導体基板は、その裏面側周縁と前記貫通電極との間に溝が設けられていることを特徴とする。
本発明の半導体チップによれば、ウエハからのダイシング工程で発生し得る裏面側のチッピングが、半導体チップのアクティブエリアに侵入することを防止することができる。
また、それに伴い、ダイシング後の裏面外観検査の歩留まりが改善する。
更に、半導体チップのスクライブエリアの縮小が可能となり、それによりチップサイズ全体の縮小化が図れ、ひいてはウエハ当たりの有効チップ数を増加させることができる。
本発明の半導体チップにおける第一実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 図１のＡ−Ａ’における断面図である。 裏面チッピング防止溝が、アクティブエリアへのチッピングの侵入を防止している様子を示す断面図である。 第一実施形態に係るメモリチップ１Ａの製造方法の手順を示す流れ図である。 半導体ウエハの平面図である。 メモリチップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ（Chip on Chip）型の半導体パッケージ（半導体装置）の断面図である。 本発明の半導体チップにおける第二実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 本発明の半導体チップにおける第三実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 本発明の半導体チップにおける第四実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 本発明の半導体チップにおける第五実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 本発明の半導体チップにおける第六実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 本発明の半導体チップにおける第七実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。 本発明の半導体チップにおける第八実施形態のメモリチップ（ＤＲＡＭ）の断面図である。 本発明の半導体チップにおける第八実施形態のメモリチップ（ＤＲＡＭ）の溝の開口パターンを説明するための図である。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
＜第一実施形態＞
図１は、本発明の半導体チップにおける第一実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。図２は、図１のＡ−Ａ’における断面図である。
図１に示すメモリチップ１Ａの裏面側においては、長手方向に沿ってその中央領域に、通常動作時に信号、電源等を伝送するための複数の貫通電極２ｂ（第一貫通電極）を備えている。一方、チップの周縁部には、サポート貫通電極２ａ（第二貫通電極）が設けられており、このサポート貫通電極２ａに接続される裏面バンプ電極は、チップを積層する際に、チップ間の間隔を確保するためのサポートバンプとして使用されることになる。サポート貫通電極２ａは、通常動作時においては、フローティング状態、あるいは電源もしくはＧＮＤレベルになっている。
更に、チップの裏面周縁とサポート貫通電極２ａとの間には、裏面チッピング防止溝５Ａが設けられている。この裏面チッピング防止溝５Ａによって、チッピングがサポート貫通電極２ａ及び信号等用貫通電極２ｂが形成されている領域に侵入することを防ぐことができる。
また、図２において、メモリチップ１Ａは、半導体基板１０と、その表側に積層された第１、第２、第３、第４層間絶縁膜１１，１２，１３，１４と、第４層間絶縁膜１４上に積層されたポリイミド（ＰＩ）膜（パッシベーション膜）１５と、半導体基板１０の裏面に積層されたパッシベーション層１６とを有している。
また、メモリチップ１Ａは、後述するスクライブセンターＳＣ側から、スクライブエリアＳＡ、ガードリングエリアＧＡ、及びアクティブエリアＡＡという領域に区分けされる。
アクティブエリアＡＡのＰＩ膜１５の開口部においては、サポート貫通電極２ａが設けられている。サポート貫通電極２ａは、半導体基板１０を貫通する貫通孔部（ＴＳＶ：Through Silicon Via）２１と、第１、第２、第３、第４層間絶縁膜１１，１２，１３，１４でそれぞれ隔てられる配線２２ａ〜２２ｄと、その配線２２ａ〜２２ｄを縦続的に接続するコンタクトプラグ２３ａ〜２３ｃと、ＰＩ膜１５の開口部から露呈したピラー部２４と、そのピラー部２４の上面に設けられた表面バンプ電極２５と、貫通孔部２１の半導体基板１０の裏面側に露呈した部分に設けられた裏面バンプ電極２６とを備えている。
また、半導体基板１０の貫通孔部２１の近傍には、トレンチ・アイソレーション（ＴＩ：Trench Isolation）１０１が設けられている。
スクライブエリアＳＡの層間絶縁膜内には、メモリチップ１Ａの表面側のチッピングを防止するための第１、第２クラックストップ３ａ，３ｂが設けられている。
ガードリングエリアＧＡの表面側には、ガードリング（シールリング）４が設けられている。このガードリング４は、水分等の浸入を防ぐ役割を有する。一方、ガードリングエリアＧＡの半導体基板１０側、つまりメモリチップ１Ａの裏面側には、裏面側のチッピングを防止するための溝５Ａが設けられている。
図３は、裏面チッピング防止溝５Ａが、アクティブエリアＡＡへのチッピングの侵入を防止している様子を示す断面図である。
図３において、ダイシングブレード９９によりスクライブセンターＳＣに沿ってダイシングが行われると、表面チッピングＦＣ及び裏面チッピングＢＣが生じるおそれがあるが、表面チッピングＦＣは、第１、第２クラックストップ３ａ，３ｂにより侵入が阻止され、裏面チッピングＢＣは、裏面チッピング防止溝５Ａにより侵入が阻止される。なお、裏面チッピングＢＣの形状はくさび形なので、ガードリングエリアＧＡに設ける裏面チッピング防止溝５Ａは、貫通孔部２１ほど深く形成する必要はない。また、図３は、図２を更に拡大している図面であるため、サポート貫通電極２ａは省略されている。
次に、図１及び図２に示した第一実施形態に係るメモリチップ１Ａの製造方法について説明する。図４は、第一実施形態に係るメモリチップ１Ａの製造方法の手順を示す流れ図である。なお、図４に各ステップとして示された工程はすべてウエハ１００上で行われる。更に、図４に示した製造方法の手順は、表面バンプ電極形成までの配線工程が完了した後の手順を示している。
具体的には、まず、ウエハ１００の表面が加工され（Ｓ１０１）、その外周が研削される（Ｓ１０２）。次に、表面に接着剤が塗布され（Ｓ１０３）、ＳｉＯ２などで形成された支持体（Wafer Support System; WSS）が貼り付けられる（Ｓ１０４）。なお、接着剤としては、紫外線などでウエハから剥離可能なものを用いる。次に、裏面を研削して５０〜２０ｕｍ程度まで薄くし（Ｓ１０５）、金属汚染防止のためＳｉ３Ｎ４などの窒化膜を成長させる（Ｓ１０６）。
次に、裏面にフォトレジストを塗布し（Ｓ１０７）、裏面チッピング防止溝５Ａのパターンを露光・現像し（Ｓ１０８）、浅溝エッチ（Ｓ１０９）の各工程を経て、裏面チッピング防止溝５Ａを形成する。そして、ステップＳ１０７において塗布したフォトレジストを除去し（Ｓ１１０）、再度、窒化膜を成長させる（Ｓ１１１）。
次に、フォトレジストを塗布し（Ｓ１１２）、貫通電極２ａ，２ｂの貫通孔のパターンを露光・現像し（Ｓ１１３）、貫通孔エッチ（Ｓ１１４）の各工程を経て、貫通孔部２１を形成する。そして、ステップＳ１１２において塗布したフォトレジストを除去し（Ｓ１１５）、Ｔｉ／Ｃｕなどのシード膜をスパッタなどで形成する（Ｓ１１６）。
次に、裏面バンプ電極２６を形成するため、フォトレジストを塗布し（Ｓ１１７）、露光・現像（Ｓ１１８）の後、銅（Ｃｕ）をメッキして、貫通孔部２１を充填する（Ｓ１１９）。
次に、裏面バンプ電極２６として、電極材（例えばＳｎＡｇ）、をメッキする（Ｓ１２０）。最後に、ステップＳ１１７において塗布したフォトレジストを除去し（Ｓ１２１）、ステップＳ１１６においてスパッタ形成したシード膜をウェットエッチ等で除去する（Ｓ１２２）。最後に、図示しないが、支持体から紫外線等でデマウントする。
上述のような工程を経て、図５に示すような、複数のメモリチップ１Ａを含むウエハ１００が完成する。その後、スクライブセンターＳＣに沿ってチップごとに切断されることにより、複数の各メモリチップ１Ａが完成する。
次に、上述のように作製されたメモリチップ１Ａを積層したチップ積層体を配線基板の一面に実装したＣｏＣ（Chip on Chip）型の半導体パッケージ（半導体装置）について、図６を参照して説明する。
具体的には、半導体パッケージは、略四角形で所定の配線が形成された配線基板６を有している。この配線基板６は、例えば０．２ｍｍ厚のガラスエポキシ基板であり、絶縁基材６１の両面に所定の配線が形成され、その配線は部分的に絶縁膜６２、例えばソルダーレジスト、で覆われている。また、配線基板６の一面の中央領域には開口部が形成されており、絶縁膜（ソルダーレジスト）６２の開口部から露出された部位には、複数の接続パッド６３が形成されている。一方、配線基板６の他面の配線の絶縁膜６２から露出された部位には、複数のランド６４が形成されている。ここで、接続パッド６３と、これに対応するランド６４とは、配線基板６の配線によりそれぞれ電気的に接続されている。
また、配線基板６の一面には、チップ積層体が搭載されている。チップ積層体は、例えば略四角形の板状で、一面に所定の回路が形成された半導体チップが、複数個、積層された構成となっている。図６に示した半導体パッケージにおいては、例えばメモリ回路が形成された８つのメモリチップ１Ａａ〜１Ａｈと、メモリチップ１Ａと配線基板６とのインターフェースを取るためのインターフェースチップ７を９段積層したものである。それぞれの半導体チップは、例えば５０μｍ厚で構成されており、前述のように、複数の表面バンプ電極２５と、他面側の中央領域に複数の裏面バンプ電極２６が形成されている。表面バンプ電極２５とこれに対応する裏面バンプ電極２６とは貫通電極２により電気的に接続されている。なお、図１乃至図５に基づいた説明においては、半導体チップをメモリチップ１Ａとして説明したが、インターフェースチップ７でも、ウエハは異なるものの同様の裏面チッピング防止溝５Ａを有している。
また、最上層のメモリチップ１Ａａの上面はＮＣＦ（Non-conductive Film）８３及びリードフレーム８４によって覆われている。また、チップ積層体には、例えばアンダーフィル材からなる第１の封止樹脂部８１が形成されている。この封止樹脂部８１は、それぞれの半導体チップの間の隙間を充填すると共に、チップ積層体の両側にテーパ状に形成されている。また、配線基板６の一面上には、チップ積層体を覆うように第２の封止樹脂層８２が形成されている。
更に、チップ積層体の最下の半導体チップの一面（図６における下側の面）の表面バンプ電極２５は、ワイヤバンプを介して、配線基板６の接続パッド６３に接続されている。
また、配線基板６の他面の複数のランド６４には、半導体パッケージの外部端子となる半田ボール８５がそれぞれ搭載されており、外部端子は所定の間隔で格子状に配置されている。
以上のように第一実施形態におけるメモリチップ１Ａにおいては、裏面側のガードリングエリアＧＡに裏面チッピング防止溝５Ａを設けているので、ダイシング工程で発生し得る裏面側のチッピングが、アクティブエリアＡＡに侵入することを防止することができる。また、それに伴い、ダイシング後の裏面外観検査の歩留まりが改善する。更に、スクライブエリアＳＡの縮小が可能となり、それによりチップサイズ全体の縮小化が図れ、ひいてはウエハ当たりの有効チップ数を増加させることができる。
＜第二実施形態＞
次に、本発明の半導体チップにおける第二実施形態のメモリチップ（ＤＲＡＭ）について説明する。図７は、本発明の半導体チップにおける第二実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。
第一実施形態のメモリチップ１Ａにおいては、図１に示すように、裏面チッピング防止溝５Ａは、サポート貫通電極２ａを囲む閉曲線として形成されているが、本第二実施形態のメモリチップ１Ｂにおいては、図７に示すように、断続的な裏面チッピング防止溝５Ｂが設けられていることが特徴である。
貫通電極２は、第一実施形態のチップの製造方法で示したように、シード膜を用いる電気めっきによって形成されることがある。このような場合、図１に示した第一実施形態のようにチップ周縁を全て溝で囲んでしまうと、溝部におけるシード膜のカバレッジが悪いため、シード膜が溝部において断線してしまい、電気めっきの際に必要となる電流をチップの内部に流すことができないことがある。そこで、溝を断続的に設けることによって、チップ周縁部に、溝が形成されていない部分、つまり、溝と溝との間にある平坦部分が残されることになり、溝部においてシード膜のカバレッジが悪くても、平坦部分においてはシード膜が確実に形成されることになるため、電気めっきをする際に平坦部分のシード膜を介してチップ内部の貫通孔部まで電流を流すことができるものである。また、補足的な理由としては、溝によるチップの抗折強度の低下を抑制するということがある。
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。
＜第三実施形態＞
次に、本発明の半導体チップにおける第三実施形態のメモリチップ（ＤＲＡＭ）について説明する。図８は、本発明の半導体チップにおける第三実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。
本第三実施形態のメモリチップ１Ｃにおいては、図８に示すように、対角に位置する対のチップコーナー部のそれぞれに、浅い溝でフリップチップボンダーの認識マーク９１を設けている。この認識マーク９１により、図６に示した半導体パッケージにおけるチップ積層体の正確な形成が可能となる。図８においては、Ｌ字型の認識マーク９１を例として示しているが、これに限られることはなく、ＦＣボンダーが認識可能であれば、他の形状、例えば十字形状、正方形等であってもよい。
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。
また、図８では、第二実施形態で示した裏面チッピング防止溝５Ｂに認識マーク９１を設けた場合を示したが、認識マークを設けるのは、第一実施形態で示した溝であってもよいし、後述の各実施形態の溝であってもよい。
＜第四実施形態＞
次に、本発明の半導体チップにおける第四実施形態のメモリチップ（ＤＲＡＭ）について説明する。図９は、本発明の半導体チップにおける第四実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。
本第四実施形態に係るメモリチップ１Ｄおいては、図７の第二実施形態のメモリチップ１Ｂの断続的な裏面チッピング防止溝５Ｂに対して、更に、内側に断続的な溝を設けて、全体として裏面チッピング防止溝５Ｃを形成している。このとき、内側の溝と外側の溝において、それぞれの欠落部が重ならないように構成することが重要である。このように形成することにより、第二実施形態の構成における効果、すなわち、確実に電流を流すこと、と、欠落部から裏面チッピングが内部に侵入することを防止する、という二重の効果が期待できる。
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。
＜第五実施形態＞
次に、本発明の半導体チップにおける第五実施形態のメモリチップ（ＤＲＡＭ）について説明する。図１０は、本発明の半導体チップにおける第五実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。
第一実施形態のメモリチップ１Ａにおいては、図１に示すように、チップ周縁の全周に渡って溝が形成されているが、本第五実施形態に係るメモリチップ１Ｅにおいては、サポート貫通電極２ａが形成されている部分の、チップ周縁とそのサポート貫通電極２ａの間にのみ裏面チッピング防止溝５Ｄを設けている。
かかる構成により第二実施形態と同様、シード膜のカバレッジの問題を回避できると共に強度も保障できる。なお、溝がない部分においては、長い裏面チッピングがチップ内部に侵攻する可能性があるが、その部分には保護すべき構造体がないので、問題にはならない。
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。
＜第六実施形態＞
次に、本発明の半導体チップにおける第六実施形態のメモリチップ（ＤＲＡＭ）について説明する。図１１は、本発明の半導体チップにおける第六実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。
本第六実施形態に係るメモリチップ１Ｆは、第五実施形態と第二実施形態の溝を組み合わせた裏面チッピング防止溝５Ｅを設けた態様である。
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。
＜第七実施形態＞
次に、本発明の半導体チップにおける第七実施形態のメモリチップ（ＤＲＡＭ）について説明する。図１２は、本発明の半導体チップにおける第七実施形態のメモリチップ（ＤＲＡＭ）の裏面側からみた模式的平面図である。
本第七実施形態に係るメモリチップ１Ｇは、第五実施形態と第四実施形態の溝を組み合わせた裏面チッピング防止溝５Ｆを設けた態様である。
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。
＜第八実施形態＞
次に、本発明の半導体チップにおける第七実施形態のメモリチップ（ＤＲＡＭ）について説明する。図１３及び図１４は、本発明の半導体チップにおける第八実施形態のメモリチップ（ＤＲＡＭ）を説明するための図である。
図４に示した、第一実施形態に係るメモリチップを製造する方法によれば、マスクを１枚追加することとなり、工程数が増加するという問題がある（ステップＳ１０７〜ステップＳ１１１）。この工程数の増加という欠点に対処する方法としては、貫通孔部２１のドライエッチ工程において、同時に裏面チッピング防止溝を形成するという方法がある。しかしながら、かかる方法で作製するには以下のように若干の工夫を要する。つまり、貫通孔部２１は、半導体基板１０を貫通するような深い穴を形成する工程であるので、裏面チッピング防止溝において、貫通孔部と同様の大きさの開口を有するように形成すると、不要に深い溝となり、工程中でのウエハの破損の危険性がある。
かかる観点から、貫通孔部２１のドライエッチ工程において、同時に裏面チッピング防止溝を形成するという方法においては、図１３に示すように、裏面チッピング防止溝５Ｇに対応する、レジスト１７の開口をドット形状とし、またその面積を、貫通孔部２１に対応するそれよりも小さく形成する。これにより、マイクロローディング効果により、裏面チッピング防止溝５Ｇは、貫通孔部２１よりも浅いものとなる。
一方、溝の開口が小さくなって、チッピング防止効果が薄れる分に対しては、開口を複数設けることにより、その効果を回復する。図１４は、その開口のパターンの例を示す図である。図１４（ａ）は、開口が円形の形状で２列設けた場合を示しており、同図（ｂ）はそれが３列になった場合を示している。また、図１４（ｃ）は、開口が矩形の形状で２列設けた場合を示しており、同図（ｂ）はそれが３列になった場合を示している。なお、無論、４列以上でも構わない。
また、図１３において、メモリチップ１Ｈの他の構成は、第一実施形態のそれと同様である。
なお、上述の各実施形態においては、半導体チップを、メモリチップ、特にＤＲＡＭ、として説明したが、これに限られることはなく、他の半導体メモリ、つまり、ＳＲＡＭ，ＰＲＡＭ、フラッシュメモリ等であってもよい。更に、メモリチップである必要もなく、上述の半導体パッケージの一部を形成するインターフェースチップであってもよい。
１Ａ〜１Ｈ…メモリチップ
２ａ，２ｂ…貫通電極
２１…貫通孔部
２２…配線
２３…コンタクトプラグ
２４…ピラー部
２５…表面バンプ電極
２６…裏面バンプ電極
３ａ，３ｂ…クラックストップ
４…ガードリング
５Ａ〜５Ｇ…裏面チッピング防止溝
１０…半導体基板
１１〜１４…層間絶縁膜
１００…ウエハ
ＳＣ…スクライブセンター
ＳＡ…スクライブエリア
ＧＡ…ガードリングエリア
ＡＡ…アクティブエリア

Claims (11)

  1. 表面側電極と裏面側電極とをつなぐ貫通電極が貫通する半導体基板を備えた半導体チップであって、
    前記半導体基板は、その裏面側周縁と前記貫通電極との間に溝が設けられており、
    前記溝は、前記半導体基板の裏面側周縁と、当該半導体チップを積層する際の目印となるマークとの間に、更に設けられていることを特徴とする半導体チップ。
  2. １枚のウエハに複数の半導体チップを形成してダイシングにより分断する半導体チップの製造方法であって、
    表面バンプ電極形成までの配線工程が完了した後、前記ウエハの表面側を加工して外周を研削した後、支持体を貼り付け、
    前記ウエハの裏面側を研削して窒化膜を成長させ、
    裏面チッピング防止溝を形成するパターンとしてのフォトレジストを塗布し、露光、現像、浅溝エッチング処理を施し、前記フォトレジストを除去した後、再度窒化膜を成長させ、
    貫通孔部を形成するためのフォトレジストを塗布し、露光、現像、貫通孔エッチング処理を施して、前記フォトレジストを除去した後、シード膜をスパッタで形成し、
    裏面バンプ電極を形成するためのフォトレジストを塗布し、露光、現像処理を施し、銅をメッキすると共に電極材をメッキし、前記フォトレジストを除去すると共に前記シード膜を除去する各工程を少なくとも含むことを特徴とする半導体チップの製造方法。
  3. 前記裏面チッピング防止溝を形成するためのフォトレジストを、前記貫通孔部の開口よりも小さい複数の開口を有するパターンで構成することにより、前記裏面チッピング防止溝を形成する各工程と、前記貫通孔部を形成する各工程を同時に行うことを特徴とする請求項２に記載の半導体チップの製造方法。
  4. 半導体基板と、
    前記半導体基板を貫通する貫通電極と、
    前記半導体基板の第１面上に設けられた層間絶縁膜と、
    前記層間絶縁膜内に設けられたガードリングと、を備え、
    前記半導体基板は、前記半導体基板の第２面に設けられ、前記半導体基板の周縁と前記貫通電極との間に位置する溝構造体を含み、
    前記ガードリングは、前記半導体基板の前記第２面と直交する第１方向において少なくとも部分的に前記溝構造体と重なる、半導体装置。
  5. 前記層間絶縁膜内に設けられた多層接続構造体をさらに備え、
    前記多層接続構造体は、第１及び第２接続導体と、前記第１接続導体と前記第２接続導体を接続する第１コンタクトプラグとを含み、
    前記半導体基板の前記第２面は前記第１面の反対側であり、前記貫通電極の一端は前記第１接続導体に接続されている、請求項４の半導体装置。
  6. 前記多層接続構造体上に設けられた第１電極をさらに備え、
    前記多層接続構造体は、前記第２接続導体に電気的に接続された第３接続導体をさらに含み、
    前記第１接続導体は前記第３接続導体に接続されている、請求項５の半導体装置。
  7. 前記半導体基板の前記第２面上に設けられた第２電極をさらに備え、
    前記第２電極は前記貫通電極の他端に接続され、これにより前記第１電極は前記多層接続構造体及び前記貫通電極を介して前記第２電極に電気的に接続されている、請求項６の半導体装置。
  8. 前記半導体基板は少なくともアライメントマークを有し、前記溝構造体は前記アライメントマークと前記半導体基板の前記周縁との間に位置する、請求項４の半導体装置。
  9. 前記溝構造体は前記半導体基板を貫通していない、請求項４の半導体装置。
  10. 配線基板と、
    前記配線基板に積層された複数の半導体チップと、を備え、
    前記複数の半導体チップのそれぞれは、
    互いに反対側に位置する第１面及び第２面を有する半導体基板と、
    前記半導体基板の前記第１面上の層間絶縁膜と、
    前記層間絶縁膜内に設けられたガードリング構造体と、
    前記層間絶縁膜内に設けられた複数の接続導体と、
    前記半導体基板を貫通し、前記複数の接続導体に接続された複数の貫通電極と、を備え、
    前記半導体基板は、前記第２面に溝構造体を有し、
    前記溝構造体は、前記半導体基板の縁部と前記複数の貫通電極との間に配置され、
    前記ガードリング構造体は、前記半導体基板の前記第２面と直交する第１方向において少なくとも部分的に前記溝構造体と重なる、半導体装置。
  11. 互いに反対側に位置する第１表面部分及び第２表面部分を有する半導体基板と、
    前記半導体基板の前記第１表面部分上に設けられた層間絶縁膜と、
    前記層間絶縁膜内に設けられたガードリングと、
    前記半導体基板を貫通する複数の貫通電極と、
    前記第１表面部分に設けられた複数の回路素子と、
    前記第２表面部分において前記半導体基板を貫通することなく設けられた溝と、を備え、
    前記ガードリングは、前記半導体基板の前記第２表面部分と直交する第１方向において少なくとも部分的に前記溝と重なる、半導体装置。
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