JP4792996B2

JP4792996B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP4792996B2
Application number: JP2006018064A
Authority: JP
Inventors: 裕一早崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-01-26
Filing date: 2006-01-26
Publication date: 2011-10-12
Anticipated expiration: 2026-01-26
Also published as: JP2007201182A

Description

本発明は、半導体装置及び半導体装置の製造方法に関する、特に本発明は、ダイシング時に半導体装置の端部に発生したクラックが半導体装置の内部に進行することを抑制できる半導体装置、及び半導体装置の製造方法に関する。

図７は、従来の半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板４００には、トランジスタ４０１のソース又はドレインとなる不純物領域４０７が形成されている。不純物領域４０７は、シリコン基板４００に不純物イオンを注入することにより形成される。なお、同一工程において、シリコン基板４００のうちダイシングライン３４０に隣接する部分に不純物領域４０８が形成される。

このトランジスタ４０１上には層間絶縁膜３００，３１０，３２０がこの順に積層され、層間絶縁膜３００，３１０，３２０それぞれの上にはＡｌ配線層（図示せず）が形成されている。最上層の層間絶縁膜３２０上及びＡｌ配線層上には、窒化シリコン膜を含むパッシベーション膜３３０が形成されている。層間絶縁膜３００，３１０，３２０の外周部には、金属からなるガードリング３６０が形成されている。なお、ガードリング３６０はＡｌ配線層と同一工程で形成される。

このような構造において、ダイシング時に半導体装置の端部にクラックが発生し、このクラックが半導体装置の内部まで進行することがある。そこでクラックが端部から半導体装置の内部への進行を防ぐために、ガードリングのさらに外側に溝３５０が形成されている。溝３５０はパッシベーション膜３３０、層間絶縁膜３００，３１０，３２０を貫通して、シリコン基板４００表面にまで達している。（例えば特許文献１及び２参照）
特開平９−４５７６６号公報（第５１段落）特開平１０−１７２９２７号公報（第３０段落）

上記の従来の技術では、ガードリングの外側に位置する溝はパッシベーション膜、及び層間絶縁膜に設けられている。しかし、シリコン基板のうちダイシングラインに隣接する部分の表層には不純物領域が形成されているが、この不純物領域は、イオン注入時の入射イオン衝撃で結晶構造が壊れクラックが入りやすい状態となっている。そのため、ダイシング時にシリコン基板表層にある不純物領域にクラックが発生することがある。このような場合、上記の従来の技術では、シリコン基板に発生したクラックが半導体装置の内部へ進行することを阻止することができない。

本発明は上記のような事情を考慮してなされたものであり、その目的は、シリコン基板にクラックが発生しても、クラックが半導体装置の内部に進行することを抑制できる半導体装置及び半導体装置の製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、半導体基板の表層に形成され、トランジスタのソース又はドレインとなる第１の不純物領域と、
前記半導体基板の表層であって、前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で形成された第２の不純物領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第２の不純物領域上に位置する前記層間絶縁膜を上下に貫通する第１の溝と、
前記第１の溝の下に位置する前記半導体基板に形成され、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝とを具備する。

この半導体装置において、前記第２の溝は、前記半導体基板の表面からの深さが０．５μｍ以上１．０μｍ以下である。

これらの半導体装置において、前記第２の溝の底部は、前記半導体基板の縁の表層に形成された前記第２の不純物領域の底部と略同じ又は深い位置にある。従って、ダイシング時に前記第２の不純物領域にクラックが発生しても、クラックは前記第２の溝で止まるため、クラックが前記半導体装置の内部に進行することを抑制できる。

前記層間絶縁膜は例えばクラックが発生し易いＢＰＳＧ膜を含んでいてもよい。この場合、本発明の半導体装置は、前記第１の溝は前記層間絶縁膜に形成され、前記半導体基板の縁上に位置する前記層間絶縁膜を上下に貫通している。従って、前記層間絶縁膜でクラックが発生しても、クラックは前記第１の溝で止まるため、クラックが半導体装置の内部に進行することを抑制することができる。

本発明に係る他の半導体装置は、半導体基板の表層に形成され、トランジスタのソース又はドレインとなる第１の不純物領域と、
前記半導体基板の表層であって、前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で形成された第２の不純物領域と、
前記半導体基板上に形成された複数層の層間絶縁膜と、
最上層の前記層間絶縁膜上に形成された保護膜と、
前記複数層の層間絶縁膜及び前記保護膜に形成され、前記第２の不純物領域上に位置する前記複数層の層間絶縁膜及び前記保護膜を上下に貫通する第１の溝と、
前記第１の溝の下に位置する前記半導体基板に形成され、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝とを具備する。

この半導体装置において、前記第２の溝の底部は、前記半導体基板の縁の表層に形成された前記第２の不純物領域の底部と略同じ又は深い位置にある。従って、ダイシング時に前記第２の不純物領域にクラックが発生しても、クラックは前記第２の溝で止まるため、クラックが半導体装置の内部に進行することを抑制できる。また、前記第１の溝は、前記半導体基板の縁上に位置する前記複数の層間絶縁膜及び前記保護膜を上下に貫通している。従って、どの層の端部でクラックが発生しても、クラックは前記第１の溝で止まるため、クラックが半導体装置の内部に進行することを抑制できる。

前記第１の不純物領域が設けられた能動領域と、前記能動領域を囲むガードリングとを更に備える場合、前記第１の溝及び第２の溝は前記ガードリングの外側に位置しており、かつ前記ガードリングを囲むものであるのが好ましい。この場合、前記ガードリングが形成されることにより、水分又は腐食性ガスが層間絶縁膜の界面に沿って能動領域に進入することを抑制できる。また、いずれの端面でクラックが発生しても、クラックは前記第１及び第２の溝で止まり、クラックが能動領域に進行することを抑制できる。

本発明に係る半導体装置の製造方法は、半導体基板の表層に、トランジスタのソース又はドレインとなる第１の不純物領域を形成し、かつ前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で第２の不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を上下に貫通する第１の溝を前記第２の不純物領域上に形成し、前記第１の溝の下に位置する前記半導体基板に、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝を形成する工程と、
を具備する

この製造方法において、前記第２の溝は、前記半導体基板の表面から底部までの深さが０．５μｍ以上１．０μｍ以下である。

本発明に係る他の半導体装置の製造方法は、半導体基板の表層に、トランジスタのソース又はドレインとなる第１の不純物領域を形成し、かつ前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で第２の不純物領域を形成する工程と、
前記半導体基板上に複数層の層間絶縁膜を形成する工程と、
最上層の前記層間絶縁膜上に、保護膜を形成する工程と、
前記複数層の層間絶縁膜及び前記保護膜を上下に貫通する第１の溝を前記第２の不純物領域上に形成し、前記第１の溝の下に位置する前記半導体基板に、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝を形成する工程とを具備する。
この場合、第１の溝及び第２の溝を形成する工程において、保護膜にパッド開口部を形成してもよい。

以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。まず、図１（ａ）に示すように、シリコン基板１に素子分離膜２を形成し、トランジスタが形成される素子領域を、他の領域から分離する。素子分離膜２はＬＯＣＯＳ酸化法により形成されても良いが、トレンチアイソレーション法によりシリコン基板１に埋め込まれても良い。

次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１にはゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６が形成される。次いで、ゲート電極４を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。

次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。この時の不純物イオンは、Ｎ型トランジスタを形成する時はＮ型不純物イオンであり（例えばＰ^＋イオン又はＡｓ^＋イオン）、Ｐ型トランジスタを形成する時はＰ型不純物イオンである（例えばＢ^＋イオン又はＢＦ_２ ^＋イオン）。不純物イオンの注入エネルギーは例えば数１０ｋｅＶである。不純物イオンの打ち込み深さは例えば、０．２μｍ以上０．３μｍ以下であり、不純物領域のイオン濃度は例えば１０^１９ヶ／ｃｍ^３である。これにより、シリコン基板１には、トランジスタのソース及びドレインとなる不純物領域７が形成される。なお、本工程において、シリコン基板１のうちダイシングライン１４０に隣接する部分にも不純物領域８が形成される。不純物領域８はイオン注入時の入射イオン衝撃で結晶構造が壊れダイシング時にクラックが入りやすい状態となっている。
このようにして、シリコン基板１の素子領域にはトランジスタが形成され、シリコン基板１のうちダイシングライン１４０に隣接する部分には不純物領域８が形成される。

次いで、図１（ｂ）に示すようにトランジスタを含む全面上に、第１の層間絶縁膜１００を形成する。第１の層間絶縁膜１００は例えば下層から窒化シリコン膜（厚さは例えば、５０ｎｍ）、テトラエトキシラン（ＴＥＯＳ）とオゾン（Ｏ_３）とを用いたプラズマＣＶＤ法により形成した酸化シリコン膜（厚さは例えば、６０ｎｍ）、ＢＰＳＧ膜（厚さは例えば、２００ｎｍ）、及び酸化シリコン膜（厚さは例えば、９５０ｎｍ）を順に積層して形成する。ＢＰＳＧ膜は、例えばモノシラン又はＴＥＯＳなどのシラン化合物を含むガス、酸素又はオゾンを含むガス、リンを含むガス、ならびにホウ素を含むガスを互いに気相反応させることにより形成される。また、酸化シリコン膜は、例えばテトラエトキシラン（ＴＥＯＳ）を用いたＣＶＤ法により形成される。なお、ＢＰＳＧ膜は吸湿性が強いため、クラックが発生し易く、かつ進行しやすい。

次いで、第１の層間絶縁膜１００上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、第１の層間絶縁膜１００にはレジストパターン（図示せず）が形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜１００をエッチングする。これにより、第１の層間絶縁膜１００には、接続孔１００ａ及び溝１００ｂが形成される。接続孔１００ａは不純物領域７上に位置している。また、溝１００ｂは不純物領域８上に位置している。その後レジストパターンを除去する。

次いで、接続孔１００ａ及び溝１００ｂそれぞれの中、並びに第１の層間絶縁膜１００上に、タングステン膜をＣＶＤ法により形成する。この際、タングステン膜の下にＴｉＮ等からなるバリアメタル膜を形成してもよい。次いで、第１の層間絶縁膜１００上に位置するタングステン膜を、ＣＭＰ法により研磨除去する。これにより、接続孔１００ａの中にはタングステンプラグ１０２ａが埋め込まれる。また、溝１００ｂの中にはガードリングとなるタングステン壁１０２ｂが埋め込まれる。

次いで、タングステンプラグ１０２ａ及びタングステン壁１０２ｂ、並びに第１の層間絶縁膜１００を含む全面上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これによりＡｌ合金膜上にはレジストパターン（図示せず）が形成される。次いで、レジストパターンをマスクとして、Ａｌ合金膜をエッチングする。これにより、第１の層間絶縁膜１００上には、Ａｌ合金配線１０５ａ及びガードリングとなるＡｌ合金層１０５ｂが形成される。Ａｌ合金配線１０５ａはタングステンプラグ１０２ａを介して不純物領域７と電気的に接続している。また、Ａｌ合金層１０５ｂの外周側の端部はタングステン壁１０２ｂの上面と繋がっている。その後、レジストパターンを除去する。

次いで、図１（ｃ）に示すように、Ａｌ合金配線１０５ａ及びＡｌ合金層１０５ｂ、並びに第１の層間絶縁膜１００上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、第１の層間絶縁膜１００にはレジストパターン（図示せず）が形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜１００及びシリコン基板１をエッチングする。これにより、溝１５０が形成される。溝１５０は、第１の層間絶縁膜１００に形成された第１の溝と、シリコン基板１に形成された第２の溝により構成されている。第１の溝は第１の層間絶縁膜を上下に貫通しており、第２の溝は、底部が不純物領域８の底部よりも深く位置しており、例えば、シリコン基板１の表面から０．５μｍ以上１．０μｍ以下の場所に位置している。その後、レジストパターンを除去する。

次いで、図１（ｄ）に示すようにＡｌ合金配線１０５ａ、Ａｌ合金層１０５ｂ、溝１５０、及び第１の層間絶縁膜１００を含む全面上に、酸化シリコンからなる第２の層間絶縁膜１１０を、シラン系のガスを用いたＣＶＤ法により形成する。この時、溝１５０は、第２の層間絶縁膜１１０によって埋まらず、空洞の状態が維持される。

そして、図２（ａ）に示すように第２の層間絶縁膜１１０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、第２の層間絶縁膜１１０上にはレジストパターン（図示せず）が形成される。そしてこのレジストパターンをマスクとして第２の層間絶縁膜１１０をエッチングする。これにより、第２の層間絶縁膜１１０には、接続孔１１０ａ及び溝１１０ｂが形成される。接続孔１１０ａはＡｌ合金配線１０５ａ上に位置している。また、溝１１０ｂはＡｌ合金層１０５ｂ上の内周側の端部に位置している。その後、レジストパターンを除去する。

次いで、接続孔１１０ａ及び溝１１０ｂそれぞれの中、並びに第２の層間絶縁膜１１０上に、Ａｌ合金膜をスパッタリング法により形成する。この際、Ａｌ合金膜の下にＴｉＮ等からなるバリアメタル膜を形成してもよい。次いで、このＡｌ合金膜の上にフォトレジスト膜（図示せず）を塗布し、露光及び現象することによりレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金配線１１５ａが、第２の層間絶縁膜１１０上に形成される。Ａｌ合金配線１１５ａは、一部が接続孔１１０ａ内に埋め込まれることにより、Ａｌ合金配線１０５ａと電気的に接続される。また、ガードリングとなるＡｌ合金壁１１２ｂが溝１１０ｂ内に埋め込まれ、ガードリングとなるＡｌ合金層１１５ｂが、第２の層間絶縁膜１１０上に形成される。Ａｌ合金層１１５ｂの内周側の端部はＡｌ合金壁１１２ｂの上面に繋がっている。その後レジストパターンを除去する。

次いで、Ａｌ合金配線１１５ａ及びＡｌ合金層１１５ｂ、並びに第２の層間絶縁膜１１０を含む全面上に、酸化シリコンからなる第３の層間絶縁膜１２０を、シラン系のガスを用いたＣＶＤ法により形成する。そして、Ａｌ合金配線１０５ａ上に位置する接続孔１２０ａ、及びＡｌ合金層１１５ｂの外周側の端部に位置する溝１２０ｂを形成する。これら接続孔１２０ａ、及び溝１２０ｂの形成方法は、接続孔１１０ａ及び溝１１０ｂの形成方法と同一である。

次いで、Ａｌ合金配線１２５ａ及びＡｌ合金パッド１２６を、第３の層間絶縁膜上に形成する。Ａｌ合金配線１２５ａは、一部が接続孔１２０ａ内に埋め込まれることにより、Ａｌ合金配線１１５ａと電気的に接続される。また、Ａｌ合金パッド１２６はＡｌ合金配線１２５ａの端部に形成されている。また、ガードリングとなるＡｌ合金壁１２２ｂを溝１２０ｂ内に埋め込み、ガードリングとなるＡｌ合金層１２５ｂを第３の層間絶縁膜１２０上に形成する。また、Ａｌ合金層１２５ｂの外周側の端部はＡｌ合金壁１２２ｂの上面と繋がっている。これらＡｌ合金壁１２２ｂ、Ａｌ合金配線１２５ａ、Ａｌ合金パッド１２６、及びＡｌ合金層１２５ｂの形成方法は、Ａｌ合金壁１１２ｂ、Ａｌ合金配線１１５ａ、及びＡｌ合金層１１５ｂの形成方法と同一である。
また、タングステン壁１０２ｂ、Ａｌ合金壁１１２ｂ，１２２ｂ，及びＡｌ合金層１０５ｂ，１１５ｂ，１２５ｂによりガードリング２０３が形成される。

次いで、Ａｌ合金配線１２５ａ、Ａｌ合金パッド１２６、Ａｌ合金層１２５ｂ、及び第３の層間絶縁膜１２０を含む全面上に、酸化シリコン膜１３２をＣＶＤ法により形成する。これにより、Ａｌ合金配線１２５ａ、Ａｌ合金パッド１２６及びＡｌ合金層１２５ｂは酸化シリコン膜で被覆される。さらに酸化シリコン膜１３２上に窒化シリコン膜１３５をＣＶＤ法により形成する。このようにして、酸化シリコン膜１３２及び窒化シリコン膜１３５からなるパッシベーション膜１３０が形成される。また、タングステン壁１０２ｂ、Ａｌ合金壁１１２ｂ，１２２ｂ，及びＡｌ合金層１０５ｂ，１１５ｂ，１２５ｂによりガードリング２０３が形成される。

次いで、パッシベーション膜１３０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、パッシベーション膜１３０上にはレジストパターン（図示せず）が形成される。そしてこのレジストパターンをマスクとしてパッシベーション膜１３０をエッチングする。これにより、Ａｌ合金パッド１２６の上に位置するパッド開口部１３０ａが形成される。その後、レジストパターンを除去する。
次いで、図２（ｂ）に示すようにダイシングライン１４０に沿ってダイシングを行い、各半導体装置を分離させる。

上記したようにシリコン基板１のうちダイシングライン１４０に隣接する部分ある不純物領域８はイオン注入時の入射イオン衝撃で結晶構造が壊れクラックが入りやすい状態になっている。これに対し、本実施形態では、溝１５０すなわち第２の溝の底面は不純物領域８の底部よりも深く位置している。このため、ダイシング時に不純物領域８にクラックが発生しても、クラックは溝１５０で止まるため、クラックが半導体装置の内部に進行することを抑制できる。

また、シリコン基板表面上の第１の層間絶縁膜１００の一部に特にクラックが入り易いＢＰＳＧ膜を使用している。しかし、溝１５０すなわち第１の溝は、シリコン基板１及び第１の層間絶縁膜１００に形成されている。また、溝１５０は、第２の層間絶縁膜１１０によって埋まらず、空洞の状態が維持されている。これにより、第１の層間絶縁膜１００でクラックが発生しても、クラックは溝１５０で止まるため、クラックが半導体装置の内部に進行することを抑制することができる。

図３は、上記した方法により製造された半導体装置の平面図である。図１及び図２の断面図は、図３のＴ−Ｔ断面を示している。半導体装置２００の中央部には能動領域２０１が形成されている。能動領域２０１には、上記したトランジスタ及びこのトランジスタを外部に接続するためのＡｌ合金パッド１２６が複数形成されている。Ａｌ合金パッド１２６は能動領域２０１の周縁に沿って複数配置されている。

そして、半導体装置２００の周縁部には、ガードリング２０３が能動領域２０１を囲むように全周にわたって形成されている。ガードリング２０３が形成されることにより、水分又は腐食性ガスが層間絶縁膜１００，１１０，１２０（図１に図示）の界面に沿って能動領域２０１に進入することを抑制できる。また、ガードリング２０３の外側には、溝１５０がガードリング２０３を囲むように全周にわたって形成されている。これにより、いずれの端面でクラックが発生しても、クラックは溝１５０で止まり、クラックが能動領域２０１に進行することを抑制できる。

以上、第１の実施形態によれば、シリコン基板１及び第１の層間絶縁膜１００には、ガードリング２０３の外側に位置する溝１５０が形成されている。このため、シリコン基板１のうちダイシングライン１４０に隣接する部分にある不純物領域８や、ＢＰＳＧ膜を含む第１の層間絶縁膜１００からクラックが発生しても、クラックは溝１５０で止まるため、クラックが半導体装置の内部に進行することを抑制できる。

次に、図４を参照して、本発明に係る第２の実施形態を説明する。図４の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。第２の実施形態ではガードリングの外側に位置する溝１６０が、パッシベーション膜１３０、層間絶縁膜１００，１１０，１２０及びシリコン基板１に形成されている。本実施形態において、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。

本実施形態に係る半導体装置の製造方法は次の通りである。まず、図４（ａ）に示すように、シリコン基板１に素子分離膜２を形成し、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６及び不純物領域７を形成することにより、トランジスタを形成する。また、不純物領域７の形成時には、不純物領域８が形成される。次いで、第１の層間絶縁膜１００、接続孔１００ａ、溝１００ｂ、タングステンプラグ１０２ａ、タングステン壁１０２ｂ、Ａｌ合金配線１０５ａ、及びＡｌ合金層１０５ｂを形成する。これらの形成方法は、第１の実施形態と同一である。

次いで、第２の層間絶縁膜１１０、接続孔１１０ａ、溝１１０ｂ、Ａｌ合金壁１１２ｂ、Ａｌ合金配線１１５ａ、及びＡｌ合金層１１５ｂを形成する。次いで、第３の層間絶縁膜１２０、接続孔１２０ａ、溝１２０ｂ、Ａｌ合金壁１２２ｂ、Ａｌ合金配線１２５ａ、Ａｌ合金パッド１２６、Ａｌ合金層１２５ｂ、及びパッシベーション膜１３０を形成する。これらの形成方法は、第１の実施形態と同一である。

そして、図４（ｂ）に示すように、パッシベーション膜１３０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、パッシベーション膜１３０にはレジストパターン(図示せず)が形成される。そしてこのレジストパターンをマスクとしてパッシベーション膜１３０、層間絶縁膜１００，１１０，１２０及びシリコン基板１をエッチングする。これにより、Ａｌ合金パッド１２６の上に位置するパッド開口部１３０ａ及び溝１６０が形成される。溝１６０はパッシベーション膜１３０、層間絶縁膜１００，１１０，１２０を貫通している第１の溝と、シリコン基板１に形成されている第２の溝により構成される。第２の溝の底面は不純物領域８の底部よりも深く位置し、例えば、シリコン基板１の表面から０．５μｍ以上１．０μｍ以下の場所に位置している。なお、パッド開口部１３０ａのエッチングは、Ａｌ合金パッド１２６がストッパーとなる。その後、レジストパターンを除去する。
次いで、図４（ｃ）に示すようにダイシングライン１４０に沿ってダイシングを行い、各半導体装置を分離させる。

以上、本実施形態によれば、溝１６０の底部は、不純物領域８の底部よりも深く位置している。このため、第１の実施形態と同様の作用及び効果を得ることができる。また、溝１６０はパッシベーション膜１３０、層間絶縁膜１００，１１０，１２０の全ての層を貫通している。これにより、どの層の端部でクラックが発生しても、クラックは溝１６０で止まるため、クラックが半導体装置の内部に進行することを抑制できる。
また、パッド開口部１３０ａと溝１６０を同一の工程で形成することができるため、工程数を少なくすることができる。

次に、図５及び図６を参照して、本発明に係る第３の実施形態を説明する。図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。第３の実施形態は、トランジスタの形成時にシリコン基板１のうちダイシングライン１４０に隣接する部分に形成される不純物領域８を、トランジスタを形成した後、かつ第１の層間絶縁膜１００を形成する前に取り除くものである。本実施形態において、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図５（ａ）に示すように、シリコン基板１に素子分離膜２を形成し、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６及び不純物領域７を形成することにより、トランジスタ形成する。また、不純物領域７の形成時には、不純物領域８が形成される。これらの形成方法は、第１の実施形態と同一である。

次いで、図５（ｂ）に示すように、シリコン基板１、トランジスタ、素子分離膜２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、シリコン基板１、トランジスタ、素子分離膜２上にはレジストパターン１９０が形成される。次いで、このレジストパターンをマスクとして不純物領域８をエッチングする。このときのエッチング深さは例えば、シリコン基板１の表面から０．５μｍ以上１．０μｍ以下である。これにより、不純物領域８が取り除かれ、シリコン基板１の表面は、ダイシングライン１４０に隣接する部分が他の部分（例えば能動領域）よりも低くなる。

その後、図５（ｃ）に示すように、レジストパターン１９０を除去する。そして、第１の層間絶縁膜１００、接続孔１００ａ、溝１００ｂ、タングステンプラグ１０２ａ、タングステン壁１０２ｂ、Ａｌ合金配線１０５ａ、及びＡｌ合金層１０５ｂを形成し、第２の層間絶縁膜１１０、接続孔１１０ａ、溝１１０ｂ、Ａｌ合金壁１１２ｂ、Ａｌ合金配線１１５ａ、及びＡｌ合金層１１５ｂを形成する。次いで、第３の層間絶縁膜１２０、接続孔１２０ａ、溝１２０ｂ、Ａｌ合金壁１２２ｂ、Ａｌ合金配線１２５ａ、Ａｌ合金パッド１２６、Ａｌ合金層１２５ｂ、及びパッシベーション膜１３０を形成する。これらの形成方法は、第１の実施形態と同一である。

次いで、図６（ａ）に示すように、パッシベーション膜１３０上にフォトレジスト層（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、パッシベーション膜１３０にはレジストパターンが形成される。そしてこのレジストパターンをマスクとして層間絶縁膜１００，１１０，１２０及びパッシベーション膜１３０をエッチングする。これにより、Ａｌ合金パッド１２６の上に位置するパッド開口部１３０ａ及び溝１７０が形成される。溝１７０はパッシベーション膜１３０から層間絶縁膜１００，１１０，１２０を貫通している。また、シリコン基板１のうちダイシングライン１４０に隣接する部分の表面が溝１７０の底面となっている。
次いで、図６（ｂ）に示すようにダイシングライン１４０に沿ってダイシングを行い、各半導体装置を分離させる。

このように、本実施形態では、クラックが発生し易く、かつ、クラックが半導体装置の内部に進行しやすい不純物領域８を取り除いている。これにより、半導体装置の内部にクラックが発生及び進行することを抑制できる。また、溝１７０がパッシベーション膜１３０、層間絶縁膜１００，１１０，１２０の全ての層を貫通している。このため、どの層の端部でクラックが発生しても、クラックは溝１７０で止まるため、クラックが半導体装置の内部に進行することを抑制できる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第２，３の実施形態において、パッド開口部１３０ａと溝１６０，１７０を同一工程で形成したが、パッド開口部１３０ａと溝１６０，１７０を別工程により形成してもよい。また、第３の実施形態において、溝１７０の形成をＡｌ合金配線１０５ａ及びＡｌ合金層１０５ｂを形成した後に行ってもよい。この場合、溝１７０は第１の層間絶縁膜のみに形成される。また、第３の実施形態において、溝１７０の底面がシリコン基板１の表面より深く位置してもよい。

（ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（ｂ）は（ａ）の次の工程を説明する為の断面図、（ｃ）は（ｂ）の次の工程を説明する為の断面図、（ｄ）は（ｃ）の次の工程を示す為の断面図。（ａ）は図１（ｄ）の次の工程を説明する為の断面図、（ｂ）は（ａ）の次の工程を示す為の断面図。第１の実施形態に係る半導体装置の平面図。（ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（ｂ）は（ａ）の次の工程を説明する為の断面図、（ｃ）は（ｂ）の次の工程を説明する為の断面図。（ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（ｂ）は（ａ）の次の工程を説明する為の断面図、（ｃ）は（ｂ）の次の工程を説明する為の断面図。（ａ）は図５（ｃ）の次の工程を説明する為の断面図、（ｂ）は（ａ）の次の工程を示す為の断面図。従来の半導体装置の構成を説明する為の断面図。

符号の説明

１，４００・・・シリコン基板、２，４０２・・・素子分離膜、３・・・ゲート酸化膜、４・・・ゲート電極、５・・・サイドウォール、６・・・低濃度不純物領域、７，８，４０７，４０８・・・不純物領域、１００，１１０，１２０，３００，３１０，３２０・・・層間絶縁膜、１００ａ，１１０ａ，１２０ａ・・・接続孔、１００ｂ，１１０ｂ，１２０ｂ・・・溝、１０２ａ・・・タングステンプラグ、１０２ｂ・・・タングステン壁、１０５ａ，１１５ａ，１２５ａ・・・Ａｌ合金配線、１０５ｂ，１１５ｂ，１２５ｂ・・・Ａｌ合金層、１１２ｂ，１２２ｂ・・・Ａｌ合金壁、１２６・・・Ａｌ合金パッド、１３０，３３０・・・パッシベーション膜、１３０ａ・・・パッド開口部、１３２・・・酸化シリコン膜、１３５・・・窒化シリコン膜，２０３，３６０・・・ガードリング、１４０，３４０・・・ダイシングライン、１５０，１６０，１７０，３５０・・・溝、１９０・・・レジストパターン、２００・・・半導体装置、２０１・・・能動領域、４０１・・・トランジスタ

Claims

半導体基板の表層に形成され、トランジスタのソース又はドレインとなる第１の不純物領域と、
前記半導体基板の表層であって、前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で形成された第２の不純物領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第２の不純物領域上に位置する前記層間絶縁膜を上下に貫通する第１の溝と、
前記第１の溝の下に位置する前記半導体基板に形成され、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝と、
を具備する半導体装置。
前記第２の溝は、前記半導体基板の表面からの深さが０．５μｍ以上１．０μｍ以下である請求項１に記載の半導体装置。
前記層間絶縁膜はＢＰＳＧ膜を含む請求項１又は２に記載の半導体装置。
半導体基板の表層に形成され、トランジスタのソース又はドレインとなる第１の不純物領域と、
前記半導体基板の表層であって、前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で形成された第２の不純物領域と、
前記半導体基板上に形成された複数層の層間絶縁膜と、
最上層の前記層間絶縁膜上に形成された保護膜と、
前記複数層の層間絶縁膜及び前記保護膜に形成され、前記第２の不純物領域上に位置する前記複数層の層間絶縁膜及び前記保護膜を上下に貫通する第１の溝と、
前記第１の溝の下に位置する前記半導体基板に形成され、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝と、
を具備する半導体装置。
前記第１の不純物領域を有する能動領域と、
前記能動領域を囲むガードリングと、
を具備し、
前記第１の溝及び第２の溝は前記ガードリングの外側に位置しており、かつ前記ガードリングを囲んでいる請求項１から４のいずれかに記載の半導体装置。
半導体基板の表層に、トランジスタのソース又はドレインとなる第１の不純物領域を形成し、かつ前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で第２の不純物領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を上下に貫通する第１の溝を前記第２の不純物領域上に形成し、前記第１の溝の下に位置する前記半導体基板に、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝を形成する工程と、
を具備する半導体装置の製造方法。
前記第２の溝は、前記半導体基板の表面から底部までの深さが０．５μｍ以上１．０μｍ以下である請求項６に記載の半導体装置の製造方法。
半導体基板の表層に、トランジスタのソース又はドレインとなる第１の不純物領域を形成し、かつ前記半導体基板のうちダイシングラインに隣接する部分に、前記第１の不純物領域と同一工程で第２の不純物領域を形成する工程と、
前記半導体基板上に複数層の層間絶縁膜を形成する工程と、
最上層の前記層間絶縁膜上に、保護膜を形成する工程と、
前記複数層の層間絶縁膜及び前記保護膜を上下に貫通する第１の溝を前記第２の不純物領域上に形成し、前記第１の溝の下に位置する前記半導体基板に、底部が前記第２の不純物領域の底部と同じ位置又は前記第２の不純物領域の底部より深い位置にある第２の溝を形成する工程と、
を具備する半導体装置の製造方法。
前記第１の溝及び前記第２の溝を形成する工程において、前記保護膜にパッド開口部を形成する請求項８に記載の半導体装置の製造方法。