JP2006049684A

JP2006049684A - 半導体装置の製造方法

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Publication number: JP2006049684A
Application number: JP2004230637A
Authority: JP
Inventors: Fumio Okuda; 文雄奥田; Satoshi Kouchi; 聡小内
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-08-06
Filing date: 2004-08-06
Publication date: 2006-02-16

Abstract

【課題】従来の半導体装置の製造方法では、素子形成領域の平坦性を維持しつつ、遮光性の膜に対するアライメントマークを形成することが困難であるという問題があった。
【解決手段】本発明の半導体装置の製造方法では、エピタキシャル層５表面から溝部９を形成する。溝部９をＮＳＧ膜で埋設し、ＣＭＰ法により研磨することで、エピタキシャル層５表面を平坦面とすることができる。そして、スクライブライン領域２では、第１の段差部１０の一部を露出するように、ＮＳＧ膜１１の一部を除去する。この工程により、多結晶シリコン膜２２に対し、第２の段差部２３を形成することができ、該第２の段差部２３をアライメントマークとして利用することができる。
【選択図】図１２

Description

本発明は、露光工程で使用する好適なアライメントマークを製造するための半導体装置の製造方法に関する。

従来のアライメントマークの製造方法では、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用い、該ＳＯＩ基板に半導体素子等の電気回路部分とアライメントマーク領域とを形成する。アライメントマーク領域では、ＳＯＩ基板の最表面に位置する半導体薄膜層において、残されたシリコン部分から成る凸部の周辺を埋め込むように、酸化シリコン部分を形成する。尚、酸化シリコン部分は、半導体薄膜層下面の絶縁層と一体に形成されている。そして、凸部及び酸化シリコン部分が形成される領域の上面には、絶縁層から成る保護層を形成する。後工程において、凸部上面にシリコン結晶あるいはシリサイド化合物が形成されることを防止する。保護層及び酸化シリコン部分は、位置合わせ時の光に対して良好な透光性を有し、この製造方法により形成されたアライメントマークは、良好な視認性を有しているものがあった（例えば、特許文献１参照。）。

従来の半導体装置の製造方法では、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法に替えて、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法を用い、半導体層表面の平坦性及び微細化を実現する。具体的には、該ＳＴＩ法により形成した溝を絶縁膜により埋設し、該絶縁膜上面からトレンチを形成する。そして、該トレンチ側壁に熱酸化膜（ＳｉＯ_２）を形成する。その後、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、ＣＶＤ酸化膜（ＣＶＤ−ＳｉＯ_２）でトレンチ内を埋設し、分離領域を形成するものがあった（例えば、特許文献２参照。）。
特開２００１−３０７９９９号公報（第５−８頁、第１−３図）特開平０９−８１１９号公報（第７−９頁、第２−１０図）

上述したように、アライメントマーク領域では、活性領域における分離領域を形成する際に、ＬＯＣＯＳ法を用いていた。ＳＯＩ基板の最表面に位置する半導体薄膜層にシリコン部分からなる凸部を形成する。そして、該凸部の周辺を酸化シリコン部分で埋め込み、アライメントマークを形成していた。つまり、従来の製造方法では、電気回路部及びアライメントマーク領域においても、半導体薄膜層表面に凹凸が形成されていた。特に、電気回路部の分離領域では、該表面の凹凸により、分離領域上面に受動素子を形成し難いという問題があった。また、分離領域における凹部上面では、配線層が断線し易いという問題があった。

また、従来の半導体装置の製造方法では、半導体層表面の平坦性を実現するために、分離領域を形成する際に、ＬＯＣＯＳ法に替えてＳＴＩ法を用いていた。その後、例えば、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、半導体層表面に一様に平坦面を形成していた。そして、この製造方法では、アライメントマーク領域上面も平坦面となっていた。そのため、例えば、アライメントマークの上面にシリコン膜等の遮光性の膜が堆積した場合には、シリコン部分とシリコン酸化部分との段差を用い、光検出用としてのアライメントマークの利用が出来なくなってしまうという問題があった。

本発明は、上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層表面に、所望の領域に開口部が設けられた第１の絶縁膜を形成し、該開口部を介して前記半導体層に溝を形成し、前記半導体層に第１の段差部を形成する工程と、前記溝を埋設するように第２の絶縁膜を形成した後、前記第１の絶縁膜をストッパー膜として前記第２の絶縁膜を研磨する工程と前記第１の絶縁膜を除去した後、前記第１の段差部の一部が露出するように前記第２の絶縁膜の一部を除去する工程と、前記半導体層上面にシリコン膜または金属膜を堆積し、前記露出した第１の段差部上方の前記シリコン膜または前記金属膜に形成される第２の段差部をアライメントマークとして用い、前記シリコン膜または前記金属膜を選択的に除去する工程とを有することを特徴とする。従って、本発明の半導体装置の製造方法では、半導体層表面の平坦性を維持しつつ、アライメントマークを形成する領域では、アライメントマーク用の段差部を形成することができる。

また、本発明の半導体装置の製造方法では、前記第１の段差部が前記半導体層表面から３００〜１０００Å露出するように、前記第２の絶縁膜をエッチングにより除去することを特徴とする。従って、本発明の半導体装置の製造方法では、アライメントマークを形成する領域の半導体層表面に、３００〜１０００Åの段差部を形成する。そのことで、半導体層上面にシリコン膜等の遮光性の膜を形成した場合でも、該シリコン膜等に形成された新たな段差部をアライメントマークとして用いることができる。

また、本発明の半導体装置の製造方法では、前記第２の絶縁膜を研磨する工程では、ＣＭＰ法を用いることを特徴とする。従って、本発明の半導体装置の製造方法では、ＳＴＩ法による溝を絶縁膜で埋設した後、ＣＭＰ法により該絶縁膜を研磨し、半導体層表面を平坦面とする。そのことで、素子形成領域では、分離領域上面に容量素子等の受動素子を形成できる。また、分離領域上面の配線層の断線を防ぐことができる。

本発明では、半導体層表面の平坦性を実現するために、ＬＯＣＯＳ法に替えてＳＴＩ法を用いる。ＳＴＩ法による溝を絶縁膜で埋設した後に、ＣＭＰ法により該絶縁膜を研磨し、半導体層表面に平坦面を形成する。そして、アライメントマーク領域では、該絶縁膜の一部を除去し、アライメントマーク用の段差部を形成する。そのことで、素子形成領域では、半導体層表面の平坦性を維持することができる。一方、アライメントマーク領域では、アライメントマーク用の段差部を形成することができる。

また、本発明では、アライメントマーク領域に、半導体層表面から、例えば、３００〜１０００Åの段差部を形成する。そのことで、半導体層上面にシリコン膜等の遮光性の膜を形成した場合でも、該段差部を介して該シリコン膜等に形成された新たな段差部をアライメントマークとして用いることができる。

また、本発明では、ＳＴＩ法及びＣＭＰ法を用いることで、特に、素子形成領域の分離領域での平坦性を実現できる。そのことで、素子形成領域では、分離領域上面に容量素子等の受動素子を形成できる。また、分離領域上面の配線層の断線を防ぐことができる。

以下に、本発明の一実施の形態である半導体装置の製造方法について、図１〜図１２を参照し、詳細に説明する。そして、図１〜図９、図１１及び図１２は、本発明の半導体装置の製造方法を説明するための断面図である。図１０は、本発明の半導体装置の製造方法において、アライメントマークが形成されたスクライブライン領域を説明するための平面図である。

尚、図１〜図９、図１１及び図１２における断面図では、単結晶シリコン基板の左半に素子形成領域１を示し、該基板の右半にアライメントマークを形成するスクライブライン領域２を示す。また、その図では、素子形成領域１には、分離領域のみが示されているが、その他の領域には、バイポーラトランジスタ、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ等の様々な素子が形成されている。

図１に示す如く、Ｐ型の単結晶シリコン基板３を準備する。基板３表面を熱酸化して全面にシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層４を形成する。

次に、基板３をエピタキシャル成長装置のサセプタ上に配置する。そして、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ_３ガスとＨ_２ガスを導入する。そのことにより、基板３上にエピタキシャル層５を成長させる。その後、エピタキシャル層５表面に熱酸化法によりシリコン酸化膜６を形成し、シリコン酸化膜６上面にシリコン窒化膜７を堆積する。尚、本実施の形態でのシリコン酸化膜６及びシリコン窒化膜７は本発明の「第１の絶縁膜」に対応するが、本発明の「第１の絶縁膜」はＳＴＩ法に利用できる膜であれば良い。また、本実施の形態での基板３及びエピタキシャル層５が本発明の「半導体層」に対応する。そして、本実施の形態では、基板上に１層のエピタキシャル層が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。

図２に示す如く、公知のフォトリソグラフィ技術により、溝部９を形成する部分に開口部が設けられたフォトレジスト８を選択マスクとして形成する。そして、ドライエッチングにより、シリコン酸化膜６、シリコン窒化膜７を除去した後、更に、エピタキシャル層５を５０００Å程度除去する。エピタキシャル層５には、その表面から溝部９が形成される。

ここで、スクライブライン領域２では、溝部９を利用し、エピタキシャル層５表面に対しての段差ｔ１を有する、第１の段差部１０が形成される。そして、後工程において、溝部９には、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−ＳｉｌｉｃａｔｅＧｌａｓｓ）膜１１（図３参照）が埋設される。この構造により、第１の段差部１０は第１のアライメントマークとして利用され、例えば、ＮＰＮトランジスタのコレクタ領域等の拡散領域を形成する際に用いられる。この場合には、第１のアライメントマークの上面には、遮光性の多結晶シリコン膜（ＰｏｌｙＳｉ）等が形成されていない。そのため、第１のアライメントマークは、エピタキシャル層とＮＳＧ膜とへのレーザー光の反射の差を利用し、レジストマスクのパターニングする際に用いされる。

尚、本実施の形態での溝部９が本発明の「溝」に対応するが、本発明の「溝」は、例えば、エピタキシャル層５表面に対して窪んだ形状であれば良く、任意の製造方法により形成されても良い。

図３に示す如く、フォトレジスト８を除去した後、エピタキシャル層５上面に、高密度プラズマＣＶＤ法により、ＮＳＧ膜１１を堆積する。このとき、溝部９を埋設するように、ＮＳＧ膜１１を、例えば、６０００Å程度堆積する。

次に、ＮＳＧ膜１１の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ（ＨｉｇｈＴｅｍｐａｒａｔｕｒｅＯｘｉｄｅ）膜１２を堆積する。このとき、ＨＴＯ膜１２を、その膜厚が３０００Å〜５０００Åの範囲内で堆積する。そして、ＨＴＯ膜１２は、ＮＳＧ膜１１よりも段差被覆性に優れた膜である。一方、ＮＳＧ膜１１は、ＨＴＯ膜１２よりも埋め込み特性に優れており、上述したように、溝部９を埋設する工程に用いられる。

尚、本実施の形態でのＮＳＧ膜１１及びＨＴＯ膜１２が本発明の「第２の絶縁膜」に対応するが、本発明の「第２の絶縁膜」は溝部９を埋め込む膜であれば良い。また、本発明の「第２の絶縁膜」としては、少なくともＮＳＧ膜１１のみでも良い。

図４に示す如く、素子形成領域１では、公知のフォトリソグラフィ技術により、ＨＴＯ膜１２上面に、分離領域用のトレンチ１５（図５参照）を形成する部分に開口部が設けられたフォトレジスト１３を選択マスクとして形成する。その後、ドライエッチングにより、ＮＳＧ膜１１及びＨＴＯ膜１２を選択的に除去し、トレンチ１５形成領域のＮＳＧ膜１１及びＨＴＯ膜１２に開口部１４を形成する。

図５に示す如く、素子形成領域１では、フォトレジスト１３を除去した後、ＮＳＧ膜１１及びＨＴＯ膜１２をハードマスクとして、ドライエッチングにより、トレンチ１５を形成する。そして、トレンチ１５は、例えば、６μｍ程度の深さとなるように形成される。尚、トレンチ１５を形成する工程時に、ＨＴＯ膜１２もその表面から除去され、トレンチ１５形成後には、ＨＴＯ膜１２の膜厚も薄くなる。ここで、ＨＴＯ膜１２の膜厚を上述した範囲内で堆積するのは、ＨＴＯ膜１２の膜厚が３０００Åよりも薄い場合には、エッチング不良の問題が発生することもあるからである。一方、ＨＴＯ膜１２の膜厚が５０００Åよりも厚い場合には、ＮＳＧ膜１１及びＨＴＯ膜１２をパターニングするのが困難となることもあるからである。

図６に示す如く、トレンチ１５内部及びＨＴＯ膜１２の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜１６を堆積する。ＨＴＯ膜１６は３０００Å程度堆積され、トレンチ１５の内壁からトレンチ１５の一部が埋設される。その後、ＨＴＯ膜１６上面に、ＣＶＤ法により、多結晶シリコン膜１７を堆積する。多結晶シリコン膜１７は８０００Å程度堆積され、トレンチ１５内部は多結晶シリコン膜１７により完全に埋設される。

本実施の形態では、トレンチ１５をＨＴＯ膜１６で埋設する工程の前に、トレンチ１５の内壁に熱酸化法によりシリコン酸化膜を形成する工程を省略している。当該シリコン酸化膜を形成する工程の省略により、基板３自体が、熱酸化法による熱環境下に置かれることはなく、例えば、溝部９やトレンチ１５のコーナー部から結晶欠陥が発生することを大幅に低減することができる。

図７に示す如く、シリコン窒化膜７をストッパー膜として用い、ＣＭＰ法により、ＮＳＧ膜１１、ＨＴＯ膜１２、１６及び多結晶シリコン膜１７を研磨し、少なくともその一部を除去する。そして、この工程により、溝部９はＮＳＧ膜１１で埋設され、トレンチ１５はＨＴＯ膜１６及び多結晶シリコン膜１７で埋設された構造が得られる。

図８に示す如く、シリコン窒化膜７を約１６０℃のリン酸により除去した後、シリコン酸化膜６を希釈フッ酸（ＨＦ）により除去する。このとき、シリコン酸化膜６を除去する際に、ＮＳＧ膜１１の一部も除去され、分離領域では、実質、平坦面１８が形成される。ここで、本実施の形態でいう分離領域の平坦面１８とは、溝部９を埋設するＮＳＧ膜１１とトレンチ１５を埋設するＨＴＯ膜１６及び多結晶シリコン膜１７とで形成される面をいう。

尚、本実施の形態では、１回のＣＭＰ工程により、溝部９に埋設されたＮＳＧ膜１１とトレンチ１５に埋設された多結晶シリコン膜１７とを研磨し、除去することができる。つまり、溝部９をＮＳＧ膜１１で埋設した後に１回目のＣＭＰ法を用いた工程を行い、トレンチ１５をＨＴＯ膜１６及び多結晶シリコン膜１７で埋設した後に２回目のＣＭＰ法を用いた工程を行う場合と比較して、製造プロセスを簡略化することができる。また、高価なＣＭＰ法を用いた工程を１回とすることができるので、製造コストを低減することができる。

また、本実施の形態では、トレンチ１５を多結晶シリコン膜１７で埋設する前に、ＨＴＯ膜１６を埋設している。そして、多結晶シリコン膜１７を堆積する量を低減することで、多結晶シリコン膜１７がエピタキシャル層５等上面に堆積する膜厚も低減することができる。そのことで、ＣＭＰ法を用いた工程により、多結晶シリコン膜１７を研磨する量も低減でき、高価なＣＭＰ法を用いた工程時間を短縮することができる。

図９に示す如く、スクライブライン領域２では、第１の段差部１０と溝部９を埋設したＮＳＧ膜１１とにより、実質、平坦面１９が形成されている。上述したように、第１の段差部１０は第１のアライメントマークとして利用される。尚、平坦面１９は、平坦面１８と同様に、ＣＭＰ工程により形成された面である。そして、平坦面１９には、ＣＭＰ法の後に、シリコン窒化膜７及びシリコン酸化膜６を除去する際に、その表面に形成される凹凸も含まれるものとする。

しかしながら、素子形成領域１に、ＭＯＳトランジスタのゲート電極、ＮＰＮトランジスタのエミッタ取り出し電極等を形成する際には、エピタキシャル層５全面に多結晶シリコン膜を堆積する。その後、該多結晶シリコン膜を選択的に除去するが、多結晶シリコン膜は遮光性の膜であり、第１のアライメントマークを利用することができなくなるという問題があった。

そこで、本実施の形態では、第１の段差部１０の一部がＮＳＧ膜１１から露出するように、ＮＳＧ膜１１をウェットエッチングで除去する。そして、第１の段差部１０の表面からＮＳＧ膜１１を、例えば、３００〜１０００Å程度除去する。このとき、図１０に示すように、公知のフォトリソグラフィ技術により、スクライブライン領域２の第１のアライメントマークが形成された領域に開口部が設けられたフォトレジスト２０を選択マスクとして形成する。

図１１に示す如く、フォトレジスト２０を選択マスクとして、ウェットエッチングにより、ＮＳＧ膜１１を、例えば、３００〜１０００Å程度除去する。その後、フォトレジスト２０を除去する。この工程により、スクライブライン領域２では、エピタキシャル層５表面から、例えば、３００〜１０００Å程度の段差ｔ２が形成される。つまり、第１の段差部１０の一部が、その表面から、例えば、３００〜１０００Å程度露出する。一方、素子形成領域１では、ＣＭＰ法により形成した平坦面を維持することができる。

図１２に示す如く、例えば、素子形成領域１にＭＯＳトランジスタのゲート電極等を形成する工程を説明する。先ず、ゲート酸化膜を形成するため、ＣＶＤ法により、エピタキシャル層５上面にシリコン酸化膜２１を堆積する。その後、シリコン酸化膜２１上面に、ＣＶＤ法により、多結晶シリコン膜２２を堆積する。

このとき、スクライブライン領域２では、素子形成領域１と同様に、シリコン酸化膜２１及び多結晶シリコン膜２２が堆積される。そして、ＮＳＧ膜１１を除去して形成された段差ｔ２により、第１の段差部１０の上方の多結晶シリコン膜２２には、段差ｔ３が形成される。つまり、スクライブライン領域２には、多結晶シリコン膜２２表面に対して段差ｔ３を有する、第２の段差部２３が形成される。そして、第２の段差部２３は第２のアライメントマークとして用いられ、例えば、レーザー光が第２のアライメントマークに照射され、位置計測が行われる。

その後、シリコン酸化膜２１及び多結晶シリコン膜２２は、ＭＯＳトランジスタのゲート電極等の領域を残して、選択的に除去される。このとき、第２のアライメントマークは、多結晶シリコン膜２２等を除去するレジストマスクをパターニングする際に用いられる。尚、第１の段差部１０の一部を露出させるために、ＮＳＧ膜１１を例えば、３００〜１０００Å程度除去したが、この場合に限定するものではない。例えば、多結晶シリコン膜２２等の遮光性の膜に、新たなアライメントマークを形成する際に段差部が形成できる程度の段差を有していれば良い。

上述したように、本実施の形態では、第１の段差部１０上面に多結晶シリコン膜２２を堆積し、多結晶シリコン膜２２に新たなアライメントマークを形成する場合について説明したが、この場合に限定するものではない。例えば、配線層に用いる金属膜やＮＰＮトランジスタ等の電極を形成するアモルファスシリコン膜等のように、第１のアライメントマーク上面に遮光性の膜を堆積した場合にも用いることができる。

また、本実施の形態では、素子形成領域１において、分離領域上面の平坦性を実現し、分離領域上面に層間絶縁層、配線層を形成することで、分離領域上面での配線層の断線を防ぐことができる。また、分離領域上面の平坦性により、容量素子等の受動素子を配置することもできる。

尚、上述した本実施の形態では、溝部を埋設する膜としてＮＳＧ膜を用いる場合について説明したが、この場合に限定するものではなく、その他の絶縁膜を用いる場合でも良い。

また、溝部を埋設するＮＳＧ膜上面に堆積する膜として、ＨＴＯ膜を用いる場合について説明したが、この場合に限定するものでなく、被覆性が良く、トレンチ形成時のハードマスクとして機能する膜であれば、その他の膜を用いる場合でも良い。例えば、減圧ＣＶＤ法、または、常圧ＣＶＤ法により堆積されたシリコン酸化膜（ＳｉＯ_２）、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、または、シリコン窒化膜でも良い。また、塗布法により形成されたＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜でも良い。

また、本実施の形態では、アライメントマークに対し、レーザー光を照射し、照射光の回折、散乱を利用する場合について説明したがこの場合に限定するものではない。例えば、アライメントマークを画像処理用のマークとして用いる場合でもよい。そして、アライメントマークの形状は、使用用途に応じて任意の形状とすることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する平面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１素子形成領域
２スクライブライン領域
３Ｐ型の単結晶シリコン基板
５Ｎ型のエピタキシャル層
６シリコン酸化膜
７シリコン窒化膜
９溝部
１０第１の段差部
１１ＮＳＧ膜
１２ＨＴＯ膜
１７多結晶シリコン膜
１９平坦面
２１シリコン酸化膜
２２多結晶シリコン膜
２３第２の段差部

Claims

半導体層表面に、所望の領域に開口部が設けられた第１の絶縁膜を形成し、該開口部を介して前記半導体層に溝を形成し、前記半導体層に第１の段差部を形成する工程と、
前記溝を埋設するように第２の絶縁膜を形成した後、前記第１の絶縁膜をストッパー膜として前記第２の絶縁膜を研磨する工程と
前記第１の絶縁膜を除去した後、前記第１の段差部の一部が露出するように前記第２の絶縁膜の一部を除去する工程と、
前記半導体層上面にシリコン膜または金属膜を堆積し、前記露出した第１の段差部上方の前記シリコン膜または前記金属膜に形成される第２の段差部をアライメントマークとして用い、前記シリコン膜または前記金属膜を選択的に除去する工程とを有することを特徴とする半導体装置の製造方法。
前記第１の段差部が前記半導体層表面から３００〜１０００Å露出するように、前記第２の絶縁膜をエッチングにより除去することを特徴とする半導体装置の製造方法。
前記第１の段差部を前記半導体層のスクライブライン領域に形成し、該スクライブライン領域に形成された前記第２の絶縁膜を除去することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記第２の絶縁膜を研磨する工程では、ＣＭＰ法を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
前記スクライブライン領域により区画される前記半導体層では、前記溝を利用して分離領域を形成することを特徴とする請求項３に記載の半導体装置の製造方法。