JP6053256B2 - Semiconductor chip, manufacturing method thereof, and semiconductor device - Google Patents
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Description
本発明は、半導体チップ及びその製造方法、並びに半導体装置に関するものである。 The present invention relates to a semiconductor chip, a manufacturing method thereof, and a semiconductor device.
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。 In recent years, the degree of integration of semiconductor chips has improved year by year, and accordingly, the chip size has been increased, the wiring has been miniaturized, and the number of layers has been increased. On the other hand, for high-density mounting, it is necessary to reduce the package size and reduce the thickness.
このような要求に対して、MCP(Multi Chip Package)と呼ばれる1つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、TSV(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したCoC(Chip on Chip)型の半導体パッケージ(半導体装置)が注目されている。 In response to such demands, a technology called high-density mounting of a plurality of semiconductor chips on a single wiring board called MCP (Multi Chip Package) has been developed. Among them, a CoC (Chip on Chip) type semiconductor package (semiconductor device) in which a chip stacked body in which semiconductor chips having through electrodes called TSV (Through Silicon Via) are stacked is mounted on one surface of the wiring substrate is attracting attention. .
ところで、上述のような貫通電極を有する半導体チップも1枚のウエハに複数製作され、ダイシンングによりチップ化される。かかるダイシング工程においては、チップの表面側や裏面側にチッピングが発生することがある。ここで、表面側へのチッピングに対しては対処が施されている場合も多く、また、貫通電極を有していなければ、裏面側へのチッピングも問題にならないものの、貫通電極を有する半導体チップについては、裏面側へのチッピングが、貫通電極が形成されている領域まで侵入してしまうと問題がある。
ここで、特許文献1は、半導体チップの表面側に、剥離防止用の溝が設けていることを開示しているが、貫通電極については全く関知しておらず、裏面側へのチッピングに対する対処については何ら開示していない。
By the way, a plurality of semiconductor chips having the through electrodes as described above are also manufactured on a single wafer and formed into chips by die-sinking. In such a dicing process, chipping may occur on the front side or the back side of the chip. Here, there are many cases where countermeasures are taken against chipping to the front surface side, and if there is no through electrode, chipping to the back surface is not a problem, but a semiconductor chip having a through electrode With respect to the above, there is a problem if the chipping to the back side penetrates to the region where the through electrode is formed.
Here, Patent Document 1 discloses that a groove for preventing peeling is provided on the front surface side of the semiconductor chip, but does not know about the through electrode at all and copes with chipping on the back surface side. Is not disclosed at all.
本発明の半導体チップは、表面側電極と裏面側電極とをつなぐ貫通電極が貫通する半導体基板を備えた半導体チップであって、前記半導体基板は、その裏面側周縁と前記貫通電極との間に溝が設けられていることを特徴とする。 The semiconductor chip of the present invention is a semiconductor chip provided with a semiconductor substrate through which a through electrode connecting a front surface side electrode and a back surface side electrode penetrates, and the semiconductor substrate is between the back surface side periphery and the through electrode. A groove is provided.
本発明の半導体チップによれば、ウエハからのダイシング工程で発生し得る裏面側のチッピングが、半導体チップのアクティブエリアに侵入することを防止することができる。
また、それに伴い、ダイシング後の裏面外観検査の歩留まりが改善する。
更に、半導体チップのスクライブエリアの縮小が可能となり、それによりチップサイズ全体の縮小化が図れ、ひいてはウエハ当たりの有効チップ数を増加させることができる。
According to the semiconductor chip of the present invention, it is possible to prevent the backside chipping that may occur in the dicing process from the wafer from entering the active area of the semiconductor chip.
Along with this, the yield of back surface appearance inspection after dicing is improved.
Furthermore, it is possible to reduce the scribe area of the semiconductor chip, thereby reducing the entire chip size, and consequently increasing the number of effective chips per wafer.
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
<第一実施形態>
図1は、本発明の半導体チップにおける第一実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。図2は、図1のA−A’における断面図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
<First embodiment>
FIG. 1 is a schematic plan view seen from the back side of the memory chip (DRAM) of the first embodiment of the semiconductor chip of the present invention. 2 is a cross-sectional view taken along line AA ′ of FIG.
図1に示すメモリチップ1Aの裏面側においては、長手方向に沿ってその中央領域に、通常動作時に信号、電源等を伝送するための複数の貫通電極2b(第一貫通電極)を備えている。一方、チップの周縁部には、サポート貫通電極2a(第二貫通電極)が設けられており、このサポート貫通電極2aに接続される裏面バンプ電極は、チップを積層する際に、チップ間の間隔を確保するためのサポートバンプとして使用されることになる。サポート貫通電極2aは、通常動作時においては、フローティング状態、あるいは電源もしくはGNDレベルになっている。
On the back surface side of the
更に、チップの裏面周縁とサポート貫通電極2aとの間には、裏面チッピング防止溝5Aが設けられている。この裏面チッピング防止溝5Aによって、チッピングがサポート貫通電極2a及び信号等用貫通電極2bが形成されている領域に侵入することを防ぐことができる。
Further, a back surface
また、図2において、メモリチップ1Aは、半導体基板10と、その表側に積層された第1、第2、第3、第4層間絶縁膜11,12,13,14と、第4層間絶縁膜14上に積層されたポリイミド(PI)膜(パッシベーション膜)15と、半導体基板10の裏面に積層されたパッシベーション層16とを有している。
2, the
また、メモリチップ1Aは、後述するスクライブセンターSC側から、スクライブエリアSA、ガードリングエリアGA、及びアクティブエリアAAという領域に区分けされる。
The
アクティブエリアAAのPI膜15の開口部においては、サポート貫通電極2aが設けられている。サポート貫通電極2aは、半導体基板10を貫通する貫通孔部(TSV:Through Silicon Via)21と、第1、第2、第3、第4層間絶縁膜11,12,13,14でそれぞれ隔てられる配線22a〜22dと、その配線22a〜22dを縦続的に接続するコンタクトプラグ23a〜23cと、PI膜15の開口部から露呈したピラー部24と、そのピラー部24の上面に設けられた表面バンプ電極25と、貫通孔部21の半導体基板10の裏面側に露呈した部分に設けられた裏面バンプ電極26とを備えている。
A support through
また、半導体基板10の貫通孔部21の近傍には、トレンチ・アイソレーション(TI:Trench Isolation)101が設けられている。
In addition, a trench isolation (TI) 101 is provided in the vicinity of the through
スクライブエリアSAの層間絶縁膜内には、メモリチップ1Aの表面側のチッピングを防止するための第1、第2クラックストップ3a,3bが設けられている。
In the interlayer insulating film of the scribe area SA, first and second crack stops 3a and 3b for preventing chipping on the surface side of the
ガードリングエリアGAの表面側には、ガードリング(シールリング)4が設けられている。このガードリング4は、水分等の浸入を防ぐ役割を有する。一方、ガードリングエリアGAの半導体基板10側、つまりメモリチップ1Aの裏面側には、裏面側のチッピングを防止するための溝5Aが設けられている。
A guard ring (seal ring) 4 is provided on the surface side of the guard ring area GA. The guard ring 4 has a role of preventing moisture and the like from entering. On the other hand, a
図3は、裏面チッピング防止溝5Aが、アクティブエリアAAへのチッピングの侵入を防止している様子を示す断面図である。
FIG. 3 is a cross-sectional view showing that the back surface
図3において、ダイシングブレード99によりスクライブセンターSCに沿ってダイシングが行われると、表面チッピングFC及び裏面チッピングBCが生じるおそれがあるが、表面チッピングFCは、第1、第2クラックストップ3a,3bにより侵入が阻止され、裏面チッピングBCは、裏面チッピング防止溝5Aにより侵入が阻止される。なお、裏面チッピングBCの形状はくさび形なので、ガードリングエリアGAに設ける裏面チッピング防止溝5Aは、貫通孔部21ほど深く形成する必要はない。また、図3は、図2を更に拡大している図面であるため、サポート貫通電極2aは省略されている。
In FIG. 3, when dicing is performed along the scribe center SC by the
次に、図1及び図2に示した第一実施形態に係るメモリチップ1Aの製造方法について説明する。図4は、第一実施形態に係るメモリチップ1Aの製造方法の手順を示す流れ図である。なお、図4に各ステップとして示された工程はすべてウエハ100上で行われる。更に、図4に示した製造方法の手順は、表面バンプ電極形成までの配線工程が完了した後の手順を示している。
Next, a method for manufacturing the
具体的には、まず、ウエハ100の表面が加工され(S101)、その外周が研削される(S102)。次に、表面に接着剤が塗布され(S103)、SiO2などで形成された支持体(Wafer Support System; WSS)が貼り付けられる(S104)。なお、接着剤としては、紫外線などでウエハから剥離可能なものを用いる。次に、裏面を研削して50〜20um程度まで薄くし(S105)、金属汚染防止のためSi3N4などの窒化膜を成長させる(S106)。
Specifically, first, the surface of the
次に、裏面にフォトレジストを塗布し(S107)、裏面チッピング防止溝5Aのパターンを露光・現像し(S108)、浅溝エッチ(S109)の各工程を経て、裏面チッピング防止溝5Aを形成する。そして、ステップS107において塗布したフォトレジストを除去し(S110)、再度、窒化膜を成長させる(S111)。
Next, a photoresist is applied to the back surface (S107), the pattern of the back surface
次に、フォトレジストを塗布し(S112)、貫通電極2a,2bの貫通孔のパターンを露光・現像し(S113)、貫通孔エッチ(S114)の各工程を経て、貫通孔部21を形成する。そして、ステップS112において塗布したフォトレジストを除去し(S115)、Ti/Cuなどのシード膜をスパッタなどで形成する(S116)。
Next, a photoresist is applied (S112), the pattern of the through holes of the through
次に、裏面バンプ電極26を形成するため、フォトレジストを塗布し(S117)、露光・現像(S118)の後、銅(Cu)をメッキして、貫通孔部21を充填する(S119)。
Next, in order to form the back
次に、裏面バンプ電極26として、電極材(例えばSnAg)、をメッキする(S120)。最後に、ステップS117において塗布したフォトレジストを除去し(S121)、ステップS116においてスパッタ形成したシード膜をウェットエッチ等で除去する(S122)。最後に、図示しないが、支持体から紫外線等でデマウントする。 Next, an electrode material (for example, SnAg) is plated as the back bump electrode 26 (S120). Finally, the photoresist applied in step S117 is removed (S121), and the seed film formed by sputtering in step S116 is removed by wet etching or the like (S122). Finally, although not shown, the substrate is demounted with ultraviolet rays or the like.
上述のような工程を経て、図5に示すような、複数のメモリチップ1Aを含むウエハ100が完成する。その後、スクライブセンターSCに沿ってチップごとに切断されることにより、複数の各メモリチップ1Aが完成する。
Through the steps as described above, a
次に、上述のように作製されたメモリチップ1Aを積層したチップ積層体を配線基板の一面に実装したCoC(Chip on Chip)型の半導体パッケージ(半導体装置)について、図6を参照して説明する。
Next, a CoC (Chip on Chip) type semiconductor package (semiconductor device) in which a chip stack including the
具体的には、半導体パッケージは、略四角形で所定の配線が形成された配線基板6を有している。この配線基板6は、例えば0.2mm厚のガラスエポキシ基板であり、絶縁基材61の両面に所定の配線が形成され、その配線は部分的に絶縁膜62、例えばソルダーレジスト、で覆われている。また、配線基板6の一面の中央領域には開口部が形成されており、絶縁膜(ソルダーレジスト)62の開口部から露出された部位には、複数の接続パッド63が形成されている。一方、配線基板6の他面の配線の絶縁膜62から露出された部位には、複数のランド64が形成されている。ここで、接続パッド63と、これに対応するランド64とは、配線基板6の配線によりそれぞれ電気的に接続されている。
Specifically, the semiconductor package has a
また、配線基板6の一面には、チップ積層体が搭載されている。チップ積層体は、例えば略四角形の板状で、一面に所定の回路が形成された半導体チップが、複数個、積層された構成となっている。図6に示した半導体パッケージにおいては、例えばメモリ回路が形成された8つのメモリチップ1Aa〜1Ahと、メモリチップ1Aと配線基板6とのインターフェースを取るためのインターフェースチップ7を9段積層したものである。それぞれの半導体チップは、例えば50μm厚で構成されており、前述のように、複数の表面バンプ電極25と、他面側の中央領域に複数の裏面バンプ電極26が形成されている。表面バンプ電極25とこれに対応する裏面バンプ電極26とは貫通電極2により電気的に接続されている。なお、図1乃至図5に基づいた説明においては、半導体チップをメモリチップ1Aとして説明したが、インターフェースチップ7でも、ウエハは異なるものの同様の裏面チッピング防止溝5Aを有している。
In addition, a chip stack is mounted on one surface of the
また、最上層のメモリチップ1Aaの上面はNCF(Non-conductive Film)83及びリードフレーム84によって覆われている。また、チップ積層体には、例えばアンダーフィル材からなる第1の封止樹脂部81が形成されている。この封止樹脂部81は、それぞれの半導体チップの間の隙間を充填すると共に、チップ積層体の両側にテーパ状に形成されている。また、配線基板6の一面上には、チップ積層体を覆うように第2の封止樹脂層82が形成されている。
The upper surface of the uppermost memory chip 1 </ b> Aa is covered with an NCF (Non-conductive Film) 83 and a
更に、チップ積層体の最下の半導体チップの一面(図6における下側の面)の表面バンプ電極25は、ワイヤバンプを介して、配線基板6の接続パッド63に接続されている。
Further, the
また、配線基板6の他面の複数のランド64には、半導体パッケージの外部端子となる半田ボール85がそれぞれ搭載されており、外部端子は所定の間隔で格子状に配置されている。
In addition,
以上のように第一実施形態におけるメモリチップ1Aにおいては、裏面側のガードリングエリアGAに裏面チッピング防止溝5Aを設けているので、ダイシング工程で発生し得る裏面側のチッピングが、アクティブエリアAAに侵入することを防止することができる。また、それに伴い、ダイシング後の裏面外観検査の歩留まりが改善する。更に、スクライブエリアSAの縮小が可能となり、それによりチップサイズ全体の縮小化が図れ、ひいてはウエハ当たりの有効チップ数を増加させることができる。
As described above, in the
<第二実施形態>
次に、本発明の半導体チップにおける第二実施形態のメモリチップ(DRAM)について説明する。図7は、本発明の半導体チップにおける第二実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。
<Second embodiment>
Next, the memory chip (DRAM) of the second embodiment of the semiconductor chip of the present invention will be described. FIG. 7 is a schematic plan view seen from the back side of the memory chip (DRAM) of the second embodiment in the semiconductor chip of the present invention.
第一実施形態のメモリチップ1Aにおいては、図1に示すように、裏面チッピング防止溝5Aは、サポート貫通電極2aを囲む閉曲線として形成されているが、本第二実施形態のメモリチップ1Bにおいては、図7に示すように、断続的な裏面チッピング防止溝5Bが設けられていることが特徴である。
In the
貫通電極2は、第一実施形態のチップの製造方法で示したように、シード膜を用いる電気めっきによって形成されることがある。このような場合、図1に示した第一実施形態のようにチップ周縁を全て溝で囲んでしまうと、溝部におけるシード膜のカバレッジが悪いため、シード膜が溝部において断線してしまい、電気めっきの際に必要となる電流をチップの内部に流すことができないことがある。そこで、溝を断続的に設けることによって、チップ周縁部に、溝が形成されていない部分、つまり、溝と溝との間にある平坦部分が残されることになり、溝部においてシード膜のカバレッジが悪くても、平坦部分においてはシード膜が確実に形成されることになるため、電気めっきをする際に平坦部分のシード膜を介してチップ内部の貫通孔部まで電流を流すことができるものである。また、補足的な理由としては、溝によるチップの抗折強度の低下を抑制するということがある。
The through
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。 The other configuration of the chip, the manufacturing method of the chip, and the configuration of the semiconductor package including the chip are the same as those in the first embodiment.
<第三実施形態>
次に、本発明の半導体チップにおける第三実施形態のメモリチップ(DRAM)について説明する。図8は、本発明の半導体チップにおける第三実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。
<Third embodiment>
Next, a memory chip (DRAM) according to a third embodiment of the semiconductor chip of the present invention will be described. FIG. 8 is a schematic plan view seen from the back side of the memory chip (DRAM) of the third embodiment of the semiconductor chip of the present invention.
本第三実施形態のメモリチップ1Cにおいては、図8に示すように、対角に位置する対のチップコーナー部のそれぞれに、浅い溝でフリップチップボンダーの認識マーク91を設けている。この認識マーク91により、図6に示した半導体パッケージにおけるチップ積層体の正確な形成が可能となる。図8においては、L字型の認識マーク91を例として示しているが、これに限られることはなく、FCボンダーが認識可能であれば、他の形状、例えば十字形状、正方形等であってもよい。 In the memory chip 1 </ b> C of the third embodiment, as shown in FIG. 8, flip chip bonder recognition marks 91 are provided with shallow grooves at each of a pair of chip corners located diagonally. This recognition mark 91 enables accurate formation of the chip stack in the semiconductor package shown in FIG. In FIG. 8, an L-shaped recognition mark 91 is shown as an example. However, the present invention is not limited to this, and other shapes such as a cross shape, a square, etc. may be used as long as the FC bonder can be recognized. Also good.
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。 The other configuration of the chip, the manufacturing method of the chip, and the configuration of the semiconductor package including the chip are the same as those in the first embodiment.
また、図8では、第二実施形態で示した裏面チッピング防止溝5Bに認識マーク91を設けた場合を示したが、認識マークを設けるのは、第一実施形態で示した溝であってもよいし、後述の各実施形態の溝であってもよい。
FIG. 8 shows the case where the recognition mark 91 is provided in the back surface chipping
<第四実施形態>
次に、本発明の半導体チップにおける第四実施形態のメモリチップ(DRAM)について説明する。図9は、本発明の半導体チップにおける第四実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。
<Fourth embodiment>
Next, a memory chip (DRAM) according to a fourth embodiment of the semiconductor chip of the present invention will be described. FIG. 9 is a schematic plan view seen from the back side of the memory chip (DRAM) of the fourth embodiment of the semiconductor chip of the present invention.
本第四実施形態に係るメモリチップ1Dおいては、図7の第二実施形態のメモリチップ1Bの断続的な裏面チッピング防止溝5Bに対して、更に、内側に断続的な溝を設けて、全体として裏面チッピング防止溝5Cを形成している。このとき、内側の溝と外側の溝において、それぞれの欠落部が重ならないように構成することが重要である。このように形成することにより、第二実施形態の構成における効果、すなわち、確実に電流を流すこと、と、欠落部から裏面チッピングが内部に侵入することを防止する、という二重の効果が期待できる。
In the
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。 The other configuration of the chip, the manufacturing method of the chip, and the configuration of the semiconductor package including the chip are the same as those in the first embodiment.
<第五実施形態>
次に、本発明の半導体チップにおける第五実施形態のメモリチップ(DRAM)について説明する。図10は、本発明の半導体チップにおける第五実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。
<Fifth embodiment>
Next, a memory chip (DRAM) according to a fifth embodiment of the semiconductor chip of the present invention will be described. FIG. 10 is a schematic plan view seen from the back side of the memory chip (DRAM) of the fifth embodiment in the semiconductor chip of the present invention.
第一実施形態のメモリチップ1Aにおいては、図1に示すように、チップ周縁の全周に渡って溝が形成されているが、本第五実施形態に係るメモリチップ1Eにおいては、サポート貫通電極2aが形成されている部分の、チップ周縁とそのサポート貫通電極2aの間にのみ裏面チッピング防止溝5Dを設けている。
In the
かかる構成により第二実施形態と同様、シード膜のカバレッジの問題を回避できると共に強度も保障できる。なお、溝がない部分においては、長い裏面チッピングがチップ内部に侵攻する可能性があるが、その部分には保護すべき構造体がないので、問題にはならない。 With this configuration, as in the second embodiment, the problem of seed film coverage can be avoided and the strength can be ensured. It should be noted that in a portion where there is no groove, there is a possibility that a long back surface chipping may invade the inside of the chip. However, since there is no structure to be protected in that portion, there is no problem.
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。 The other configuration of the chip, the manufacturing method of the chip, and the configuration of the semiconductor package including the chip are the same as those in the first embodiment.
<第六実施形態>
次に、本発明の半導体チップにおける第六実施形態のメモリチップ(DRAM)について説明する。図11は、本発明の半導体チップにおける第六実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。
<Sixth embodiment>
Next, a memory chip (DRAM) according to a sixth embodiment of the semiconductor chip of the present invention will be described. FIG. 11 is a schematic plan view seen from the back side of the memory chip (DRAM) of the sixth embodiment in the semiconductor chip of the present invention.
本第六実施形態に係るメモリチップ1Fは、第五実施形態と第二実施形態の溝を組み合わせた裏面チッピング防止溝5Eを設けた態様である。
The
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。 The other configuration of the chip, the manufacturing method of the chip, and the configuration of the semiconductor package including the chip are the same as those in the first embodiment.
<第七実施形態>
次に、本発明の半導体チップにおける第七実施形態のメモリチップ(DRAM)について説明する。図12は、本発明の半導体チップにおける第七実施形態のメモリチップ(DRAM)の裏面側からみた模式的平面図である。
<Seventh embodiment>
Next, a memory chip (DRAM) according to a seventh embodiment of the semiconductor chip of the present invention will be described. FIG. 12 is a schematic plan view seen from the back side of the memory chip (DRAM) of the seventh embodiment in the semiconductor chip of the present invention.
本第七実施形態に係るメモリチップ1Gは、第五実施形態と第四実施形態の溝を組み合わせた裏面チッピング防止溝5Fを設けた態様である。
The
なお、チップの他の構成、チップの製造方法、及び、チップを含む半導体パッケージの構成は、第一実施形態と同様である。 The other configuration of the chip, the manufacturing method of the chip, and the configuration of the semiconductor package including the chip are the same as those in the first embodiment.
<第八実施形態>
次に、本発明の半導体チップにおける第七実施形態のメモリチップ(DRAM)について説明する。図13及び図14は、本発明の半導体チップにおける第八実施形態のメモリチップ(DRAM)を説明するための図である。
<Eighth embodiment>
Next, a memory chip (DRAM) according to a seventh embodiment of the semiconductor chip of the present invention will be described. 13 and 14 are views for explaining a memory chip (DRAM) according to an eighth embodiment of the semiconductor chip of the present invention.
図4に示した、第一実施形態に係るメモリチップを製造する方法によれば、マスクを1枚追加することとなり、工程数が増加するという問題がある(ステップS107〜ステップS111)。この工程数の増加という欠点に対処する方法としては、貫通孔部21のドライエッチ工程において、同時に裏面チッピング防止溝を形成するという方法がある。しかしながら、かかる方法で作製するには以下のように若干の工夫を要する。つまり、貫通孔部21は、半導体基板10を貫通するような深い穴を形成する工程であるので、裏面チッピング防止溝において、貫通孔部と同様の大きさの開口を有するように形成すると、不要に深い溝となり、工程中でのウエハの破損の危険性がある。
According to the method of manufacturing the memory chip according to the first embodiment shown in FIG. 4, there is a problem that one mask is added and the number of processes increases (steps S <b> 107 to S <b> 111). As a method for dealing with the drawback of the increase in the number of steps, there is a method in which a back surface chipping preventing groove is formed at the same time in the dry etching step of the through-
かかる観点から、貫通孔部21のドライエッチ工程において、同時に裏面チッピング防止溝を形成するという方法においては、図13に示すように、裏面チッピング防止溝5Gに対応する、レジスト17の開口をドット形状とし、またその面積を、貫通孔部21に対応するそれよりも小さく形成する。これにより、マイクロローディング効果により、裏面チッピング防止溝5Gは、貫通孔部21よりも浅いものとなる。
From this point of view, in the method of forming the back surface chipping prevention groove at the same time in the dry etching process of the through-
一方、溝の開口が小さくなって、チッピング防止効果が薄れる分に対しては、開口を複数設けることにより、その効果を回復する。図14は、その開口のパターンの例を示す図である。図14(a)は、開口が円形の形状で2列設けた場合を示しており、同図(b)はそれが3列になった場合を示している。また、図14(c)は、開口が矩形の形状で2列設けた場合を示しており、同図(b)はそれが3列になった場合を示している。なお、無論、4列以上でも構わない。 On the other hand, when the opening of the groove is reduced and the chipping prevention effect is reduced, the effect is recovered by providing a plurality of openings. FIG. 14 is a diagram showing an example of the opening pattern. FIG. 14A shows a case where the openings are provided in a circular shape and two rows are provided, and FIG. 14B shows a case where the openings are arranged in three rows. FIG. 14 (c) shows a case where the openings are provided in a rectangular shape and two rows are provided, and FIG. 14 (b) shows a case where the openings are arranged in three rows. Of course, four or more rows may be used.
また、図13において、メモリチップ1Hの他の構成は、第一実施形態のそれと同様である。
In FIG. 13, the other configuration of the
なお、上述の各実施形態においては、半導体チップを、メモリチップ、特にDRAM、として説明したが、これに限られることはなく、他の半導体メモリ、つまり、SRAM,PRAM、フラッシュメモリ等であってもよい。更に、メモリチップである必要もなく、上述の半導体パッケージの一部を形成するインターフェースチップであってもよい。 In each of the above-described embodiments, the semiconductor chip has been described as a memory chip, particularly a DRAM. However, the present invention is not limited to this, and other semiconductor memories, that is, SRAMs, PRAMs, flash memories, etc. Also good. Furthermore, it is not necessary to be a memory chip, and it may be an interface chip that forms a part of the semiconductor package described above.
1A〜1H…メモリチップ
2a,2b…貫通電極
21…貫通孔部
22…配線
23…コンタクトプラグ
24…ピラー部
25…表面バンプ電極
26…裏面バンプ電極
3a,3b…クラックストップ
4…ガードリング
5A〜5G…裏面チッピング防止溝
10…半導体基板
11〜14…層間絶縁膜
100…ウエハ
SC…スクライブセンター
SA…スクライブエリア
GA…ガードリングエリア
AA…アクティブエリア
DESCRIPTION OF
Claims (11)
前記半導体基板は、その裏面側周縁と前記貫通電極との間に溝が設けられており、
前記溝は、前記半導体基板の裏面側周縁と、当該半導体チップを積層する際の目印となるマークとの間に、更に設けられていることを特徴とする半導体チップ。 A semiconductor chip comprising a semiconductor substrate through which a through electrode connecting the front surface side electrode and the back surface side electrode penetrates,
The semiconductor substrate is provided with a groove between the back surface side periphery and the through electrode,
The semiconductor chip according to claim 1, wherein the groove is further provided between a peripheral edge on the back surface side of the semiconductor substrate and a mark serving as a mark when the semiconductor chips are stacked.
表面バンプ電極形成までの配線工程が完了した後、前記ウエハの表面側を加工して外周を研削した後、支持体を貼り付け、
前記ウエハの裏面側を研削して窒化膜を成長させ、
裏面チッピング防止溝を形成するパターンとしてのフォトレジストを塗布し、露光、現像、浅溝エッチング処理を施し、前記フォトレジストを除去した後、再度窒化膜を成長させ、
貫通孔部を形成するためのフォトレジストを塗布し、露光、現像、貫通孔エッチング処理を施して、前記フォトレジストを除去した後、シード膜をスパッタで形成し、
裏面バンプ電極を形成するためのフォトレジストを塗布し、露光、現像処理を施し、銅をメッキすると共に電極材をメッキし、前記フォトレジストを除去すると共に前記シード膜を除去する各工程を少なくとも含むことを特徴とする半導体チップの製造方法。 A method of manufacturing a semiconductor chip, wherein a plurality of semiconductor chips are formed on one wafer and divided by dicing,
After completing the wiring process until the surface bump electrode formation, after processing the surface side of the wafer and grinding the outer periphery, the support is pasted,
Grinding the back side of the wafer to grow a nitride film,
After applying a photoresist as a pattern for forming a back surface chipping prevention groove, exposure, development, shallow groove etching treatment, removing the photoresist, and then growing a nitride film again,
After applying a photoresist for forming a through-hole portion, performing exposure, development, through-hole etching treatment, removing the photoresist, and forming a seed film by sputtering,
It includes at least each step of applying a photoresist for forming a back bump electrode, exposing and developing, plating copper, plating an electrode material, removing the photoresist and removing the seed film. A method of manufacturing a semiconductor chip.
前記半導体基板を貫通する貫通電極と、
前記半導体基板の第1面上に設けられた層間絶縁膜と、
前記層間絶縁膜内に設けられたガードリングと、を備え、
前記半導体基板は、前記半導体基板の第2面に設けられ、前記半導体基板の周縁と前記貫通電極との間に位置する溝構造体を含み、
前記ガードリングは、前記半導体基板の前記第2面と直交する第1方向において少なくとも部分的に前記溝構造体と重なる、半導体装置。 A semiconductor substrate;
A through electrode penetrating the semiconductor substrate;
An interlayer insulating film provided on the first surface of the semiconductor substrate;
A guard ring provided in the interlayer insulating film,
The semiconductor substrate includes a groove structure provided on a second surface of the semiconductor substrate and positioned between a peripheral edge of the semiconductor substrate and the through electrode,
The said guard ring is a semiconductor device which overlaps with the said groove structure at least partially in the 1st direction orthogonal to the said 2nd surface of the said semiconductor substrate.
前記多層接続構造体は、第1及び第2接続導体と、前記第1接続導体と前記第2接続導体を接続する第1コンタクトプラグとを含み、
前記半導体基板の前記第2面は前記第1面の反対側であり、前記貫通電極の一端は前記第1接続導体に接続されている、請求項4の半導体装置。 A multilayer connection structure provided in the interlayer insulating film;
The multilayer connection structure includes first and second connection conductors, and a first contact plug that connects the first connection conductor and the second connection conductor,
The semiconductor device according to claim 4, wherein the second surface of the semiconductor substrate is opposite to the first surface, and one end of the through electrode is connected to the first connection conductor.
前記多層接続構造体は、前記第2接続導体に電気的に接続された第3接続導体をさらに含み、
前記第1接続導体は前記第3接続導体に接続されている、請求項5の半導体装置。 A first electrode provided on the multilayer connection structure;
The multilayer connection structure further includes a third connection conductor electrically connected to the second connection conductor;
The semiconductor device according to claim 5, wherein the first connection conductor is connected to the third connection conductor.
前記第2電極は前記貫通電極の他端に接続され、これにより前記第1電極は前記多層接続構造体及び前記貫通電極を介して前記第2電極に電気的に接続されている、請求項6の半導体装置。 A second electrode provided on the second surface of the semiconductor substrate;
The second electrode is connected to the other end of the through electrode, whereby the first electrode is electrically connected to the second electrode through the multilayer connection structure and the through electrode. Semiconductor device.
前記配線基板に積層された複数の半導体チップと、を備え、
前記複数の半導体チップのそれぞれは、
互いに反対側に位置する第1面及び第2面を有する半導体基板と、
前記半導体基板の前記第1面上の層間絶縁膜と、
前記層間絶縁膜内に設けられたガードリング構造体と、
前記層間絶縁膜内に設けられた複数の接続導体と、
前記半導体基板を貫通し、前記複数の接続導体に接続された複数の貫通電極と、を備え、
前記半導体基板は、前記第2面に溝構造体を有し、
前記溝構造体は、前記半導体基板の縁部と前記複数の貫通電極との間に配置され、
前記ガードリング構造体は、前記半導体基板の前記第2面と直交する第1方向において少なくとも部分的に前記溝構造体と重なる、半導体装置。 A wiring board;
A plurality of semiconductor chips stacked on the wiring board,
Each of the plurality of semiconductor chips is
A semiconductor substrate having a first surface and a second surface located on opposite sides;
An interlayer insulating film on the first surface of the semiconductor substrate;
A guard ring structure provided in the interlayer insulating film;
A plurality of connecting conductors provided in the interlayer insulating film;
A plurality of through electrodes penetrating the semiconductor substrate and connected to the plurality of connection conductors,
The semiconductor substrate has a groove structure on the second surface;
The groove structure is disposed between an edge of the semiconductor substrate and the plurality of through electrodes,
The said guard ring structure is a semiconductor device which overlaps with the said groove structure at least partially in the 1st direction orthogonal to the said 2nd surface of the said semiconductor substrate.
前記半導体基板の前記第1表面部分上に設けられた層間絶縁膜と、
前記層間絶縁膜内に設けられたガードリングと、
前記半導体基板を貫通する複数の貫通電極と、
前記第1表面部分に設けられた複数の回路素子と、
前記第2表面部分において前記半導体基板を貫通することなく設けられた溝と、を備え、
前記ガードリングは、前記半導体基板の前記第2表面部分と直交する第1方向において少なくとも部分的に前記溝と重なる、半導体装置。 A semiconductor substrate having a first surface portion and a second surface portion located opposite to each other;
An interlayer insulating film provided on the first surface portion of the semiconductor substrate;
A guard ring provided in the interlayer insulating film;
A plurality of through electrodes penetrating the semiconductor substrate;
A plurality of circuit elements provided on the first surface portion;
A groove provided in the second surface portion without penetrating the semiconductor substrate,
The said guard ring is a semiconductor device which overlaps with the said groove | channel at least partially in the 1st direction orthogonal to the said 2nd surface part of the said semiconductor substrate.
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