JP2004342861A - Chip type electronic component, dummy wafer, methods of manufacturing them, and packaging structure of electronic component - Google Patents
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Abstract
Description
【0001】
【発明が属する技術分野】
本発明は、半導体装置の製造に好適なチップ状電子部品、及びこのチップ状電子部品の製造に好適な擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造に関するものである。
【0002】
【従来の技術】
近年、モジュールからなる半導体の部品セットの小型化に伴い、チップ状の部品である半導体チップやインターポーザ等の実装効率を向上することを目的として、これらの半導体パッケージのスタック(積層)構造に対する需要が増えている。
【0003】
しかしながら、半導体チップをパッケージ化すると、その平面サイズはチップ面積よりも拡大してしまうため、スタック構造の効果を十二分に引き出すことができない。
【0004】
この問題を解消するために、シリコンからなる半導体ウェーハに貫通孔を設けることにより、半導体ウェーハの裏面に外部回路との電気的接続用の外部端子を形成することを可能とするような工法の研究開発が、実用化に向けて進められている。
【0005】
このような工法の一例をインターポーザについて説明すると、まず図19(1)に示すように、シリコンからなる基体としての半導体ウェーハ51を作製する。
【0006】
次に、図19(2)に示すように、半導体ウェーハ51上に絶縁材料52Aをスピンコート法や印刷法等で形成する。
【0007】
次に、図19(3)に示すように、絶縁材料52Aをエッチング等で所定のパターンに加工して、開口部53を有する絶縁層52を形成する。
【0008】
次に、図19(4)に示すように、半導体ウェーハ51上及び絶縁層52上に、これらを覆うようにして、電極材料54Aをスパッタリング等により形成する。
【0009】
次に、図19(5)に示すように、電極材料54Aをエッチング等で所定のパターンに加工して、ランド54を形成する。
【0010】
次に、図20(6)に示すように、半導体ウェーハ51、ランド54及び絶縁層52上に、これらを覆うようにして層間絶縁材料56Aをスピンコート法や印刷法等で形成する。
【0011】
次に、図20(7)に示すように、層間絶縁材料56Aをエッチング等で所定のパターンに加工して、開口部53に連通した開口部58をスクライブライン領域に有し、更には、ランド54上にビアホール57を有する層間絶縁膜56を形成する。
【0012】
次に、図20(8)に示すように、半導体ウェーハ51、ランド54、層間絶縁膜56及び絶縁層52上に、これらを覆うようにして配線材料59Aをスパッタリング等により形成する。
【0013】
次に、図20(9)に示すように、配線材料59Aをエッチング等で所定のパターンに加工して、ビアホール57内及び層間絶縁膜56上に亘って連続して設けられた配線59を形成する。
【0014】
次に、図21(10)に示すように、半導体ウェーハ51、層間絶縁膜56、配線59及び絶縁層52上に、これらを覆うようにして配線保護材料61Aをスピンコート法や印刷法等で形成する。
【0015】
次に、図21(11)に示すように、配線保護材料61Aをエッチング等で所定のパターンに加工して、開口部62を有し、配線59上にビアホール74を有する配線保護層61を形成する。
【0016】
このように、後述の半導体チップ79等の区画単位毎に、絶縁層52、ランド54、層間絶縁膜56、配線59及び配線保護層61からなる積層体を表面配線部63と称する。
【0017】
次に、図21(12)に示すように、表面配線部63の反対側である半導体ウェーハ51の裏面から半導体ウェーハ51の一部をRIE(Reactive Ion Etching)等で除去して、半導体ウェーハ51にそれぞれのランド54に至る貫通孔64を形成する。
【0018】
次に、図21(13)に示すように、後述の導電層66と半導体ウェーハ51とを電気的に絶縁するために、貫通孔64の内壁面から半導体ウェーハ51の裏面に連続して絶縁材料65Aを所定厚さに被着する。
【0019】
この絶縁材料65Aの材質としては、例えば、有機系絶縁性樹脂、例えばエポキシ系、アクリル系等の保護物質を用いることができる。ここで、貫通孔64の底部にはランド54を露出させるように絶縁材料65Aを被着させる。
【0020】
次に、図22(14)に示すように、絶縁材料65Aをエッチングして、貫通孔64と半導体ウェーハ51の裏面上の貫通孔64の周辺部分とに絶縁膜65を残し、更に、貫通孔64内に例えば無電解めっき法及び電解めっき法の組み合せを用いた通常のスルーホールメッキにより導電性物質を充填して、導電層66を形成する。この時の導電性物質は、ランド54と接触して半導体ウェーハ裏面の絶縁膜65の表面まで充填する。
【0021】
次に、図22(15)に示すように、半導体ウェーハ裏面においてはんだペーストを導電層66上に印刷した後、ウエットバック法ではんだペーストを溶融してはんだバンプ69を形成する。
【0022】
次に、図23(16)に示すように、導電層66やはんだバンプ69及び表面配線部63等を設けた半導体ウェーハ51をブレード70(又はレーザ)でスクライブライン73に沿ってダイシング71し、図23(17)に拡大して示すインターポーザ72に個片化する。但し、このインターポーザ72は、横方向のサイズを縮小して図示している。
【0023】
次に、図23(18)に示すように、このインターポーザ72の基板51の表面配線部63上においてはんだペーストを印刷法により配線59上のビアホール74内に転写し、更に、ウエットバック法ではんだペーストを溶融してはんだバンプ78を形成する。
【0024】
こうして作製されたインターポーザ72は、図24に示すように、実際には複数の半導体チップ部品85、86を実装する目的で、平面方向に一定の面積を有していて、外部端子としての配線59上にビアホール74を有し、このビアホール74に設けられたはんだバンプ78を介して、例えば種類やサイズの異なる複数の半導体チップ部品85及び86等を接続してMCM(Multi Chip Module)実装することができる。これらの半導体チップ部品は、例えばベアチップとして半導体基板81上の絶縁膜82に形成したビアホール83を介して端子電極84がインターポーザ72にバンプ接続されることができる。
【0025】
他方、インターポーザとしてではなく、各チップに素子領域(図示せず)を作り込んだ半導体集積回路チップ部品を上述した工程によって作製することもできる。この場合には、図25に示すように、例えば、はんだバンプ78’を介して半導体集積回路チップ部品95及び96を上下にスタックでMCM実装することができる。
【0026】
或いは、図26に示すように、基板90上にソルダー(はんだ)レジスト94で囲まれかつソルダー(はんだ)ペースト93を被着した電極91を設けた実装基板92に、個片化された半導体集積回路チップ部品95を実装することもできる。
【0027】
【発明が解決しようとする課題】
上記したように、シリコンからなる半導体ウェーハ51中に配線用の貫通孔64を形成することにより、半導体ウェーハ51の表面配線部63とその裏面の外部接続用のはんだバンプ69とを接続可能とすることができるが、この工法には以下に述べる問題点がある。
【0028】
まず、図21(12)に示した工程で半導体ウェーハ51中に貫通孔64を形成するには、RIE等のエッチング法を適用するが、この加工工程においては、高価な半導体製造装置を用いるためにコスト高となる。また、比較的脆弱な材質の半導体ウェーハ51中に貫通孔64を形成するので、半導体ウェーハ51の破損を防ぐために、加工時間が長くなり、製造コストを更に上昇させてしまう。
【0029】
また、半導体ウェーハ51を構成するシリコン自体は導電性があるために、図22(14)の工程で貫通孔64内に導電層57を設ける際には、図21(13)に示したように、予め貫通孔64の内壁部及びはんだバンプ形成(図22(15)参照)個所に絶縁膜65を選択的に形成して絶縁分離処理を施す必要があり、これも作製工程を増加させ、かつ作業性が悪くなる。
【0030】
また、外部接続用のはんだバンプ69を形成する際に絶縁膜65からはんだバンプ69がはみ出してしまうと、はんだバンプ69と半導体ウェーハ51との間又ははんだバンプ69間が短絡してしまう。
【0031】
また、半導体ウェーハ51を構成するシリコンは脆くて少しの衝撃でも欠けやすい材質であるために、半導体ウェーハ51又はシリコンが露出した構造物の取扱いが困難となる。
【0032】
これらの問題点は、半導体チップ部品間のワイドバンド接続を目的として開発されているシリコンインタポーザ72(図24参照)を用いたマルチチップパッケージの例においても、或いはシリコン半導体チップ部品の実装(図25、図26参照)においても同様に生じる。
【0033】
そこで、本発明の目的は、上述した問題点を解消して、容易かつ信頼性良く低コストに製造可能なインターポーザや半導体集積回路チップ部品の如きチップ状電子部品と、その製造に用いる擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造を提供することにある。
【0034】
【課題を解決するための手段】
即ち、本発明は、
基体を複数のチップ領域に区画する工程と、
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、チップ状電子部品及び擬似ウェーハの製造方法に係わるものである。
【0035】
本発明は又、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、少なくとも前記一方の面及び側面が絶縁物質層で被覆されており、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層上又は内に形成されている、チップ状電子部品を提供するものである。
【0036】
本発明は又、複数のチップが絶縁物質層によって一体化され、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、かつ、前記配線と前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層内に形成されている、擬似ウェーハも提供するものである。
【0037】
本発明は又、前記チップ状電子部品の複数個が、集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されている、チップ状電子部品の実装構造も提供するものである。
【0038】
本発明は更に、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されている、チップ状電子部品の実装構造も提供するものである。
【0039】
本発明によれば、隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成し、前記凹部内に絶縁物質を充填して前記絶縁物質層を形成し、前記基体を前記他方の面側から部分的に除去して、前記絶縁物質層を露出させているので、前記基体をRIE等によって加工することなしに通常のダイシング加工等によって前記凹部を形成することができると共に、前記絶縁物質層上に形成した配線を前記他方の面側の外部端子に接続するための接続孔を前記基体にではなく前記絶縁物質層に通常のレーザ加工やドリル加工等によって形成することができる。
【0040】
従って、前記基体を破損させずに前記基体、更には前記絶縁物質層の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために前記絶縁物質層が露出するまで前記基体を研削等によって前記他方の面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【0041】
そして、前記絶縁物質層はチップ領域間において比較的広い面積領域に形成できるため、前記接続孔に形成した導電層と接続された外部端子に外部接続用のはんだバンプを形成しても、前記基体との接触やはんだバンプ同士の接触を十分に避けることができる。
【0042】
また、前記チップ状電子部品を前記疑似ウェーハから切り出す際に、前記基体を切断することなく、前記チップ領域間の前記絶縁物質層からなる部分を切断することができるので、前記チップ状電子部品内のチップへの悪影響(歪みやばり、亀裂等のダメージ)を抑え、切断工程も汎用の切断手段によって比較的容易に短時間かつ低コストに行うことができる。しかも、前記チップ状電子部品が少なくとも前記一方の面及び側面が前記絶縁物質層で被覆されているために、個片化後のチップ状電子部品の実装ハンドリングにおいても前記チップが保護され、良好な実装信頼性が得られる。
【0043】
また、前記チップ状電子部品及び前記擬似ウェーハにおいて、前記配線と前記外部端子とを電気的に接続するための前記導電層が前記絶縁物質層上又は内に形成されているために、前記導電層と前記チップとが電気的に接触することなく、これらの間に電気的な絶縁性を保つことができる。
【0044】
また、前記チップ状電子部品の複数個が、それ自体集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されているか、または、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されているために、両面を用いて複数の電子部品を積層することができ、実装面積を減少させることができる。
【発明の実施の形態】
本発明においては、前記基体と前記他方の面側の前記外部端子とを電気的に絶縁分離するために、前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、前記接続孔内に導電物質を被着して導電層を形成する工程と、前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と、更には前記接続孔の位置で前記基体を切断して複数のチップをチップ状電子部品に個片化する工程とを更に有するのが望ましい。
【0045】
また、前記凹部及び前記導電層を前記チップ間のスクライブライン領域に形成するのが望ましい。
【0046】
また、前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得るのが望ましい。
【0047】
また、前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成するのが望ましい。
【0048】
また、前記接続孔内に電解めっき法によって前記導電層を形成するのが望ましい。
【0049】
また、前記凹部及び前記接続孔を機械加工又は光照射によって形成するのが望ましい。
【0050】
また、前記一方の面側に、前記配線に接続された外部端子を形成するのが望ましい。
【0051】
また、前記絶縁物質層に前記基体の厚さ方向に貫通した凹状部又は貫通孔が形成され、これらの少なくとも壁面上に前記導電層が形成されているのが望ましい。
【0052】
次に、本発明の好ましい実施の形態を図面の参照下に具体的に説明する。
【0053】
第1の実施の形態
【0054】
本実施の形態においては、まず、図1(1)に示すように、シリコンからなる半導体ウェーハ1を作製する。
【0055】
次に、図1(2)に示すように、半導体ウェーハ1上に絶縁材料2Aをスピンコート法や印刷法等で形成する。
【0056】
次に、図1(3)に示すように、絶縁材料2Aをエッチング等で所定のパターンに加工して、開口部3を有する絶縁層2を形成する。
【0057】
次に、図1(4)に示すように、半導体ウェーハ1及び絶縁層2上に、これらを覆うようにして電極材料4Aをスパッタリング等で形成する。
【0058】
次に、図1(5)に示すように、電極材料4Aをエッチング等で所定のパターンに加工して、ランド4を形成する。
【0059】
次に、図2(6)に示すように、半導体ウェーハ1、ランド4及び絶縁層2上に、これらを覆うようにして層間絶縁材料6Aをスピンコート等の方法で形成した後に、それぞれのランド4上にエッチング等によって所定のビアホール7を形成する。
【0060】
次に、図2(7)に示すように、隣接する絶縁層2間(即ち、チップ領域間)の層間絶縁材料6A、更には半導体ウェーハ1を部分的に除去して、所定形状の凹部として溝部14を形成する。この溝部14の形成は、半導体ウェーハ1のスクライブライン領域において、ダイシング法等により行う。
【0061】
ここで、溝部14の幅は、可能な限り広くすることが望ましく、またその加工深さは、後述する裏面研削後のチップ厚さ以上であって、半導体ウェーハ1の機械的強度を保てるようにすることが必要である。
【0062】
次に、図2(8)に示すように、溝部14内に層間絶縁膜6の表面高さにまで絶縁材を充填して硬化させて、絶縁層16を形成する。
【0063】
この絶縁層16の材質は、電気的に絶縁性があることに加えて、後述の裏面研削後にチップ間を結合するために半導体ウェーハ1との密着性が良く、また後述の貫通孔の形成の際に加工性の良いものであること等が必要である。
【0064】
また、この絶縁層16は、例えば、有機系絶縁性樹脂であるエポキシ系等からなる絶縁物質をディスペンス法、印刷法、ポッティング法又はモールド法等によって凹部14内に充填する。
【0065】
次に、図2(9)に示すように、絶縁層16、層間絶縁膜6及びビアホール7上に、これらを覆うようにして配線材料9Aをスパッタリング等で形成する。
【0066】
次に、図3(10)に示すように、配線材料9Aをエッチング又はフォトリソグラフィ技術(セミアディティブ法等)で所定のパターンに加工して、ビアホール7内にランド4と電気的に接続した配線9を形成する。
【0067】
次に、図3(11)に示すように、層間絶縁膜6、絶縁層16及びランド9の上に層間絶縁材料11Aを所定の厚さに塗布する。
【0068】
次に、図3(12)に示すように、配線9上及び絶縁層16上の層間絶縁材料11Aの一部を所定の形状にエッチング等で除去して、配線9及び絶縁層16の表面の一部を露呈させることにより、絶縁層16上に開口部12を形成し、配線9上にビアホール15を有する層間絶縁膜11を形成する。
【0069】
ここで、後述の理由により、開口部12は絶縁層16よりも狭い領域に形成し、その外側で絶縁層16の上部を層間絶縁膜11が覆うようにする。そして、絶縁層2、ランド4、層間絶縁膜6、配線9及び層間絶縁膜11からなる積層体を表面配線部13とする。
【0070】
次に、図4(13)に示すように、絶縁層16、層間絶縁膜11及びビアホール15の露出部分に真空蒸着法又はスパッタ法等によって、後述の半導体ウェーハ1の裏面側の配線と接続するための配線材料19Aを被着する。
【0071】
次に、図4(14)に示すように、層間絶縁膜11上の配線材料19Aの一部をエッチング等で除去して、配線19を形成する。絶縁層16上の配線19の部分19aは、ランドとして、後述する貫通孔よりも大きくしておく。
【0072】
次に、図4(15)に示すように、層間絶縁膜11及び配線19上を配線保護材料21Aで被覆する。
【0073】
次に、図5(16)に示すように、配線19上の配線保護層21の一部をエッチング等で所定のパターンに除去して、配線19上に実装して積み上げる半導体パッケージ等と接続するための外部接続用のビアホール18を形成する。
【0074】
ここで、絶縁層16上の配線19のランド19aを含むA部を拡大して示すように、ランド19aの大きさが後述の貫通孔23の大きさ以上となるようにパターニングする。
【0075】
次に、図6(17)に示すように、半導体ウェーハ1の裏面(表面配線部13とは反対の面)を、溝部14に充填された絶縁層16の底部が露呈するまで、例えば、グラインダー又は化学機械研磨等によって研削除去する。これによって、半導体ウェーハ1の裏面側と表面配線部13とを電気的に接続するための後述する接続孔23を形成可能な状態になり、また、後述のインターポーザ37等を薄型化することもできる。また、研削除去量によっては、半導体ウェーハ1を薄くし、得られるチップ部品の薄型化を図ることができる。
【0076】
次に、図6(18)に示すように、絶縁層16の露出面を含む半導体ウェーハ1の裏面上に、電気的に絶縁性を有する接着材料24Aを介して配線材料となる所定厚さの金属材料22Aを被着する。この金属材料22Aとしては、例えばRCC(樹脂付き銅箔)を用いるのが一般的である。
【0077】
なお、この金属材料22Aの被着に代えて、例えば、メタライジング法、めっき法、スパッタ法、蒸着法等により形成した金属層等を用いてもよい。
【0078】
次に、図6(19)に示すように、既に形成した溝部14上のランド19aの下面で止まる深さに、金属材料22A、接着材料24A及び絶縁層16の一部をそれぞれ除去することによって、絶縁層16、金属材料22A及び接着材料24Aが内壁面となる接続孔としての貫通孔23を形成する。ここで、貫通孔23の形成方法としては、例えば、レーザ加工及びドリル加工等がある。
【0079】
次に、図7(20)に示すように、接着剤層24上の金属材料22Aの一部を所定の形状にエッチング等で除去して、所定パターンの金属薄膜22を形成する。
【0080】
次に、図7(21)に示すように、接着剤層24上で金属薄膜22の被着していない部分にレジスト39を形成した後に、金属薄膜22の上面、貫通孔23の内壁面及び底面に連続して、無電解めっき法により無電解めっき層25を形成する。
【0081】
更に、図7(22)に示すように、電解めっき法等により、無電解めっき層25上に、上記のパッド19aに接続された導電層及び外部端子となる電解めっき層26を形成する。
【0082】
次に、図8(23)に示すように、接着剤層24上からレジスト39を除去する。
【0083】
次に、図8(24)に示すように、接着剤層24及び電解めっき層26を覆うようにして所定の厚さの配線保護材料28Aを塗布する。
【0084】
次に、図8(25)に示すように、電解めっき層26上の配線保護材料28Aをエッチング等で除去し、ビアホール27を有する配線保護層28を形成する。
【0085】
次に、図9(26)に示すように、はんだペーストを印刷法により電解めっき層26上のビアホール27内に転写した後に、ウエットバック法ではんだペーストを溶融して、はんだバンプ33を電解めっき層26上に形成する。
【0086】
図10は、この構造において、半導体ウェーハ1の中心部を横断した図9(26)のA−A’線断面図を表し、裏面にはんだバンプ33を有する電解めっき層26が、各チップ領域の周囲に形成された各貫通孔23内に導体層としてそれぞれ形成されていることが分る。
【0087】
即ち、所定の間隔を保ってチップ領域30が複数配列されており、隣接するチップ領域30間に、無電解めっき層25及び電解めっき層26を内壁とする貫通孔23が複数形成され、これらの貫通孔23から各チップ領域30の底面上へ無電解めっき層25及び電解めっき層26からなる配線が形成され、この配線の端子にはんだバンプ33が配置されている。
【0088】
次に、図11(27)に示すように、各チップ領域30間をブレード35(又はレーザ)によってスクライブライン38に沿ってダイシング36し、各チップ状電子部品に個片化する。図11(28)には、この個片化された例えばインターポーザ37の拡大図を示すが、その側面の切断面においては、貫通孔23の内壁面が断面半円形状の凹部92を有し、ここに電解めっき層26が被着されている。
【0089】
次に、図12(29)に示すように、はんだペーストを印刷法等により配線層19上のビアホール18内に転写した後に、ウエットバック法ではんだペーストを溶融して、外部接続用のはんだバンプ42を形成する。
【0090】
図12(30)は、この構造において、チップ基板30の中心部の図12(29)のB−B’線断面の一部を表わし、凹部92に上記の電解めっき層26及び無電解めっき層25が被着した状態が分る。
【0091】
即ち、所定の間隔を保って、断面半円形状に無電解めっき層25と電解めっき層26とが積層された状態で絶縁層16内の側面に被着されており、電解めっき層26の内側面が露出して凹部92を形成している。この電解めっき層26は凹部92をなしているため、外部からの摩耗などを減らすことができる。
【0092】
図13は、インターポーザ37の実際の使用状態を示している。上述した構造のインターポーザ37は、表面側では配線19の配置に応じた複数のビアホール18を有し、これらの複数のビアホール18に設けられたはんだバンプ42を介して、サイズ又は種類の異なる複数の半導体チップ部品90及び91等を接続して、MCMで実装することができる。なお、これらのチップ部品では、絶縁膜92のビアホールに露出したパッド93上にUBM(Under Bump Metal)を施してよい。また、このインターポーザ37の裏面は、はんだバンプ33を介してプリント配線基板(マザー基板)に固定される。
【0093】
また、図14に示すように、本実施の形態において、チップ基板30に各半導体領域を作り込んだ半導体集積回路チップ部品40、41を作製した場合、半導体チップ部品41の上面に設けられたはんだバンプ42を介して半導体集積回路チップ部品40を接続して、チップサイズでの積層実装を行うことができる。
【0094】
また、図15に示すように、基板43上にソルダー(はんだ)レジスト47で囲まれ、かつソルダー(はんだ)ペースト46を被着した電極(配線パターン又はランド)44を設けた実装基板45に、個片化された半導体チップ部品40を単独でマウントすることもできる。
【0095】
本実施の形態によれば、図2(7)及び図(19)の工程において、半導体ウェーハ1をRIE等によって加工することなしに通常のダイシング加工等によって溝部(凹部)14を形成することができると共に、溝部14に充填された絶縁層16上に形成した配線9を裏面側の外部端子に接続するための貫通孔(接続孔)23を半導体ウェーハ1にではなく絶縁層16に通常のレーザ加工やドリル加工等によって形成することができる。
【0096】
従って、半導体ウェーハ1を破損させずに半導体ウェーハ1、更には絶縁層16の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために絶縁層16が露出するまで半導体ウェーハ1を研削等によって裏面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【0097】
そして、絶縁層16はチップ領域間において比較的広い面積領域に形成できるため、貫通孔23に形成した導電層と接続された外部端子に外部接続用のはんだバンプ33を形成しても、シリコン基板との接触やはんだバンプ同士の接触を十分に避けることができる。
【0098】
また、図11(27)の切断工程によってインターポーザ37(又は半導体チップ部品40、41)を作成する際に、半導体ウェーハ1のチップの部分を切断することなく、絶縁層16内の貫通孔(接続孔)23の位置、即ちスクライブライン38において切断するので、シリコンチップ(基板30)への悪影響(歪みやばり、亀裂等のダメージ)が抑えられる。また、従来のように半導体ウェーハ1を切断する場合に比べて、切断工程も汎用の切断手段により比較的容易にかつ短時間で行うことができ、作製コストを抑制することもできる。
【0099】
また、図12〜図15に示したように、インターポーザ37(又は半導体チップ部品40、41)が配線保護層21、28及び絶縁層16によって全面で被覆されているために、個片化後のインターポーザ37等の実装ハンドリングにおいてもチップ30部分が保護されて、良好な実装信頼性を得ることができると共に、チッピングを防止できて取扱いの容易な半導体パッケージを得ることができる。
【0100】
また、このインターポーザ37又は半導体チップ部品において、表面配線部13内の配線19と裏面側のはんだバンプ33とを電気的に接続するための、無電解めっき層25と電解めっき層26(更には金属薄膜12)とからなる導電層が、絶縁層16の側面に形成され、更に絶縁性接着剤24上に導かれているために、導電層とチップ30とが電気的に接触することなく、これらの間を良好に電気的に絶縁することができる。なお、金属薄膜12が下地に存在することによって、端子部の電気抵抗を低減することができる。
【0101】
また、図13及び図14のように、インターポーザ37の表面及び裏面の双方の各ランド(配線19、26)にはんだバンプ42、33がそれぞれ形成されているために、インターポーザ37上に半導体チップ部品90、91を実装したり、また複数の半導体チップ部品40、41自体を上下に積層することができ、実装面積を減少させることができる。
【0102】
また、図6(9)の工程において、スクライブライン38領域にランド19aを比較的径大に形成できるために、ランド19aに対する貫通孔23の位置を決め易くなり、ランド19aの内側領域に貫通孔23(従って、上記の導電層)を余裕をもって形成することができると共に、ランド19aに対する導電層の接続を確実にとることができる。
【0103】
また、はんだバンプ33及び42の形成においては、インターポーザ37上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、配線19等の配置によってはんだバンプの形成位置の自由度が増し、隣接するランド間のピッチが狭いタイプのインターポーザ37等においても、はんだバンプ同士の接触がなく、多ピン化を実現することができる。
【0104】
なお、図19〜図23に示した従来工法によれば、各チップ領域内の限られた位置において半導体ウェーハ51の裏面から貫通孔64を形成し(図21(12)参照)、この貫通孔位置に合せてランド54を形成しておく必要があることから、このために専用に設計された配線パターンやチップ状電子部品、更には半導体チップ部品とすることが必要であった。これに対し、本実施の形態によれば、配線19をスクライブライン領域にて基板30の側面又は貫通孔23を介して裏面の任意の位置へ引き出すことができるので、ランド4とはんだバンプ33との相対的位置を任意に調整することができ、専用の設計は不要となる。従って、上部に積み上げる半導体チップ部品として通常の端子パターンのものを用いても、これを常にインターポーザ37又は下部の半導体チップ部品41上に積層することができる。
【0105】
なお、上述の個片化工程より以前の各工程は、ウェーハ(レベル)の状態で行えるので、一括処理による量産性、信頼性の向上を実現できる。
【0106】
第2の実施の形態
本実施の形態においては、図1(1)〜図6(17)と同様の作製工程を経た後に、図16(1)に示すように、半導体チップ30の研削面(裏面)に、接着剤層24及び金属薄膜22の代りに絶縁層48のみを形成する以外は、第1の実施の形態と同様である。
【0107】
即ち、図16(1)に示すように、研削された半導体ウェーハ1の裏面に所定の厚さに絶縁材料48Aを形成する。
【0108】
次に、図16(2)に示すように、既に形成した溝部14上のランド19aの下面で止まる深さに絶縁材料48A及び絶縁層16の一部を除去することによって、絶縁層16及び絶縁材料48Aが内壁面を形成する貫通孔29を形成する。
【0109】
次に、図16(3)に示すように、絶縁層48の上面から、貫通孔29の内壁面及び底面に連続して、スパッタ法により金属層25を被着させる。
【0110】
次に、図17(4)に示すように、レジスト(図示せず)をマスクにして電解めっき法等により、金属層25上に、電解めっき法を用いて配線材を被着させて電解めっき層26を形成し、更にレジストの除去後に電解めっき層26以外の金属層25をエッチング除去する。
【0111】
次に、図17(5)に示すように、絶縁層48、金属層25及び電解めっき層26上に、これらを覆うようにして所定の厚さの配線保護材料を形成し、更に電解めっき層26上の配線保護材料28Aをエッチング等で除去して、ビアホール31を有する配線保護層28を形成する。そして、はんだペーストを印刷法により電解めっき層26上のビアホール31内に転写した後に、ウエットバック法ではんだペーストを溶融して、はんだバンプ33を電解めっき層26上に形成する。
【0112】
本実施の形態においては、第1の実施の形態で用いた金属薄膜22及び接着剤層24の形成工程を省き、絶縁層48のみを形成するので、作製工程を減少させることができる。
【0113】
その他、本実施の形態においては、上述の第1の実施の形態で述べたのと同様の作用及び効果が得られる。
【0114】
第3の実施の形態
本実施の形態においては、第1の実施の形態の図5(16)に対応する工程として、図18(a)に示すように、各チップ領域間にランド19aを2列に設け、これらのランドの位置において絶縁層16内に、2列の貫通孔23を形成する。
【0115】
即ち、スクライブライン38を挟んで、ランド19aに至る貫通孔23を絶縁層16にそれぞれ形成する。
【0116】
その後は、図6(17)〜図11(27)と同様の工程を経て各チップ部品に個片化する。図12(30)に対応したこの状態を図18(b)に示すが、無電解めっき層25及び電解めっき層26によって内壁を構成した貫通孔23が、絶縁層16の内部に配置されている状態となっている。
【0117】
本実施の形態においては、スクライブライン38が絶縁層16中にあるために、半導体ウェーハ1を切断加工する必要がなく、この切断加工に伴う半導体ウェーハ1の破損を防ぐことができる。また、スクライブライン38に沿って切断加工された後のハンドリングにおいても、チップ基板30部分には直接触れないために、ハンドリングを容易に行うことができる。
【0118】
また、表面側と裏面側とを接続する導電層(めっき層26)は絶縁層16の内部に存在しているため、得られたチップ部品において上記導電層が外部から保護され、摩耗、変質を生じることが少なくなる。
【0119】
その他、本実施の形態においては、上述の第1の実施の形態で述べたのと同様の作用及び効果が得られる。
【0120】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【0121】
例えば、上述の溝部14や絶縁層16、各配線、導電層、ランド等のパターンをはじめ、半導体ウェーハ1の裏面からの部分的除去方法、溝部16及び貫通孔23の形成方法は、様々に変更してよい。
【0122】
また、本発明を適用する対象は半導体チップに限ることはなく、個々のチップへの切断を伴う他の各種チップ状電子部品であってもよい。
【0123】
【発明の作用効果】
本発明は、上述したように、隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成し、前記凹部内に絶縁物質を充填して前記絶縁物質層を形成し、前記基体を前記他方の面側から部分的に除去して、前記絶縁物質層を露出させているので、前記基体をRIE等によって加工することなしに通常のダイシング加工等によって前記凹部を形成することができると共に、前記絶縁物質層上に形成した配線を前記他方の面側の外部端子に接続するための接続孔を前記基体にではなく前記絶縁物質層に通常のレーザ加工やドリル加工等によって形成することができる。
【0124】
従って、前記基体を破損させずに前記基体、更には前記絶縁物質層の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために前記絶縁物質が露出するまで前記基体を研削等によって前記他方の面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【0125】
そして、前記絶縁物質層はチップ領域間において比較的広い面積領域に形成できるため、前記接続孔に形成した導電層と接続された外部端子に外部接続用のはんだバンプを形成しても、前記基体との接触やはんだバンプ同士の接触を十分に避けることができる。
【0126】
また、前記チップ状電子部品を前記疑似ウェーハから切り出す際に、前記基体を切断することなく、前記チップ領域間の前記絶縁物質層からなる部分を切断することができるので、前記チップ状電子部品内のチップへの悪影響(歪みやばり、亀裂等のダメージ)を抑え、切断工程も汎用の切断手段によって比較的容易に短時間かつ低コストに行うことができる。しかも、前記チップ状電子部品が少なくとも前記一方の面及び側面が前記絶縁物質層で被覆されているために、個片化後のチップ状電子部品の実装ハンドリングにおいても前記チップが保護され、良好な実装信頼性が得られる。
【0127】
また、前記チップ状電子部品及び前記擬似ウェーハにおいて、前記配線と前記外部端子とを電気的に接続するための前記導電層が前記絶縁物質層上又は内に形成されているために、前記導電層と前記チップとが電気的に接触することなく、これらの間に電気的な絶縁性を保つことができる。
【0128】
また、前記チップ状電子部品の複数個が、それ自体集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されているか、または、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されているために、両面を用いて複数の電子部品を積層することができ、実装面積を減少させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図2】同、作製工程を順次示す断面図である。
【図3】同、作製工程を順次示す断面図である。
【図4】同、作製工程を順次示す断面図である。
【図5】同、作製工程を示す断面図及び平面図である。
【図6】同、作製工程を順次示す断面図である。
【図7】同、作製工程を順次示す断面図である。
【図8】同、作製工程を順次示す断面図である。
【図9】同、作製工程を示す断面図である。
【図10】図9のA−A’線平面図である。
【図11】同、作製工程を順次示す断面図である。
【図12】同、作製工程を示す断面図(29)及びそのB−B’線に沿う一部分の断面図(30)である。
【図13】同、チップ状電子部品としてのンターポーザに半導体チップ部品を実装した際の断面図である。
【図14】同、チップ状電子部品としての半導体チップ部品を積層(スタック)実装した際の断面図である。
【図15】同、チップ状電子部品としての半導体チップ部品を実装基板(プリント配線基板またはマザー基板)に実装する際の断面図である。
【図16】本発明の第2の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図17】同、作製工程を順次示す断面図である。
【図18】本発明の第3の実施の形態によるチップ状電子部品の作製工程の一段階における一部分の拡大平面図(a)及び断面図(b)である。
【図19】従来例によるチップ状電子部品の作製工程を順次示す断面図である。
【図20】同、作製工程を順次示す断面図である。
【図21】同、作製工程を順次示す断面図である。
【図22】同、作製工程を順次示す断面図である。
【図23】同、作製工程を順次示す断面図である。
【図24】同、チップ状電子部品としてのインターポーザに半導体チップ部品を実装した際の断面図である。
【図25】同、チップ状電子部品としての半導体チップ部品を積層(スタック)実装した際の断面図である。
【図26】同、チップ状電子部品としての半導体チップ部品を実装基板(プリント配線基板又はマザー基板)に実装する際の断面図である。。
【符号の説明】
1…半導体ウェーハ、2、16、48…絶縁層、2A…絶縁材料、
4…ランド、4A…電極材料、6、11…層間絶縁膜、
6A、11A…層間絶縁材料、7、15、18、27、31…ビアホール、
9…配線、9A…配線材料、13…表面配線部、14…溝部、19…配線、
19a…ランド、19A…配線材料、21、28…配線保護層、
21A、28A…配線保護材料、22…金属薄膜、22A…金属材料、
23、29…貫通孔、24…接着剤層、24A…接着材料、
25…無電解めっき層又は金属層、26…電解めっき層、30…チップ基板、
32、33、42…はんだバンプ、35…ブレード、37…インターポーザ、
38…スクライブライン、39…レジスト、
40、41、90、91…半導体チップ部品、44…電極(配線パターン)、
45…実装基板、46…ソルダー(はんだ)ペースト、
47…ソルダー(はんだ)レジスト、48A…絶縁材料、92…凹部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a chip-shaped electronic component suitable for manufacturing a semiconductor device, a pseudo wafer suitable for manufacturing the chip-shaped electronic component, a method for manufacturing the same, and a mounting structure of the electronic component.
[0002]
[Prior art]
In recent years, with the miniaturization of semiconductor component sets composed of modules, there has been a demand for a stack (laminated) structure of these semiconductor packages for the purpose of improving the mounting efficiency of semiconductor chips and interposers, which are chip-shaped components. is increasing.
[0003]
However, when a semiconductor chip is packaged, its planar size becomes larger than the chip area, so that the effect of the stack structure cannot be fully exploited.
[0004]
In order to solve this problem, research on a method of forming external holes for electrical connection with an external circuit on the back surface of the semiconductor wafer by providing through holes in the semiconductor wafer made of silicon. Development is proceeding toward commercialization.
[0005]
An example of such a method will be described for an interposer. First, as shown in FIG. 19A, a
[0006]
Next, as shown in FIG. 19B, an insulating material 52A is formed on the
[0007]
Next, as shown in FIG. 19C, the insulating material 52A is processed into a predetermined pattern by etching or the like to form an
[0008]
Next, as shown in FIG. 19D, an electrode material 54A is formed on the
[0009]
Next, as shown in FIG. 19 (5), the
[0010]
Next, as shown in FIG. 20 (6), an interlayer insulating material 56A is formed on the
[0011]
Next, as shown in FIG. 20 (7), the interlayer insulating material 56A is processed into a predetermined pattern by etching or the like, and an
[0012]
Next, as shown in FIG. 20 (8), a wiring material 59A is formed on the
[0013]
Next, as shown in FIG. 20 (9), the wiring material 59A is processed into a predetermined pattern by etching or the like to form the
[0014]
Next, as shown in FIG. 21 (10), a wiring protective material 61A is applied on the
[0015]
Next, as shown in FIG. 21 (11), the wiring protection material 61A is processed into a predetermined pattern by etching or the like to form a
[0016]
In this manner, a laminated body including the
[0017]
Next, as shown in FIG. 21 (12), a part of the
[0018]
Next, as shown in FIG. 21 (13), in order to electrically insulate a
[0019]
As a material of the insulating material 65A, for example, an organic insulating resin, for example, an epoxy-based or acrylic-based protective substance can be used. Here, an
[0020]
Next, as shown in FIG. 22 (14), the insulating material 65A is etched to leave the
[0021]
Next, as shown in FIG. 22 (15), after a solder paste is printed on the
[0022]
Next, as shown in FIG. 23 (16), the
[0023]
Next, as shown in FIG. 23 (18), the solder paste is transferred onto the front
[0024]
As shown in FIG. 24, the interposer 72 thus manufactured has a constant area in the plane direction for the purpose of mounting a plurality of semiconductor chip components 85 and 86, and has a
[0025]
On the other hand, instead of an interposer, a semiconductor integrated circuit chip component in which an element region (not shown) is formed in each chip can be manufactured by the above-described steps. In this case, as shown in FIG. 25, for example, semiconductor integrated
[0026]
Alternatively, as shown in FIG. 26, a semiconductor integrated circuit device is provided on a mounting
[0027]
[Problems to be solved by the invention]
As described above, by forming the through
[0028]
First, in order to form the through
[0029]
Further, since the silicon itself constituting the
[0030]
If the
[0031]
Further, since the silicon constituting the
[0032]
These problems occur in the example of the multi-chip package using the silicon interposer 72 (see FIG. 24) developed for wide band connection between the semiconductor chip components, or in the mounting of the silicon semiconductor chip components (FIG. 25). , See FIG. 26).
[0033]
Therefore, an object of the present invention is to solve the above-mentioned problems, to provide a chip-shaped electronic component such as an interposer or a semiconductor integrated circuit chip component that can be easily and reliably manufactured at low cost, and a pseudo wafer used for the manufacture thereof. It is an object of the present invention to provide a method for manufacturing these components and a mounting structure for electronic components.
[0034]
[Means for Solving the Problems]
That is, the present invention
Partitioning the substrate into a plurality of chip areas;
A step of forming a concave portion by partially removing the base from one surface side between the adjacent chip regions;
A step of forming an insulating material layer by filling the concave portion with an insulating material,
Forming a wiring from over the chip region to over the insulating material layer,
Partially removing the substrate from the other surface side opposite to the one surface to expose the insulating material layer;
And a method of manufacturing a chip-shaped electronic component and a pseudo wafer.
[0035]
In the present invention, wiring and external terminals are formed on one surface side and the other surface side opposite to the one surface, respectively, and at least the one surface and the side surface are covered with an insulating material layer, and It is an object of the present invention to provide a chip-shaped electronic component in which a conductive layer for electrically connecting each wiring on one surface side and the other surface side is formed on or in the insulating material layer.
[0036]
According to the present invention, a plurality of chips are integrated by an insulating material layer, and a wiring and an external terminal are formed on one surface side and the other surface side opposite thereto, respectively, and the wiring and the one terminal are formed. Another object of the present invention is to provide a pseudo wafer in which a conductive layer for electrically connecting the wirings on the surface side and the other surface side is formed in the insulating material layer.
[0037]
The present invention also provides a mounting structure of a chip-shaped electronic component, wherein a plurality of the chip-shaped electronic components are stacked as an integrated circuit chip via the external terminals on the one surface side and the other surface side. To provide.
[0038]
The present invention further provides a mounting structure of a chip-shaped electronic component, wherein one of the plurality of chip-shaped electronic components is used as an interposer, and the other is mounted on the interposer as an integrated circuit chip.
[0039]
According to the present invention, between the adjacent chip regions, the base is partially removed from one surface side to form a recess, and the recess is filled with an insulating material to form the insulating material layer. Since the base is partially removed from the other surface side to expose the insulating material layer, the recess is formed by a normal dicing process or the like without processing the base by RIE or the like. A connection hole for connecting the wiring formed on the insulating material layer to the external terminal on the other surface side can be formed not by the base but by the usual laser processing or drilling in the insulating material layer. Can be formed.
[0040]
Therefore, the substrate and the insulating material layer can be processed easily, quickly and at low cost without damaging the substrate, and the insulating material layer is exposed to separate the chip regions from each other. Since the substrate may be partially removed from the other surface side by grinding or the like until then, the insulation separation between chip regions can be easily performed with good workability.
[0041]
Further, since the insulating material layer can be formed in a relatively large area between the chip regions, even if a solder bump for external connection is formed on an external terminal connected to the conductive layer formed in the connection hole, the base material can be formed. And solder bumps can be sufficiently avoided.
[0042]
Further, when cutting out the chip-shaped electronic component from the pseudo wafer, the portion made of the insulating material layer between the chip regions can be cut without cutting the base. This can suppress the adverse effect (damage such as distortion, burrs, cracks, etc.) on the chip, and the cutting step can be performed relatively easily in a short time and at low cost by a general-purpose cutting means. In addition, since the chip-shaped electronic component is covered on at least the one side and the side surface with the insulating material layer, the chip is protected even in mounting handling of the chip-shaped electronic component after singulation. Mounting reliability is obtained.
[0043]
Further, in the chip-shaped electronic component and the pseudo wafer, the conductive layer for electrically connecting the wiring and the external terminal is formed on or in the insulating material layer. And the chip do not make electrical contact with each other, and electrical insulation between them can be maintained.
[0044]
Further, a plurality of the chip-shaped electronic components may be stacked as the integrated circuit chip itself via the external terminals on the one surface side and the other surface side, or a plurality of the chip-shaped electronic components may be integrated. Since one of them is used as an interposer and the other is mounted on the interposer as an integrated circuit chip, a plurality of electronic components can be stacked using both surfaces, and the mounting area can be reduced.
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, a step of forming at least an insulating film on the other surface after exposing the insulating material layer to electrically insulate and separate the base and the external terminal on the other surface side. Forming a connection hole by removing a part of the insulating film and the insulating material layer from the other surface side until the wiring is exposed, and applying a conductive material in the connection hole to form a conductive layer. Forming a layer, forming external terminals connected to the wiring via the conductive layer on the other surface side, and further cutting the base at the position of the connection hole to form a plurality of chips. And a step of singulation into individual electronic components.
[0045]
Further, it is preferable that the concave portion and the conductive layer are formed in a scribe line region between the chips.
[0046]
In addition, it is desirable to obtain the chip-shaped electronic component in which the wiring on the one surface side and the external terminals on the other surface side are electrically connected via the conductive layer.
[0047]
After exposing the insulating material layer, a metal layer is bonded to the other surface with an insulating adhesive, and a part of the insulating adhesive is removed together with a part of the metal layer to form the connection hole. It is desirable to form
[0048]
Preferably, the conductive layer is formed in the connection hole by an electrolytic plating method.
[0049]
Preferably, the recess and the connection hole are formed by machining or light irradiation.
[0050]
It is preferable that external terminals connected to the wiring be formed on the one surface side.
[0051]
In addition, it is preferable that a concave portion or a through hole penetrating in the thickness direction of the base is formed in the insulating material layer, and the conductive layer is formed on at least a wall surface thereof.
[0052]
Next, a preferred embodiment of the present invention will be specifically described with reference to the drawings.
[0053]
First embodiment
[0054]
In the present embodiment, first, as shown in FIG. 1A, a
[0055]
Next, as shown in FIG. 1B, an insulating material 2A is formed on the
[0056]
Next, as shown in FIG. 1C, the insulating material 2A is processed into a predetermined pattern by etching or the like to form an insulating
[0057]
Next, as shown in FIG. 1D, an electrode material 4A is formed on the
[0058]
Next, as shown in FIG. 1 (5), the
[0059]
Next, as shown in FIG. 2 (6), an interlayer insulating material 6A is formed on the
[0060]
Next, as shown in FIG. 2 (7), the interlayer insulating material 6A between the adjacent insulating layers 2 (that is, between the chip regions), and further, the
[0061]
Here, it is desirable that the width of the
[0062]
Next, as shown in FIG. 2 (8), an insulating material is filled in the
[0063]
The material of the insulating
[0064]
The insulating
[0065]
Next, as shown in FIG. 2 (9), a wiring material 9A is formed on the insulating
[0066]
Next, as shown in FIG. 3 (10), the wiring material 9A is processed into a predetermined pattern by etching or photolithography technology (semi-additive method or the like), and the wiring electrically connected to the
[0067]
Next, as shown in FIG. 3 (11), an interlayer insulating material 11A is applied to a predetermined thickness on the
[0068]
Next, as shown in FIG. 3 (12), a part of the interlayer insulating material 11A on the
[0069]
Here, the
[0070]
Next, as shown in FIG. 4 (13), the exposed portions of the insulating
[0071]
Next, as shown in FIG. 4 (14), a part of the wiring material 19A on the
[0072]
Next, as shown in FIG. 4 (15), the
[0073]
Next, as shown in FIG. 5 (16), a part of the
[0074]
Here, as shown in an enlarged manner at a portion A including the
[0075]
Next, as shown in FIG. 6 (17), the back surface of the semiconductor wafer 1 (the surface opposite to the front surface wiring portion 13) is, for example, grindered until the bottom portion of the insulating
[0076]
Next, as shown in FIG. 6 (18), a predetermined thickness of a wiring material is formed on the back surface of the
[0077]
Instead of applying the
[0078]
Next, as shown in FIG. 6 (19), the
[0079]
Next, as shown in FIG. 7 (20), a part of the
[0080]
Next, as shown in FIG. 7 (21), after a resist 39 is formed on a portion of the
[0081]
Further, as shown in FIG. 7 (22), a conductive layer connected to the
[0082]
Next, as shown in FIG. 8 (23), the resist 39 is removed from the
[0083]
Next, as shown in FIG. 8 (24), a wiring protection material 28A having a predetermined thickness is applied so as to cover the
[0084]
Next, as shown in FIG. 8 (25), the wiring protection material 28A on the
[0085]
Next, as shown in FIG. 9 (26), after transferring the solder paste into the via
[0086]
FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG. 9 (26) crossing the center of the
[0087]
That is, a plurality of
[0088]
Next, as shown in FIG. 11 (27), dicing 36 is performed along the
[0089]
Next, as shown in FIG. 12 (29), after transferring the solder paste into the via
[0090]
FIG. 12 (30) shows a part of the cross section taken along the line BB ′ of FIG. 12 (29) at the center of the
[0091]
That is, the
[0092]
FIG. 13 shows an actual use state of the
[0093]
Further, as shown in FIG. 14, in the present embodiment, when the semiconductor integrated circuit chip components 40 and 41 in which each semiconductor region is formed on the
[0094]
Further, as shown in FIG. 15, a mounting board 45 surrounded by a solder (solder) resist 47 on a board 43 and provided with an electrode (wiring pattern or land) 44 to which a solder (solder) paste 46 is applied is provided. The individualized semiconductor chip components 40 can be mounted alone.
[0095]
According to the present embodiment, in the steps of FIGS. 2 (7) and (19), the grooves (recesses) 14 can be formed by ordinary dicing or the like without processing the
[0096]
Accordingly, processing of the
[0097]
Since the insulating
[0098]
Further, when the interposer 37 (or the semiconductor chip components 40 and 41) is formed by the cutting step of FIG. 11 (27), the through holes (connections) in the insulating
[0099]
Further, as shown in FIGS. 12 to 15, since the interposer 37 (or the semiconductor chip components 40 and 41) is entirely covered with the wiring
[0100]
Further, in the
[0101]
Further, as shown in FIGS. 13 and 14, the solder bumps 42 and 33 are formed on the lands (
[0102]
In the step of FIG. 6 (9), the
[0103]
In the formation of the solder bumps 33 and 42, a certain interval must be provided to prevent short-circuiting due to contact between adjacent solder bumps on the
[0104]
According to the conventional method shown in FIGS. 19 to 23, a through
[0105]
In addition, since each process before the above-mentioned individualization process can be performed in a wafer (level) state, mass productivity and reliability can be improved by batch processing.
[0106]
Second embodiment
In the present embodiment, as shown in FIG. 16A, an adhesive is applied to the ground surface (back surface) of the
[0107]
That is, as shown in FIG. 16A, the insulating material 48A is formed on the back surface of the
[0108]
Next, as shown in FIG. 16 (2), the insulating material 48A and a part of the insulating
[0109]
Next, as shown in FIG. 16C, the
[0110]
Next, as shown in FIG. 17D, a wiring material is applied on the
[0111]
Next, as shown in FIG. 17 (5), a wiring protection material having a predetermined thickness is formed on the insulating
[0112]
In the present embodiment, the step of forming the metal thin film 22 and the
[0113]
In addition, in the present embodiment, the same operations and effects as those described in the first embodiment can be obtained.
[0114]
Third embodiment
In this embodiment, as a step corresponding to FIG. 5 (16) of the first embodiment, lands 19a are provided in two rows between each chip region as shown in FIG. Two rows of through
[0115]
That is, the through
[0116]
Thereafter, through the same steps as in FIGS. 6 (17) to 11 (27), individual chip components are obtained. This state corresponding to FIG. 12 (30) is shown in FIG. 18 (b), and the through-
[0117]
In the present embodiment, since the
[0118]
Further, since the conductive layer (plating layer 26) connecting the front side and the back side is present inside the insulating
[0119]
In addition, in the present embodiment, the same operations and effects as those described in the first embodiment can be obtained.
[0120]
The embodiment described above can be further modified based on the technical idea of the present invention.
[0121]
For example, the method of partially removing the
[0122]
Further, the object to which the present invention is applied is not limited to a semiconductor chip, and may be various other chip-shaped electronic components that involve cutting into individual chips.
[0123]
Operation and Effect of the Invention
As described above, according to the present invention, between the adjacent chip regions, the base is partially removed from one surface side to form a concave portion, and the concave portion is filled with an insulating material to form the insulating material layer. Is formed, and the base is partially removed from the other surface side to expose the insulating material layer. Therefore, the recess is formed by ordinary dicing or the like without processing the base by RIE or the like. Can be formed, and a connection hole for connecting a wiring formed on the insulating material layer to an external terminal on the other surface side is formed not on the base but on the insulating material layer by ordinary laser processing or drilling. It can be formed by processing or the like.
[0124]
Therefore, the substrate and the insulating material layer can be processed easily, quickly, and at low cost without damaging the substrate, and the insulating material is exposed to insulate and separate the chip regions. Since the substrate may be partially removed from the other surface side by grinding or the like, the insulation separation between chip regions can be easily performed with good workability.
[0125]
Further, since the insulating material layer can be formed in a relatively large area between the chip regions, even if a solder bump for external connection is formed on an external terminal connected to the conductive layer formed in the connection hole, the base material can be formed. And solder bumps can be sufficiently avoided.
[0126]
Further, when cutting out the chip-shaped electronic component from the pseudo wafer, the portion made of the insulating material layer between the chip regions can be cut without cutting the base. This can suppress the adverse effect (damage such as distortion, burrs, cracks, etc.) on the chip, and the cutting step can be performed relatively easily in a short time and at low cost by a general-purpose cutting means. In addition, since the chip-shaped electronic component is covered on at least the one side and the side surface with the insulating material layer, the chip is protected even in mounting handling of the chip-shaped electronic component after singulation. Mounting reliability is obtained.
[0127]
Further, in the chip-shaped electronic component and the pseudo wafer, the conductive layer for electrically connecting the wiring and the external terminal is formed on or in the insulating material layer. And the chip do not make electrical contact with each other, and electrical insulation between them can be maintained.
[0128]
Further, a plurality of the chip-shaped electronic components may be stacked as the integrated circuit chip itself via the external terminals on the one surface side and the other surface side, or a plurality of the chip-shaped electronic components may be integrated. Since one of them is used as an interposer and the other is mounted on the interposer as an integrated circuit chip, a plurality of electronic components can be stacked using both surfaces, and the mounting area can be reduced.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views sequentially showing steps of manufacturing a chip-shaped electronic component according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 3 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 4 is a cross-sectional view sequentially showing the manufacturing steps.
5A and 5B are a cross-sectional view and a plan view illustrating a manufacturing process.
FIG. 6 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 7 is a cross-sectional view sequentially showing the manufacturing steps.
FIG. 8 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 9 is a cross-sectional view showing the manufacturing process.
FIG. 10 is a plan view taken along line A-A ′ of FIG. 9;
FIG. 11 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 12 is a cross-sectional view (29) showing the manufacturing process, and a cross-sectional view (30) of a part thereof along the line B-B '.
FIG. 13 is a cross-sectional view when the semiconductor chip component is mounted on an interposer as a chip-shaped electronic component.
FIG. 14 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is stacked (stacked).
FIG. 15 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is mounted on a mounting board (printed wiring board or mother board).
FIG. 16 is a sectional view sequentially showing the steps of manufacturing the chip-shaped electronic component according to the second embodiment of the present invention.
FIG. 17 is a cross-sectional view sequentially showing the manufacturing process.
FIGS. 18A and 18B are an enlarged plan view and a cross-sectional view of a part of a step in a process of manufacturing a chip-shaped electronic component according to a third embodiment of the present invention.
FIG. 19 is a cross-sectional view sequentially showing steps of manufacturing a chip-shaped electronic component according to a conventional example.
FIG. 20 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 21 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 22 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 23 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 24 is a cross-sectional view when the semiconductor chip component is mounted on the interposer as the chip-shaped electronic component.
FIG. 25 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is stacked (stacked).
FIG. 26 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is mounted on a mounting board (printed wiring board or mother board). .
[Explanation of symbols]
1 semiconductor wafer, 2, 16, 48 insulating layer, 2A insulating material,
4 land, 4A electrode material, 6, 11 interlayer insulating film,
6A, 11A: interlayer insulating material, 7, 15, 18, 27, 31: via hole,
Reference numeral 9: wiring, 9A: wiring material, 13: surface wiring portion, 14: groove portion, 19: wiring,
19a: land, 19A: wiring material, 21, 28: wiring protective layer,
21A, 28A: wiring protection material, 22: metal thin film, 22A: metal material,
23, 29: through-hole, 24: adhesive layer, 24A: adhesive material,
25: electroless plating layer or metal layer, 26: electrolytic plating layer, 30: chip substrate,
32, 33, 42: solder bump, 35: blade, 37: interposer,
38: scribe line, 39: resist,
40, 41, 90, 91 ... semiconductor chip parts, 44 ... electrodes (wiring patterns),
45: mounting board, 46: solder (solder) paste,
47 solder resist, 48A insulating material, 92 recess
Claims (26)
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、チップ状電子部品の製造方法。Partitioning the substrate into a plurality of chip areas;
A step of forming a concave portion by partially removing the base from one surface side between the adjacent chip regions;
A step of forming an insulating material layer by filling the concave portion with an insulating material,
Forming a wiring from over the chip region to over the insulating material layer,
Partially removing the substrate from the other surface side opposite to the one surface to expose the insulating material layer.
前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、
前記接続孔内に導電物質を被着して導電層を形成する工程と、
前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と、
前記接続孔の位置で前記基体を切断して複数のチップをチップ状電子部品に個片化する工程と
を更に有する、請求項1に記載のチップ状電子部品の製造方法。Forming at least an insulating film on the other surface after exposing the insulating material layer,
Removing a part of the insulating film and the insulating material layer from the other surface side until the wiring is exposed, and forming a connection hole;
Forming a conductive layer by applying a conductive substance in the connection hole,
Forming an external terminal connected to the wiring via the conductive layer on the other surface side;
2. The method of manufacturing a chip-like electronic component according to claim 1, further comprising: cutting the substrate at the position of the connection hole to singulate a plurality of chips into chip-like electronic components. 3.
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、擬似ウェーハの製造方法。Partitioning the substrate into a plurality of chip areas;
A step of forming a concave portion by partially removing the base from one surface side between the adjacent chip regions;
A step of forming an insulating material layer by filling the concave portion with an insulating material,
Forming a wiring from over the chip region to over the insulating material layer,
Partially removing the substrate from the other surface side opposite to the one surface to expose the insulating material layer.
前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、
前記接続孔内に導電物質を被着して導電層を形成する工程と、
前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と
を更に有する、請求項13に記載の擬似ウェーハの製造方法。Forming at least an insulating film on the other surface after exposing the insulating material layer,
Removing a part of the insulating film and the insulating material layer from the other surface side until the wiring is exposed, and forming a connection hole;
Forming a conductive layer by applying a conductive substance in the connection hole,
14. The method of manufacturing a pseudo wafer according to claim 13, further comprising: forming an external terminal connected to the wiring via the conductive layer on the other surface side.
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