JP2004342861A - Chip type electronic component, dummy wafer, methods of manufacturing them, and packaging structure of electronic component - Google Patents

Chip type electronic component, dummy wafer, methods of manufacturing them, and packaging structure of electronic component Download PDF

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伸雄 大島
Hiroshi Asami
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a chip type electronic component, a dummy wafer which can be easily manufactured at a low cost with reliability, methods of manufacturing them, and a packaging structure of electronic components. <P>SOLUTION: A semiconductor wafer 1 is divided into a plurality of chip areas. Between each of two adjacent chip areas, the semiconductor wafer 1 is partially removed from the front surface side to form trenches 14. The trenches 14 are filled with an insulating material to form an insulation layer 16. Then, an interconnection 19 is formed over the chip areas and over the insulation layer 16, and the semiconductor wafer 1 is partially removed by grinding from the rear face side to expose the insulation layer 16. Through-holes 23 are formed in the insulation layer 16, and then a conductive layer (plating layer 26 and 25) is formed in the through-holes 23 by a plating method to electrically connect the interconnection 19 on the front surface side and terminals on the rear face side. Thereafter, the semiconductor wafer 1 is diced between the chip areas into individual chip type electronic components (for example, an interposer 37 and semiconductor chip components 40 and 41). <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造に好適なチップ状電子部品、及びこのチップ状電子部品の製造に好適な擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造に関するものである。
【０００２】
【従来の技術】
近年、モジュールからなる半導体の部品セットの小型化に伴い、チップ状の部品である半導体チップやインターポーザ等の実装効率を向上することを目的として、これらの半導体パッケージのスタック（積層）構造に対する需要が増えている。
【０００３】
しかしながら、半導体チップをパッケージ化すると、その平面サイズはチップ面積よりも拡大してしまうため、スタック構造の効果を十二分に引き出すことができない。
【０００４】
この問題を解消するために、シリコンからなる半導体ウェーハに貫通孔を設けることにより、半導体ウェーハの裏面に外部回路との電気的接続用の外部端子を形成することを可能とするような工法の研究開発が、実用化に向けて進められている。
【０００５】
このような工法の一例をインターポーザについて説明すると、まず図１９（１）に示すように、シリコンからなる基体としての半導体ウェーハ５１を作製する。
【０００６】
次に、図１９（２）に示すように、半導体ウェーハ５１上に絶縁材料５２Ａをスピンコート法や印刷法等で形成する。
【０００７】
次に、図１９（３）に示すように、絶縁材料５２Ａをエッチング等で所定のパターンに加工して、開口部５３を有する絶縁層５２を形成する。
【０００８】
次に、図１９（４）に示すように、半導体ウェーハ５１上及び絶縁層５２上に、これらを覆うようにして、電極材料５４Ａをスパッタリング等により形成する。
【０００９】
次に、図１９（５）に示すように、電極材料５４Ａをエッチング等で所定のパターンに加工して、ランド５４を形成する。
【００１０】
次に、図２０（６）に示すように、半導体ウェーハ５１、ランド５４及び絶縁層５２上に、これらを覆うようにして層間絶縁材料５６Ａをスピンコート法や印刷法等で形成する。
【００１１】
次に、図２０（７）に示すように、層間絶縁材料５６Ａをエッチング等で所定のパターンに加工して、開口部５３に連通した開口部５８をスクライブライン領域に有し、更には、ランド５４上にビアホール５７を有する層間絶縁膜５６を形成する。
【００１２】
次に、図２０（８）に示すように、半導体ウェーハ５１、ランド５４、層間絶縁膜５６及び絶縁層５２上に、これらを覆うようにして配線材料５９Ａをスパッタリング等により形成する。
【００１３】
次に、図２０（９）に示すように、配線材料５９Ａをエッチング等で所定のパターンに加工して、ビアホール５７内及び層間絶縁膜５６上に亘って連続して設けられた配線５９を形成する。
【００１４】
次に、図２１（１０）に示すように、半導体ウェーハ５１、層間絶縁膜５６、配線５９及び絶縁層５２上に、これらを覆うようにして配線保護材料６１Ａをスピンコート法や印刷法等で形成する。
【００１５】
次に、図２１（１１）に示すように、配線保護材料６１Ａをエッチング等で所定のパターンに加工して、開口部６２を有し、配線５９上にビアホール７４を有する配線保護層６１を形成する。
【００１６】
このように、後述の半導体チップ７９等の区画単位毎に、絶縁層５２、ランド５４、層間絶縁膜５６、配線５９及び配線保護層６１からなる積層体を表面配線部６３と称する。
【００１７】
次に、図２１（１２）に示すように、表面配線部６３の反対側である半導体ウェーハ５１の裏面から半導体ウェーハ５１の一部をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等で除去して、半導体ウェーハ５１にそれぞれのランド５４に至る貫通孔６４を形成する。
【００１８】
次に、図２１（１３）に示すように、後述の導電層６６と半導体ウェーハ５１とを電気的に絶縁するために、貫通孔６４の内壁面から半導体ウェーハ５１の裏面に連続して絶縁材料６５Ａを所定厚さに被着する。
【００１９】
この絶縁材料６５Ａの材質としては、例えば、有機系絶縁性樹脂、例えばエポキシ系、アクリル系等の保護物質を用いることができる。ここで、貫通孔６４の底部にはランド５４を露出させるように絶縁材料６５Ａを被着させる。
【００２０】
次に、図２２（１４）に示すように、絶縁材料６５Ａをエッチングして、貫通孔６４と半導体ウェーハ５１の裏面上の貫通孔６４の周辺部分とに絶縁膜６５を残し、更に、貫通孔６４内に例えば無電解めっき法及び電解めっき法の組み合せを用いた通常のスルーホールメッキにより導電性物質を充填して、導電層６６を形成する。この時の導電性物質は、ランド５４と接触して半導体ウェーハ裏面の絶縁膜６５の表面まで充填する。
【００２１】
次に、図２２（１５）に示すように、半導体ウェーハ裏面においてはんだペーストを導電層６６上に印刷した後、ウエットバック法ではんだペーストを溶融してはんだバンプ６９を形成する。
【００２２】
次に、図２３（１６）に示すように、導電層６６やはんだバンプ６９及び表面配線部６３等を設けた半導体ウェーハ５１をブレード７０（又はレーザ）でスクライブライン７３に沿ってダイシング７１し、図２３（１７）に拡大して示すインターポーザ７２に個片化する。但し、このインターポーザ７２は、横方向のサイズを縮小して図示している。
【００２３】
次に、図２３（１８）に示すように、このインターポーザ７２の基板５１の表面配線部６３上においてはんだペーストを印刷法により配線５９上のビアホール７４内に転写し、更に、ウエットバック法ではんだペーストを溶融してはんだバンプ７８を形成する。
【００２４】
こうして作製されたインターポーザ７２は、図２４に示すように、実際には複数の半導体チップ部品８５、８６を実装する目的で、平面方向に一定の面積を有していて、外部端子としての配線５９上にビアホール７４を有し、このビアホール７４に設けられたはんだバンプ７８を介して、例えば種類やサイズの異なる複数の半導体チップ部品８５及び８６等を接続してＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）実装することができる。これらの半導体チップ部品は、例えばベアチップとして半導体基板８１上の絶縁膜８２に形成したビアホール８３を介して端子電極８４がインターポーザ７２にバンプ接続されることができる。
【００２５】
他方、インターポーザとしてではなく、各チップに素子領域（図示せず）を作り込んだ半導体集積回路チップ部品を上述した工程によって作製することもできる。この場合には、図２５に示すように、例えば、はんだバンプ７８’を介して半導体集積回路チップ部品９５及び９６を上下にスタックでＭＣＭ実装することができる。
【００２６】
或いは、図２６に示すように、基板９０上にソルダー（はんだ）レジスト９４で囲まれかつソルダー（はんだ）ペースト９３を被着した電極９１を設けた実装基板９２に、個片化された半導体集積回路チップ部品９５を実装することもできる。
【００２７】
【発明が解決しようとする課題】
上記したように、シリコンからなる半導体ウェーハ５１中に配線用の貫通孔６４を形成することにより、半導体ウェーハ５１の表面配線部６３とその裏面の外部接続用のはんだバンプ６９とを接続可能とすることができるが、この工法には以下に述べる問題点がある。
【００２８】
まず、図２１（１２）に示した工程で半導体ウェーハ５１中に貫通孔６４を形成するには、ＲＩＥ等のエッチング法を適用するが、この加工工程においては、高価な半導体製造装置を用いるためにコスト高となる。また、比較的脆弱な材質の半導体ウェーハ５１中に貫通孔６４を形成するので、半導体ウェーハ５１の破損を防ぐために、加工時間が長くなり、製造コストを更に上昇させてしまう。
【００２９】
また、半導体ウェーハ５１を構成するシリコン自体は導電性があるために、図２２（１４）の工程で貫通孔６４内に導電層５７を設ける際には、図２１（１３）に示したように、予め貫通孔６４の内壁部及びはんだバンプ形成（図２２（１５）参照）個所に絶縁膜６５を選択的に形成して絶縁分離処理を施す必要があり、これも作製工程を増加させ、かつ作業性が悪くなる。
【００３０】
また、外部接続用のはんだバンプ６９を形成する際に絶縁膜６５からはんだバンプ６９がはみ出してしまうと、はんだバンプ６９と半導体ウェーハ５１との間又ははんだバンプ６９間が短絡してしまう。
【００３１】
また、半導体ウェーハ５１を構成するシリコンは脆くて少しの衝撃でも欠けやすい材質であるために、半導体ウェーハ５１又はシリコンが露出した構造物の取扱いが困難となる。
【００３２】
これらの問題点は、半導体チップ部品間のワイドバンド接続を目的として開発されているシリコンインタポーザ７２（図２４参照）を用いたマルチチップパッケージの例においても、或いはシリコン半導体チップ部品の実装（図２５、図２６参照）においても同様に生じる。
【００３３】
そこで、本発明の目的は、上述した問題点を解消して、容易かつ信頼性良く低コストに製造可能なインターポーザや半導体集積回路チップ部品の如きチップ状電子部品と、その製造に用いる擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造を提供することにある。
【００３４】
【課題を解決するための手段】
即ち、本発明は、
基体を複数のチップ領域に区画する工程と、
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、チップ状電子部品及び擬似ウェーハの製造方法に係わるものである。
【００３５】
本発明は又、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、少なくとも前記一方の面及び側面が絶縁物質層で被覆されており、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層上又は内に形成されている、チップ状電子部品を提供するものである。
【００３６】
本発明は又、複数のチップが絶縁物質層によって一体化され、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、かつ、前記配線と前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層内に形成されている、擬似ウェーハも提供するものである。
【００３７】
本発明は又、前記チップ状電子部品の複数個が、集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されている、チップ状電子部品の実装構造も提供するものである。
【００３８】
本発明は更に、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されている、チップ状電子部品の実装構造も提供するものである。
【００３９】
本発明によれば、隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成し、前記凹部内に絶縁物質を充填して前記絶縁物質層を形成し、前記基体を前記他方の面側から部分的に除去して、前記絶縁物質層を露出させているので、前記基体をＲＩＥ等によって加工することなしに通常のダイシング加工等によって前記凹部を形成することができると共に、前記絶縁物質層上に形成した配線を前記他方の面側の外部端子に接続するための接続孔を前記基体にではなく前記絶縁物質層に通常のレーザ加工やドリル加工等によって形成することができる。
【００４０】
従って、前記基体を破損させずに前記基体、更には前記絶縁物質層の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために前記絶縁物質層が露出するまで前記基体を研削等によって前記他方の面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【００４１】
そして、前記絶縁物質層はチップ領域間において比較的広い面積領域に形成できるため、前記接続孔に形成した導電層と接続された外部端子に外部接続用のはんだバンプを形成しても、前記基体との接触やはんだバンプ同士の接触を十分に避けることができる。
【００４２】
また、前記チップ状電子部品を前記疑似ウェーハから切り出す際に、前記基体を切断することなく、前記チップ領域間の前記絶縁物質層からなる部分を切断することができるので、前記チップ状電子部品内のチップへの悪影響（歪みやばり、亀裂等のダメージ）を抑え、切断工程も汎用の切断手段によって比較的容易に短時間かつ低コストに行うことができる。しかも、前記チップ状電子部品が少なくとも前記一方の面及び側面が前記絶縁物質層で被覆されているために、個片化後のチップ状電子部品の実装ハンドリングにおいても前記チップが保護され、良好な実装信頼性が得られる。
【００４３】
また、前記チップ状電子部品及び前記擬似ウェーハにおいて、前記配線と前記外部端子とを電気的に接続するための前記導電層が前記絶縁物質層上又は内に形成されているために、前記導電層と前記チップとが電気的に接触することなく、これらの間に電気的な絶縁性を保つことができる。
【００４４】
また、前記チップ状電子部品の複数個が、それ自体集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されているか、または、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されているために、両面を用いて複数の電子部品を積層することができ、実装面積を減少させることができる。
【発明の実施の形態】
本発明においては、前記基体と前記他方の面側の前記外部端子とを電気的に絶縁分離するために、前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、前記接続孔内に導電物質を被着して導電層を形成する工程と、前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と、更には前記接続孔の位置で前記基体を切断して複数のチップをチップ状電子部品に個片化する工程とを更に有するのが望ましい。
【００４５】
また、前記凹部及び前記導電層を前記チップ間のスクライブライン領域に形成するのが望ましい。
【００４６】
また、前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得るのが望ましい。
【００４７】
また、前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成するのが望ましい。
【００４８】
また、前記接続孔内に電解めっき法によって前記導電層を形成するのが望ましい。
【００４９】
また、前記凹部及び前記接続孔を機械加工又は光照射によって形成するのが望ましい。
【００５０】
また、前記一方の面側に、前記配線に接続された外部端子を形成するのが望ましい。
【００５１】
また、前記絶縁物質層に前記基体の厚さ方向に貫通した凹状部又は貫通孔が形成され、これらの少なくとも壁面上に前記導電層が形成されているのが望ましい。
【００５２】
次に、本発明の好ましい実施の形態を図面の参照下に具体的に説明する。
【００５３】
第１の実施の形態
【００５４】
本実施の形態においては、まず、図１（１）に示すように、シリコンからなる半導体ウェーハ１を作製する。
【００５５】
次に、図１（２）に示すように、半導体ウェーハ１上に絶縁材料２Ａをスピンコート法や印刷法等で形成する。
【００５６】
次に、図１（３）に示すように、絶縁材料２Ａをエッチング等で所定のパターンに加工して、開口部３を有する絶縁層２を形成する。
【００５７】
次に、図１（４）に示すように、半導体ウェーハ１及び絶縁層２上に、これらを覆うようにして電極材料４Ａをスパッタリング等で形成する。
【００５８】
次に、図１（５）に示すように、電極材料４Ａをエッチング等で所定のパターンに加工して、ランド４を形成する。
【００５９】
次に、図２（６）に示すように、半導体ウェーハ１、ランド４及び絶縁層２上に、これらを覆うようにして層間絶縁材料６Ａをスピンコート等の方法で形成した後に、それぞれのランド４上にエッチング等によって所定のビアホール７を形成する。
【００６０】
次に、図２（７）に示すように、隣接する絶縁層２間（即ち、チップ領域間）の層間絶縁材料６Ａ、更には半導体ウェーハ１を部分的に除去して、所定形状の凹部として溝部１４を形成する。この溝部１４の形成は、半導体ウェーハ１のスクライブライン領域において、ダイシング法等により行う。
【００６１】
ここで、溝部１４の幅は、可能な限り広くすることが望ましく、またその加工深さは、後述する裏面研削後のチップ厚さ以上であって、半導体ウェーハ１の機械的強度を保てるようにすることが必要である。
【００６２】
次に、図２（８）に示すように、溝部１４内に層間絶縁膜６の表面高さにまで絶縁材を充填して硬化させて、絶縁層１６を形成する。
【００６３】
この絶縁層１６の材質は、電気的に絶縁性があることに加えて、後述の裏面研削後にチップ間を結合するために半導体ウェーハ１との密着性が良く、また後述の貫通孔の形成の際に加工性の良いものであること等が必要である。
【００６４】
また、この絶縁層１６は、例えば、有機系絶縁性樹脂であるエポキシ系等からなる絶縁物質をディスペンス法、印刷法、ポッティング法又はモールド法等によって凹部１４内に充填する。
【００６５】
次に、図２（９）に示すように、絶縁層１６、層間絶縁膜６及びビアホール７上に、これらを覆うようにして配線材料９Ａをスパッタリング等で形成する。
【００６６】
次に、図３（１０）に示すように、配線材料９Ａをエッチング又はフォトリソグラフィ技術（セミアディティブ法等）で所定のパターンに加工して、ビアホール７内にランド４と電気的に接続した配線９を形成する。
【００６７】
次に、図３（１１）に示すように、層間絶縁膜６、絶縁層１６及びランド９の上に層間絶縁材料１１Ａを所定の厚さに塗布する。
【００６８】
次に、図３（１２）に示すように、配線９上及び絶縁層１６上の層間絶縁材料１１Ａの一部を所定の形状にエッチング等で除去して、配線９及び絶縁層１６の表面の一部を露呈させることにより、絶縁層１６上に開口部１２を形成し、配線９上にビアホール１５を有する層間絶縁膜１１を形成する。
【００６９】
ここで、後述の理由により、開口部１２は絶縁層１６よりも狭い領域に形成し、その外側で絶縁層１６の上部を層間絶縁膜１１が覆うようにする。そして、絶縁層２、ランド４、層間絶縁膜６、配線９及び層間絶縁膜１１からなる積層体を表面配線部１３とする。
【００７０】
次に、図４（１３）に示すように、絶縁層１６、層間絶縁膜１１及びビアホール１５の露出部分に真空蒸着法又はスパッタ法等によって、後述の半導体ウェーハ１の裏面側の配線と接続するための配線材料１９Ａを被着する。
【００７１】
次に、図４（１４）に示すように、層間絶縁膜１１上の配線材料１９Ａの一部をエッチング等で除去して、配線１９を形成する。絶縁層１６上の配線１９の部分１９ａは、ランドとして、後述する貫通孔よりも大きくしておく。
【００７２】
次に、図４（１５）に示すように、層間絶縁膜１１及び配線１９上を配線保護材料２１Ａで被覆する。
【００７３】
次に、図５（１６）に示すように、配線１９上の配線保護層２１の一部をエッチング等で所定のパターンに除去して、配線１９上に実装して積み上げる半導体パッケージ等と接続するための外部接続用のビアホール１８を形成する。
【００７４】
ここで、絶縁層１６上の配線１９のランド１９ａを含むＡ部を拡大して示すように、ランド１９ａの大きさが後述の貫通孔２３の大きさ以上となるようにパターニングする。
【００７５】
次に、図６（１７）に示すように、半導体ウェーハ１の裏面（表面配線部１３とは反対の面）を、溝部１４に充填された絶縁層１６の底部が露呈するまで、例えば、グラインダー又は化学機械研磨等によって研削除去する。これによって、半導体ウェーハ１の裏面側と表面配線部１３とを電気的に接続するための後述する接続孔２３を形成可能な状態になり、また、後述のインターポーザ３７等を薄型化することもできる。また、研削除去量によっては、半導体ウェーハ１を薄くし、得られるチップ部品の薄型化を図ることができる。
【００７６】
次に、図６（１８）に示すように、絶縁層１６の露出面を含む半導体ウェーハ１の裏面上に、電気的に絶縁性を有する接着材料２４Ａを介して配線材料となる所定厚さの金属材料２２Ａを被着する。この金属材料２２Ａとしては、例えばＲＣＣ（樹脂付き銅箔）を用いるのが一般的である。
【００７７】
なお、この金属材料２２Ａの被着に代えて、例えば、メタライジング法、めっき法、スパッタ法、蒸着法等により形成した金属層等を用いてもよい。
【００７８】
次に、図６（１９）に示すように、既に形成した溝部１４上のランド１９ａの下面で止まる深さに、金属材料２２Ａ、接着材料２４Ａ及び絶縁層１６の一部をそれぞれ除去することによって、絶縁層１６、金属材料２２Ａ及び接着材料２４Ａが内壁面となる接続孔としての貫通孔２３を形成する。ここで、貫通孔２３の形成方法としては、例えば、レーザ加工及びドリル加工等がある。
【００７９】
次に、図７（２０）に示すように、接着剤層２４上の金属材料２２Ａの一部を所定の形状にエッチング等で除去して、所定パターンの金属薄膜２２を形成する。
【００８０】
次に、図７（２１）に示すように、接着剤層２４上で金属薄膜２２の被着していない部分にレジスト３９を形成した後に、金属薄膜２２の上面、貫通孔２３の内壁面及び底面に連続して、無電解めっき法により無電解めっき層２５を形成する。
【００８１】
更に、図７（２２）に示すように、電解めっき法等により、無電解めっき層２５上に、上記のパッド１９ａに接続された導電層及び外部端子となる電解めっき層２６を形成する。
【００８２】
次に、図８（２３）に示すように、接着剤層２４上からレジスト３９を除去する。
【００８３】
次に、図８（２４）に示すように、接着剤層２４及び電解めっき層２６を覆うようにして所定の厚さの配線保護材料２８Ａを塗布する。
【００８４】
次に、図８（２５）に示すように、電解めっき層２６上の配線保護材料２８Ａをエッチング等で除去し、ビアホール２７を有する配線保護層２８を形成する。
【００８５】
次に、図９（２６）に示すように、はんだペーストを印刷法により電解めっき層２６上のビアホール２７内に転写した後に、ウエットバック法ではんだペーストを溶融して、はんだバンプ３３を電解めっき層２６上に形成する。
【００８６】
図１０は、この構造において、半導体ウェーハ１の中心部を横断した図９（２６）のＡ−Ａ’線断面図を表し、裏面にはんだバンプ３３を有する電解めっき層２６が、各チップ領域の周囲に形成された各貫通孔２３内に導体層としてそれぞれ形成されていることが分る。
【００８７】
即ち、所定の間隔を保ってチップ領域３０が複数配列されており、隣接するチップ領域３０間に、無電解めっき層２５及び電解めっき層２６を内壁とする貫通孔２３が複数形成され、これらの貫通孔２３から各チップ領域３０の底面上へ無電解めっき層２５及び電解めっき層２６からなる配線が形成され、この配線の端子にはんだバンプ３３が配置されている。
【００８８】
次に、図１１（２７）に示すように、各チップ領域３０間をブレード３５（又はレーザ）によってスクライブライン３８に沿ってダイシング３６し、各チップ状電子部品に個片化する。図１１（２８）には、この個片化された例えばインターポーザ３７の拡大図を示すが、その側面の切断面においては、貫通孔２３の内壁面が断面半円形状の凹部９２を有し、ここに電解めっき層２６が被着されている。
【００８９】
次に、図１２（２９）に示すように、はんだペーストを印刷法等により配線層１９上のビアホール１８内に転写した後に、ウエットバック法ではんだペーストを溶融して、外部接続用のはんだバンプ４２を形成する。
【００９０】
図１２（３０）は、この構造において、チップ基板３０の中心部の図１２（２９）のＢ−Ｂ’線断面の一部を表わし、凹部９２に上記の電解めっき層２６及び無電解めっき層２５が被着した状態が分る。
【００９１】
即ち、所定の間隔を保って、断面半円形状に無電解めっき層２５と電解めっき層２６とが積層された状態で絶縁層１６内の側面に被着されており、電解めっき層２６の内側面が露出して凹部９２を形成している。この電解めっき層２６は凹部９２をなしているため、外部からの摩耗などを減らすことができる。
【００９２】
図１３は、インターポーザ３７の実際の使用状態を示している。上述した構造のインターポーザ３７は、表面側では配線１９の配置に応じた複数のビアホール１８を有し、これらの複数のビアホール１８に設けられたはんだバンプ４２を介して、サイズ又は種類の異なる複数の半導体チップ部品９０及び９１等を接続して、ＭＣＭで実装することができる。なお、これらのチップ部品では、絶縁膜９２のビアホールに露出したパッド９３上にＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）を施してよい。また、このインターポーザ３７の裏面は、はんだバンプ３３を介してプリント配線基板（マザー基板）に固定される。
【００９３】
また、図１４に示すように、本実施の形態において、チップ基板３０に各半導体領域を作り込んだ半導体集積回路チップ部品４０、４１を作製した場合、半導体チップ部品４１の上面に設けられたはんだバンプ４２を介して半導体集積回路チップ部品４０を接続して、チップサイズでの積層実装を行うことができる。
【００９４】
また、図１５に示すように、基板４３上にソルダー（はんだ）レジスト４７で囲まれ、かつソルダー（はんだ）ペースト４６を被着した電極（配線パターン又はランド）４４を設けた実装基板４５に、個片化された半導体チップ部品４０を単独でマウントすることもできる。
【００９５】
本実施の形態によれば、図２（７）及び図（１９）の工程において、半導体ウェーハ１をＲＩＥ等によって加工することなしに通常のダイシング加工等によって溝部（凹部）１４を形成することができると共に、溝部１４に充填された絶縁層１６上に形成した配線９を裏面側の外部端子に接続するための貫通孔（接続孔）２３を半導体ウェーハ１にではなく絶縁層１６に通常のレーザ加工やドリル加工等によって形成することができる。
【００９６】
従って、半導体ウェーハ１を破損させずに半導体ウェーハ１、更には絶縁層１６の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために絶縁層１６が露出するまで半導体ウェーハ１を研削等によって裏面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【００９７】
そして、絶縁層１６はチップ領域間において比較的広い面積領域に形成できるため、貫通孔２３に形成した導電層と接続された外部端子に外部接続用のはんだバンプ３３を形成しても、シリコン基板との接触やはんだバンプ同士の接触を十分に避けることができる。
【００９８】
また、図１１（２７）の切断工程によってインターポーザ３７（又は半導体チップ部品４０、４１）を作成する際に、半導体ウェーハ１のチップの部分を切断することなく、絶縁層１６内の貫通孔（接続孔）２３の位置、即ちスクライブライン３８において切断するので、シリコンチップ（基板３０）への悪影響（歪みやばり、亀裂等のダメージ）が抑えられる。また、従来のように半導体ウェーハ１を切断する場合に比べて、切断工程も汎用の切断手段により比較的容易にかつ短時間で行うことができ、作製コストを抑制することもできる。
【００９９】
また、図１２〜図１５に示したように、インターポーザ３７（又は半導体チップ部品４０、４１）が配線保護層２１、２８及び絶縁層１６によって全面で被覆されているために、個片化後のインターポーザ３７等の実装ハンドリングにおいてもチップ３０部分が保護されて、良好な実装信頼性を得ることができると共に、チッピングを防止できて取扱いの容易な半導体パッケージを得ることができる。
【０１００】
また、このインターポーザ３７又は半導体チップ部品において、表面配線部１３内の配線１９と裏面側のはんだバンプ３３とを電気的に接続するための、無電解めっき層２５と電解めっき層２６（更には金属薄膜１２）とからなる導電層が、絶縁層１６の側面に形成され、更に絶縁性接着剤２４上に導かれているために、導電層とチップ３０とが電気的に接触することなく、これらの間を良好に電気的に絶縁することができる。なお、金属薄膜１２が下地に存在することによって、端子部の電気抵抗を低減することができる。
【０１０１】
また、図１３及び図１４のように、インターポーザ３７の表面及び裏面の双方の各ランド（配線１９、２６）にはんだバンプ４２、３３がそれぞれ形成されているために、インターポーザ３７上に半導体チップ部品９０、９１を実装したり、また複数の半導体チップ部品４０、４１自体を上下に積層することができ、実装面積を減少させることができる。
【０１０２】
また、図６（９）の工程において、スクライブライン３８領域にランド１９ａを比較的径大に形成できるために、ランド１９ａに対する貫通孔２３の位置を決め易くなり、ランド１９ａの内側領域に貫通孔２３（従って、上記の導電層）を余裕をもって形成することができると共に、ランド１９ａに対する導電層の接続を確実にとることができる。
【０１０３】
また、はんだバンプ３３及び４２の形成においては、インターポーザ３７上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、配線１９等の配置によってはんだバンプの形成位置の自由度が増し、隣接するランド間のピッチが狭いタイプのインターポーザ３７等においても、はんだバンプ同士の接触がなく、多ピン化を実現することができる。
【０１０４】
なお、図１９〜図２３に示した従来工法によれば、各チップ領域内の限られた位置において半導体ウェーハ５１の裏面から貫通孔６４を形成し（図２１（１２）参照）、この貫通孔位置に合せてランド５４を形成しておく必要があることから、このために専用に設計された配線パターンやチップ状電子部品、更には半導体チップ部品とすることが必要であった。これに対し、本実施の形態によれば、配線１９をスクライブライン領域にて基板３０の側面又は貫通孔２３を介して裏面の任意の位置へ引き出すことができるので、ランド４とはんだバンプ３３との相対的位置を任意に調整することができ、専用の設計は不要となる。従って、上部に積み上げる半導体チップ部品として通常の端子パターンのものを用いても、これを常にインターポーザ３７又は下部の半導体チップ部品４１上に積層することができる。
【０１０５】
なお、上述の個片化工程より以前の各工程は、ウェーハ（レベル）の状態で行えるので、一括処理による量産性、信頼性の向上を実現できる。
【０１０６】
第２の実施の形態
本実施の形態においては、図１（１）〜図６（１７）と同様の作製工程を経た後に、図１６（１）に示すように、半導体チップ３０の研削面（裏面）に、接着剤層２４及び金属薄膜２２の代りに絶縁層４８のみを形成する以外は、第１の実施の形態と同様である。
【０１０７】
即ち、図１６（１）に示すように、研削された半導体ウェーハ１の裏面に所定の厚さに絶縁材料４８Ａを形成する。
【０１０８】
次に、図１６（２）に示すように、既に形成した溝部１４上のランド１９ａの下面で止まる深さに絶縁材料４８Ａ及び絶縁層１６の一部を除去することによって、絶縁層１６及び絶縁材料４８Ａが内壁面を形成する貫通孔２９を形成する。
【０１０９】
次に、図１６（３）に示すように、絶縁層４８の上面から、貫通孔２９の内壁面及び底面に連続して、スパッタ法により金属層２５を被着させる。
【０１１０】
次に、図１７（４）に示すように、レジスト（図示せず）をマスクにして電解めっき法等により、金属層２５上に、電解めっき法を用いて配線材を被着させて電解めっき層２６を形成し、更にレジストの除去後に電解めっき層２６以外の金属層２５をエッチング除去する。
【０１１１】
次に、図１７（５）に示すように、絶縁層４８、金属層２５及び電解めっき層２６上に、これらを覆うようにして所定の厚さの配線保護材料を形成し、更に電解めっき層２６上の配線保護材料２８Ａをエッチング等で除去して、ビアホール３１を有する配線保護層２８を形成する。そして、はんだペーストを印刷法により電解めっき層２６上のビアホール３１内に転写した後に、ウエットバック法ではんだペーストを溶融して、はんだバンプ３３を電解めっき層２６上に形成する。
【０１１２】
本実施の形態においては、第１の実施の形態で用いた金属薄膜２２及び接着剤層２４の形成工程を省き、絶縁層４８のみを形成するので、作製工程を減少させることができる。
【０１１３】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１１４】
第３の実施の形態
本実施の形態においては、第１の実施の形態の図５（１６）に対応する工程として、図１８（ａ）に示すように、各チップ領域間にランド１９ａを２列に設け、これらのランドの位置において絶縁層１６内に、２列の貫通孔２３を形成する。
【０１１５】
即ち、スクライブライン３８を挟んで、ランド１９ａに至る貫通孔２３を絶縁層１６にそれぞれ形成する。
【０１１６】
その後は、図６（１７）〜図１１（２７）と同様の工程を経て各チップ部品に個片化する。図１２（３０）に対応したこの状態を図１８（ｂ）に示すが、無電解めっき層２５及び電解めっき層２６によって内壁を構成した貫通孔２３が、絶縁層１６の内部に配置されている状態となっている。
【０１１７】
本実施の形態においては、スクライブライン３８が絶縁層１６中にあるために、半導体ウェーハ１を切断加工する必要がなく、この切断加工に伴う半導体ウェーハ１の破損を防ぐことができる。また、スクライブライン３８に沿って切断加工された後のハンドリングにおいても、チップ基板３０部分には直接触れないために、ハンドリングを容易に行うことができる。
【０１１８】
また、表面側と裏面側とを接続する導電層（めっき層２６）は絶縁層１６の内部に存在しているため、得られたチップ部品において上記導電層が外部から保護され、摩耗、変質を生じることが少なくなる。
【０１１９】
その他、本実施の形態においては、上述の第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１２０】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【０１２１】
例えば、上述の溝部１４や絶縁層１６、各配線、導電層、ランド等のパターンをはじめ、半導体ウェーハ１の裏面からの部分的除去方法、溝部１６及び貫通孔２３の形成方法は、様々に変更してよい。
【０１２２】
また、本発明を適用する対象は半導体チップに限ることはなく、個々のチップへの切断を伴う他の各種チップ状電子部品であってもよい。
【０１２３】
【発明の作用効果】
本発明は、上述したように、隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成し、前記凹部内に絶縁物質を充填して前記絶縁物質層を形成し、前記基体を前記他方の面側から部分的に除去して、前記絶縁物質層を露出させているので、前記基体をＲＩＥ等によって加工することなしに通常のダイシング加工等によって前記凹部を形成することができると共に、前記絶縁物質層上に形成した配線を前記他方の面側の外部端子に接続するための接続孔を前記基体にではなく前記絶縁物質層に通常のレーザ加工やドリル加工等によって形成することができる。
【０１２４】
従って、前記基体を破損させずに前記基体、更には前記絶縁物質層の加工を容易かつ迅速、低コストに行うことができる上に、チップ領域間を絶縁分離するために前記絶縁物質が露出するまで前記基体を研削等によって前記他方の面側から部分的に除去すればよいので、チップ領域間の絶縁分離処理を作業性良く容易に行うことができる。
【０１２５】
そして、前記絶縁物質層はチップ領域間において比較的広い面積領域に形成できるため、前記接続孔に形成した導電層と接続された外部端子に外部接続用のはんだバンプを形成しても、前記基体との接触やはんだバンプ同士の接触を十分に避けることができる。
【０１２６】
また、前記チップ状電子部品を前記疑似ウェーハから切り出す際に、前記基体を切断することなく、前記チップ領域間の前記絶縁物質層からなる部分を切断することができるので、前記チップ状電子部品内のチップへの悪影響（歪みやばり、亀裂等のダメージ）を抑え、切断工程も汎用の切断手段によって比較的容易に短時間かつ低コストに行うことができる。しかも、前記チップ状電子部品が少なくとも前記一方の面及び側面が前記絶縁物質層で被覆されているために、個片化後のチップ状電子部品の実装ハンドリングにおいても前記チップが保護され、良好な実装信頼性が得られる。
【０１２７】
また、前記チップ状電子部品及び前記擬似ウェーハにおいて、前記配線と前記外部端子とを電気的に接続するための前記導電層が前記絶縁物質層上又は内に形成されているために、前記導電層と前記チップとが電気的に接触することなく、これらの間に電気的な絶縁性を保つことができる。
【０１２８】
また、前記チップ状電子部品の複数個が、それ自体集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されているか、または、前記チップ状電子部品の複数個の一方がインターポーザとして用いられ、他方が集積回路チップとして前記インターポーザ上に実装されているために、両面を用いて複数の電子部品を積層することができ、実装面積を減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図２】同、作製工程を順次示す断面図である。
【図３】同、作製工程を順次示す断面図である。
【図４】同、作製工程を順次示す断面図である。
【図５】同、作製工程を示す断面図及び平面図である。
【図６】同、作製工程を順次示す断面図である。
【図７】同、作製工程を順次示す断面図である。
【図８】同、作製工程を順次示す断面図である。
【図９】同、作製工程を示す断面図である。
【図１０】図９のＡ−Ａ’線平面図である。
【図１１】同、作製工程を順次示す断面図である。
【図１２】同、作製工程を示す断面図（２９）及びそのＢ−Ｂ’線に沿う一部分の断面図（３０）である。
【図１３】同、チップ状電子部品としてのンターポーザに半導体チップ部品を実装した際の断面図である。
【図１４】同、チップ状電子部品としての半導体チップ部品を積層（スタック）実装した際の断面図である。
【図１５】同、チップ状電子部品としての半導体チップ部品を実装基板（プリント配線基板またはマザー基板）に実装する際の断面図である。
【図１６】本発明の第２の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図１７】同、作製工程を順次示す断面図である。
【図１８】本発明の第３の実施の形態によるチップ状電子部品の作製工程の一段階における一部分の拡大平面図（ａ）及び断面図（ｂ）である。
【図１９】従来例によるチップ状電子部品の作製工程を順次示す断面図である。
【図２０】同、作製工程を順次示す断面図である。
【図２１】同、作製工程を順次示す断面図である。
【図２２】同、作製工程を順次示す断面図である。
【図２３】同、作製工程を順次示す断面図である。
【図２４】同、チップ状電子部品としてのインターポーザに半導体チップ部品を実装した際の断面図である。
【図２５】同、チップ状電子部品としての半導体チップ部品を積層（スタック）実装した際の断面図である。
【図２６】同、チップ状電子部品としての半導体チップ部品を実装基板（プリント配線基板又はマザー基板）に実装する際の断面図である。。
【符号の説明】
１…半導体ウェーハ、２、１６、４８…絶縁層、２Ａ…絶縁材料、
４…ランド、４Ａ…電極材料、６、１１…層間絶縁膜、
６Ａ、１１Ａ…層間絶縁材料、７、１５、１８、２７、３１…ビアホール、
９…配線、９Ａ…配線材料、１３…表面配線部、１４…溝部、１９…配線、
１９ａ…ランド、１９Ａ…配線材料、２１、２８…配線保護層、
２１Ａ、２８Ａ…配線保護材料、２２…金属薄膜、２２Ａ…金属材料、
２３、２９…貫通孔、２４…接着剤層、２４Ａ…接着材料、
２５…無電解めっき層又は金属層、２６…電解めっき層、３０…チップ基板、
３２、３３、４２…はんだバンプ、３５…ブレード、３７…インターポーザ、
３８…スクライブライン、３９…レジスト、
４０、４１、９０、９１…半導体チップ部品、４４…電極（配線パターン）、
４５…実装基板、４６…ソルダー（はんだ）ペースト、
４７…ソルダー（はんだ）レジスト、４８Ａ…絶縁材料、９２…凹部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a chip-shaped electronic component suitable for manufacturing a semiconductor device, a pseudo wafer suitable for manufacturing the chip-shaped electronic component, a method for manufacturing the same, and a mounting structure of the electronic component.
[0002]
[Prior art]
In recent years, with the miniaturization of semiconductor component sets composed of modules, there has been a demand for a stack (laminated) structure of these semiconductor packages for the purpose of improving the mounting efficiency of semiconductor chips and interposers, which are chip-shaped components. is increasing.
[0003]
However, when a semiconductor chip is packaged, its planar size becomes larger than the chip area, so that the effect of the stack structure cannot be fully exploited.
[0004]
In order to solve this problem, research on a method of forming external holes for electrical connection with an external circuit on the back surface of the semiconductor wafer by providing through holes in the semiconductor wafer made of silicon. Development is proceeding toward commercialization.
[0005]
An example of such a method will be described for an interposer. First, as shown in FIG. 19A, a semiconductor wafer 51 as a base made of silicon is manufactured.
[0006]
Next, as shown in FIG. 19B, an insulating material 52A is formed on the semiconductor wafer 51 by a spin coating method, a printing method, or the like.
[0007]
Next, as shown in FIG. 19C, the insulating material 52A is processed into a predetermined pattern by etching or the like to form an insulating layer 52 having an opening 53.
[0008]
Next, as shown in FIG. 19D, an electrode material 54A is formed on the semiconductor wafer 51 and the insulating layer 52 by sputtering or the like so as to cover them.
[0009]
Next, as shown in FIG. 19 (5), the land 54 is formed by processing the electrode material 54A into a predetermined pattern by etching or the like.
[0010]
Next, as shown in FIG. 20 (6), an interlayer insulating material 56A is formed on the semiconductor wafer 51, the lands 54, and the insulating layer 52 so as to cover them by a spin coating method, a printing method, or the like.
[0011]
Next, as shown in FIG. 20 (7), the interlayer insulating material 56A is processed into a predetermined pattern by etching or the like, and an opening 58 communicating with the opening 53 is provided in the scribe line region. An interlayer insulating film 56 having a via hole 57 is formed on 54.
[0012]
Next, as shown in FIG. 20 (8), a wiring material 59A is formed on the semiconductor wafer 51, the lands 54, the interlayer insulating film 56, and the insulating layer 52 so as to cover them by sputtering or the like.
[0013]
Next, as shown in FIG. 20 (9), the wiring material 59A is processed into a predetermined pattern by etching or the like to form the wiring 59 continuously provided in the via hole 57 and over the interlayer insulating film 56. I do.
[0014]
Next, as shown in FIG. 21 (10), a wiring protective material 61A is applied on the semiconductor wafer 51, the interlayer insulating film 56, the wiring 59, and the insulating layer 52 by a spin coating method, a printing method, or the like so as to cover them. Form.
[0015]
Next, as shown in FIG. 21 (11), the wiring protection material 61A is processed into a predetermined pattern by etching or the like to form a wiring protection layer 61 having an opening 62 and a via hole 74 on the wiring 59. I do.
[0016]
In this manner, a laminated body including the insulating layer 52, the land 54, the interlayer insulating film 56, the wiring 59, and the wiring protection layer 61 is referred to as a surface wiring portion 63 for each division unit such as a semiconductor chip 79 described later.
[0017]
Next, as shown in FIG. 21 (12), a part of the semiconductor wafer 51 is removed by RIE (Reactive Ion Etching) or the like from the back surface of the semiconductor wafer 51 opposite to the front surface wiring portion 63, and the semiconductor wafer 51 is removed. Then, a through hole 64 reaching each land 54 is formed.
[0018]
Next, as shown in FIG. 21 (13), in order to electrically insulate a semiconductor layer 51 and a conductive layer 66, which will be described later, from the inner wall surface of the through hole 64 to the back surface of the semiconductor wafer 51 continuously. 65A is applied to a predetermined thickness.
[0019]
As a material of the insulating material 65A, for example, an organic insulating resin, for example, an epoxy-based or acrylic-based protective substance can be used. Here, an insulating material 65 </ b> A is applied to the bottom of the through hole 64 so as to expose the land 54.
[0020]
Next, as shown in FIG. 22 (14), the insulating material 65A is etched to leave the insulating film 65 in the through hole 64 and the peripheral portion of the through hole 64 on the back surface of the semiconductor wafer 51. The conductive layer 66 is formed by filling the conductive material into the inside 64 by, for example, ordinary through-hole plating using a combination of an electroless plating method and an electrolytic plating method. At this time, the conductive material comes into contact with the land 54 and fills up to the surface of the insulating film 65 on the back surface of the semiconductor wafer.
[0021]
Next, as shown in FIG. 22 (15), after a solder paste is printed on the conductive layer 66 on the back surface of the semiconductor wafer, the solder paste is melted by a wet back method to form a solder bump 69.
[0022]
Next, as shown in FIG. 23 (16), the semiconductor wafer 51 provided with the conductive layer 66, the solder bumps 69, the surface wiring portions 63, and the like is diced 71 along a scribe line 73 with a blade 70 (or laser). The individual pieces are divided into interposers 72 shown in an enlarged manner in FIG. However, the size of the interposer 72 is reduced in the horizontal direction.
[0023]
Next, as shown in FIG. 23 (18), the solder paste is transferred onto the front surface wiring portion 63 of the substrate 51 of the interposer 72 into the via hole 74 on the wiring 59 by a printing method. The paste is melted to form solder bumps 78.
[0024]
As shown in FIG. 24, the interposer 72 thus manufactured has a constant area in the plane direction for the purpose of mounting a plurality of semiconductor chip components 85 and 86, and has a wiring 59 as an external terminal. A via hole 74 is provided above, and a plurality of semiconductor chip components 85 and 86 of different types and sizes are connected to each other via solder bumps 78 provided in the via hole 74 and mounted on the MCM (Multi Chip Module). Can be. In these semiconductor chip components, for example, a terminal electrode 84 can be bump-connected to the interposer 72 via a via hole 83 formed in the insulating film 82 on the semiconductor substrate 81 as a bare chip.
[0025]
On the other hand, instead of an interposer, a semiconductor integrated circuit chip component in which an element region (not shown) is formed in each chip can be manufactured by the above-described steps. In this case, as shown in FIG. 25, for example, semiconductor integrated circuit chip components 95 and 96 can be MCM-mounted in a vertical stack via solder bumps 78 '.
[0026]
Alternatively, as shown in FIG. 26, a semiconductor integrated circuit device is provided on a mounting substrate 92 provided with an electrode 91 on a substrate 90 surrounded by a solder (solder) resist 94 and having a solder (solder) paste 93 applied thereon. The circuit chip component 95 can be mounted.
[0027]
[Problems to be solved by the invention]
As described above, by forming the through holes 64 for wiring in the semiconductor wafer 51 made of silicon, the front wiring portion 63 of the semiconductor wafer 51 and the solder bump 69 for external connection on the back surface thereof can be connected. However, this method has the following problems.
[0028]
First, in order to form the through holes 64 in the semiconductor wafer 51 in the step shown in FIG. 21 (12), an etching method such as RIE is applied. However, in this processing step, an expensive semiconductor manufacturing apparatus is used. Cost is high. Further, since the through holes 64 are formed in the semiconductor wafer 51 made of a relatively fragile material, the processing time is lengthened to prevent the semiconductor wafer 51 from being damaged, and the manufacturing cost is further increased.
[0029]
Further, since the silicon itself constituting the semiconductor wafer 51 is conductive, when the conductive layer 57 is provided in the through hole 64 in the step of FIG. 22 (14), as shown in FIG. It is necessary to selectively form an insulating film 65 in advance on the inner wall portion of the through-hole 64 and the place where the solder bumps are to be formed (see FIG. 22 (15)), and to perform an insulation separation process. Workability deteriorates.
[0030]
If the solder bump 69 protrudes from the insulating film 65 when forming the solder bump 69 for external connection, a short circuit occurs between the solder bump 69 and the semiconductor wafer 51 or between the solder bumps 69.
[0031]
Further, since the silicon constituting the semiconductor wafer 51 is a material that is brittle and easily chipped even by a slight impact, it is difficult to handle the semiconductor wafer 51 or a structure in which the silicon is exposed.
[0032]
These problems occur in the example of the multi-chip package using the silicon interposer 72 (see FIG. 24) developed for wide band connection between the semiconductor chip components, or in the mounting of the silicon semiconductor chip components (FIG. 25). , See FIG. 26).
[0033]
Therefore, an object of the present invention is to solve the above-mentioned problems, to provide a chip-shaped electronic component such as an interposer or a semiconductor integrated circuit chip component that can be easily and reliably manufactured at low cost, and a pseudo wafer used for the manufacture thereof. It is an object of the present invention to provide a method for manufacturing these components and a mounting structure for electronic components.
[0034]
[Means for Solving the Problems]
That is, the present invention
Partitioning the substrate into a plurality of chip areas;
A step of forming a concave portion by partially removing the base from one surface side between the adjacent chip regions;
A step of forming an insulating material layer by filling the concave portion with an insulating material,
Forming a wiring from over the chip region to over the insulating material layer,
Partially removing the substrate from the other surface side opposite to the one surface to expose the insulating material layer;
And a method of manufacturing a chip-shaped electronic component and a pseudo wafer.
[0035]
In the present invention, wiring and external terminals are formed on one surface side and the other surface side opposite to the one surface, respectively, and at least the one surface and the side surface are covered with an insulating material layer, and It is an object of the present invention to provide a chip-shaped electronic component in which a conductive layer for electrically connecting each wiring on one surface side and the other surface side is formed on or in the insulating material layer.
[0036]
According to the present invention, a plurality of chips are integrated by an insulating material layer, and a wiring and an external terminal are formed on one surface side and the other surface side opposite thereto, respectively, and the wiring and the one terminal are formed. Another object of the present invention is to provide a pseudo wafer in which a conductive layer for electrically connecting the wirings on the surface side and the other surface side is formed in the insulating material layer.
[0037]
The present invention also provides a mounting structure of a chip-shaped electronic component, wherein a plurality of the chip-shaped electronic components are stacked as an integrated circuit chip via the external terminals on the one surface side and the other surface side. To provide.
[0038]
The present invention further provides a mounting structure of a chip-shaped electronic component, wherein one of the plurality of chip-shaped electronic components is used as an interposer, and the other is mounted on the interposer as an integrated circuit chip.
[0039]
According to the present invention, between the adjacent chip regions, the base is partially removed from one surface side to form a recess, and the recess is filled with an insulating material to form the insulating material layer. Since the base is partially removed from the other surface side to expose the insulating material layer, the recess is formed by a normal dicing process or the like without processing the base by RIE or the like. A connection hole for connecting the wiring formed on the insulating material layer to the external terminal on the other surface side can be formed not by the base but by the usual laser processing or drilling in the insulating material layer. Can be formed.
[0040]
Therefore, the substrate and the insulating material layer can be processed easily, quickly and at low cost without damaging the substrate, and the insulating material layer is exposed to separate the chip regions from each other. Since the substrate may be partially removed from the other surface side by grinding or the like until then, the insulation separation between chip regions can be easily performed with good workability.
[0041]
Further, since the insulating material layer can be formed in a relatively large area between the chip regions, even if a solder bump for external connection is formed on an external terminal connected to the conductive layer formed in the connection hole, the base material can be formed. And solder bumps can be sufficiently avoided.
[0042]
Further, when cutting out the chip-shaped electronic component from the pseudo wafer, the portion made of the insulating material layer between the chip regions can be cut without cutting the base. This can suppress the adverse effect (damage such as distortion, burrs, cracks, etc.) on the chip, and the cutting step can be performed relatively easily in a short time and at low cost by a general-purpose cutting means. In addition, since the chip-shaped electronic component is covered on at least the one side and the side surface with the insulating material layer, the chip is protected even in mounting handling of the chip-shaped electronic component after singulation. Mounting reliability is obtained.
[0043]
Further, in the chip-shaped electronic component and the pseudo wafer, the conductive layer for electrically connecting the wiring and the external terminal is formed on or in the insulating material layer. And the chip do not make electrical contact with each other, and electrical insulation between them can be maintained.
[0044]
Further, a plurality of the chip-shaped electronic components may be stacked as the integrated circuit chip itself via the external terminals on the one surface side and the other surface side, or a plurality of the chip-shaped electronic components may be integrated. Since one of them is used as an interposer and the other is mounted on the interposer as an integrated circuit chip, a plurality of electronic components can be stacked using both surfaces, and the mounting area can be reduced.
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, a step of forming at least an insulating film on the other surface after exposing the insulating material layer to electrically insulate and separate the base and the external terminal on the other surface side. Forming a connection hole by removing a part of the insulating film and the insulating material layer from the other surface side until the wiring is exposed, and applying a conductive material in the connection hole to form a conductive layer. Forming a layer, forming external terminals connected to the wiring via the conductive layer on the other surface side, and further cutting the base at the position of the connection hole to form a plurality of chips. And a step of singulation into individual electronic components.
[0045]
Further, it is preferable that the concave portion and the conductive layer are formed in a scribe line region between the chips.
[0046]
In addition, it is desirable to obtain the chip-shaped electronic component in which the wiring on the one surface side and the external terminals on the other surface side are electrically connected via the conductive layer.
[0047]
After exposing the insulating material layer, a metal layer is bonded to the other surface with an insulating adhesive, and a part of the insulating adhesive is removed together with a part of the metal layer to form the connection hole. It is desirable to form
[0048]
Preferably, the conductive layer is formed in the connection hole by an electrolytic plating method.
[0049]
Preferably, the recess and the connection hole are formed by machining or light irradiation.
[0050]
It is preferable that external terminals connected to the wiring be formed on the one surface side.
[0051]
In addition, it is preferable that a concave portion or a through hole penetrating in the thickness direction of the base is formed in the insulating material layer, and the conductive layer is formed on at least a wall surface thereof.
[0052]
Next, a preferred embodiment of the present invention will be specifically described with reference to the drawings.
[0053]
First embodiment
[0054]
In the present embodiment, first, as shown in FIG. 1A, a semiconductor wafer 1 made of silicon is manufactured.
[0055]
Next, as shown in FIG. 1B, an insulating material 2A is formed on the semiconductor wafer 1 by a spin coating method, a printing method, or the like.
[0056]
Next, as shown in FIG. 1C, the insulating material 2A is processed into a predetermined pattern by etching or the like to form an insulating layer 2 having an opening 3.
[0057]
Next, as shown in FIG. 1D, an electrode material 4A is formed on the semiconductor wafer 1 and the insulating layer 2 by sputtering or the like so as to cover them.
[0058]
Next, as shown in FIG. 1 (5), the land 4 is formed by processing the electrode material 4A into a predetermined pattern by etching or the like.
[0059]
Next, as shown in FIG. 2 (6), an interlayer insulating material 6A is formed on the semiconductor wafer 1, the lands 4, and the insulating layer 2 by a method such as spin coating so as to cover them. A predetermined via hole 7 is formed on the substrate 4 by etching or the like.
[0060]
Next, as shown in FIG. 2 (7), the interlayer insulating material 6A between the adjacent insulating layers 2 (that is, between the chip regions), and further, the semiconductor wafer 1 is partially removed to form a concave portion having a predetermined shape. A groove 14 is formed. The formation of the groove 14 is performed by a dicing method or the like in the scribe line region of the semiconductor wafer 1.
[0061]
Here, it is desirable that the width of the groove 14 is as wide as possible, and that the processing depth is equal to or greater than the chip thickness after the back surface grinding described later, so that the mechanical strength of the semiconductor wafer 1 can be maintained. It is necessary to.
[0062]
Next, as shown in FIG. 2 (8), an insulating material is filled in the groove 14 to the surface height of the interlayer insulating film 6 and cured to form an insulating layer 16.
[0063]
The material of the insulating layer 16 is not only electrically insulative, but also has good adhesion to the semiconductor wafer 1 for bonding between the chips after the back surface grinding described later, and also has the property of forming the through holes described later. In this case, it is necessary that the material has good workability.
[0064]
The insulating layer 16 is filled with the insulating material made of, for example, an epoxy-based organic insulating resin into the recess 14 by a dispense method, a printing method, a potting method, a molding method, or the like.
[0065]
Next, as shown in FIG. 2 (9), a wiring material 9A is formed on the insulating layer 16, the interlayer insulating film 6, and the via hole 7 by sputtering or the like so as to cover them.
[0066]
Next, as shown in FIG. 3 (10), the wiring material 9A is processed into a predetermined pattern by etching or photolithography technology (semi-additive method or the like), and the wiring electrically connected to the land 4 is formed in the via hole 7. 9 is formed.
[0067]
Next, as shown in FIG. 3 (11), an interlayer insulating material 11A is applied to a predetermined thickness on the interlayer insulating film 6, the insulating layer 16 and the lands 9.
[0068]
Next, as shown in FIG. 3 (12), a part of the interlayer insulating material 11A on the wiring 9 and the insulating layer 16 is removed into a predetermined shape by etching or the like, and the surface of the wiring 9 and the surface of the insulating layer 16 are removed. By exposing a part thereof, an opening 12 is formed on the insulating layer 16, and an interlayer insulating film 11 having a via hole 15 on the wiring 9 is formed.
[0069]
Here, the opening 12 is formed in a region narrower than the insulating layer 16 for the reason described later, and the upper part of the insulating layer 16 is covered with the interlayer insulating film 11 outside the opening. Then, a laminated body including the insulating layer 2, the land 4, the interlayer insulating film 6, the wiring 9, and the interlayer insulating film 11 is referred to as a surface wiring portion 13.
[0070]
Next, as shown in FIG. 4 (13), the exposed portions of the insulating layer 16, the interlayer insulating film 11, and the via hole 15 are connected to the wiring on the back surface side of the semiconductor wafer 1 described later by a vacuum deposition method or a sputtering method. Wiring material 19A is deposited.
[0071]
Next, as shown in FIG. 4 (14), a part of the wiring material 19A on the interlayer insulating film 11 is removed by etching or the like, so that the wiring 19 is formed. A portion 19a of the wiring 19 on the insulating layer 16 is formed as a land larger than a through hole described later.
[0072]
Next, as shown in FIG. 4 (15), the interlayer insulating film 11 and the wiring 19 are covered with a wiring protection material 21A.
[0073]
Next, as shown in FIG. 5 (16), a part of the wiring protection layer 21 on the wiring 19 is removed into a predetermined pattern by etching or the like, and is connected to a semiconductor package or the like mounted on the wiring 19 and stacked. Via holes 18 for external connection are formed.
[0074]
Here, as shown in an enlarged manner at a portion A including the land 19a of the wiring 19 on the insulating layer 16, patterning is performed so that the size of the land 19a is equal to or larger than the size of a through hole 23 described later.
[0075]
Next, as shown in FIG. 6 (17), the back surface of the semiconductor wafer 1 (the surface opposite to the front surface wiring portion 13) is, for example, grindered until the bottom portion of the insulating layer 16 filled in the groove portion 14 is exposed. Alternatively, it is ground and removed by chemical mechanical polishing or the like. As a result, a later-described connection hole 23 for electrically connecting the back surface side of the semiconductor wafer 1 and the front surface wiring portion 13 can be formed, and the interposer 37 and the like described later can be reduced in thickness. . Further, depending on the grinding removal amount, the semiconductor wafer 1 can be made thinner, and the resulting chip component can be made thinner.
[0076]
Next, as shown in FIG. 6 (18), a predetermined thickness of a wiring material is formed on the back surface of the semiconductor wafer 1 including the exposed surface of the insulating layer 16 via an electrically insulating adhesive material 24A. A metal material 22A is applied. As the metal material 22A, for example, RCC (copper foil with resin) is generally used, for example.
[0077]
Instead of applying the metal material 22A, for example, a metal layer formed by a metallizing method, a plating method, a sputtering method, an evaporation method, or the like may be used.
[0078]
Next, as shown in FIG. 6 (19), the metal material 22A, the adhesive material 24A, and a part of the insulating layer 16 are respectively removed to a depth that stops at the lower surface of the land 19a on the groove 14 already formed. The insulating layer 16, the metal material 22A, and the adhesive material 24A form a through hole 23 as a connection hole serving as an inner wall surface. Here, as a method of forming the through holes 23, for example, laser processing, drill processing, and the like are available.
[0079]
Next, as shown in FIG. 7 (20), a part of the metal material 22A on the adhesive layer 24 is removed into a predetermined shape by etching or the like to form a metal thin film 22 having a predetermined pattern.
[0080]
Next, as shown in FIG. 7 (21), after a resist 39 is formed on a portion of the adhesive layer 24 where the metal thin film 22 is not adhered, the upper surface of the metal thin film 22, the inner wall surface of the through hole 23, and An electroless plating layer 25 is formed continuously on the bottom surface by an electroless plating method.
[0081]
Further, as shown in FIG. 7 (22), a conductive layer connected to the pad 19a and an electrolytic plating layer 26 serving as an external terminal are formed on the electroless plating layer 25 by an electrolytic plating method or the like.
[0082]
Next, as shown in FIG. 8 (23), the resist 39 is removed from the adhesive layer 24.
[0083]
Next, as shown in FIG. 8 (24), a wiring protection material 28A having a predetermined thickness is applied so as to cover the adhesive layer 24 and the electrolytic plating layer 26.
[0084]
Next, as shown in FIG. 8 (25), the wiring protection material 28A on the electrolytic plating layer 26 is removed by etching or the like to form a wiring protection layer 28 having a via hole 27.
[0085]
Next, as shown in FIG. 9 (26), after transferring the solder paste into the via hole 27 on the electrolytic plating layer 26 by a printing method, the solder paste is melted by a wet back method to form the solder bump 33 by electrolytic plating. Formed on layer 26.
[0086]
FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG. 9 (26) crossing the center of the semiconductor wafer 1 in this structure, and the electrolytic plating layer 26 having the solder bumps 33 on the back surface is formed in each chip region. It can be seen that the conductor layer is formed in each of the through holes 23 formed around.
[0087]
That is, a plurality of chip regions 30 are arranged at predetermined intervals, and a plurality of through holes 23 having the electroless plating layer 25 and the electrolytic plating layer 26 as inner walls are formed between adjacent chip regions 30. A wiring composed of the electroless plating layer 25 and the electrolytic plating layer 26 is formed on the bottom surface of each chip region 30 from the through hole 23, and the solder bumps 33 are arranged on the terminals of the wiring.
[0088]
Next, as shown in FIG. 11 (27), dicing 36 is performed along the scribe line 38 by a blade 35 (or laser) between the chip regions 30 to singulate each chip-shaped electronic component. FIG. 11 (28) shows an enlarged view of the individualized interposer 37, for example. In the cut surface of the side surface, the inner wall surface of the through hole 23 has a concave portion 92 having a semicircular cross section. Here, an electrolytic plating layer 26 is applied.
[0089]
Next, as shown in FIG. 12 (29), after transferring the solder paste into the via hole 18 on the wiring layer 19 by a printing method or the like, the solder paste is melted by a wet back method to form a solder bump for external connection. 42 is formed.
[0090]
FIG. 12 (30) shows a part of the cross section taken along the line BB ′ of FIG. 12 (29) at the center of the chip substrate 30 in this structure, and the above-described electrolytic plating layer 26 and electroless plating layer It can be seen that 25 is attached.
[0091]
That is, the electroless plating layer 25 and the electrolytic plating layer 26 are laminated on the side surface in the insulating layer 16 in a state where the electroless plating layer 25 and the electrolytic plating layer 26 are laminated in a semicircular cross section at a predetermined interval. The side surface is exposed to form a concave portion 92. Since the electrolytic plating layer 26 has the concave portion 92, external wear and the like can be reduced.
[0092]
FIG. 13 shows an actual use state of the interposer 37. The interposer 37 having the above-described structure has a plurality of via holes 18 corresponding to the arrangement of the wirings 19 on the front surface side, and a plurality of different sizes or types through the solder bumps 42 provided in the plurality of via holes 18. The semiconductor chip components 90 and 91 can be connected and mounted by MCM. In these chip components, UBM (Under Bump Metal) may be applied to the pad 93 exposed in the via hole of the insulating film 92. The back surface of the interposer 37 is fixed to a printed wiring board (mother board) via the solder bumps 33.
[0093]
Further, as shown in FIG. 14, in the present embodiment, when the semiconductor integrated circuit chip components 40 and 41 in which each semiconductor region is formed on the chip substrate 30 are manufactured, the solder provided on the upper surface of the semiconductor chip component 41 is used. By connecting the semiconductor integrated circuit chip components 40 via the bumps 42, it is possible to perform a chip-size stacked mounting.
[0094]
Further, as shown in FIG. 15, a mounting board 45 surrounded by a solder (solder) resist 47 on a board 43 and provided with an electrode (wiring pattern or land) 44 to which a solder (solder) paste 46 is applied is provided. The individualized semiconductor chip components 40 can be mounted alone.
[0095]
According to the present embodiment, in the steps of FIGS. 2 (7) and (19), the grooves (recesses) 14 can be formed by ordinary dicing or the like without processing the semiconductor wafer 1 by RIE or the like. In addition, a through hole (connection hole) 23 for connecting the wiring 9 formed on the insulating layer 16 filled in the groove portion 14 to the external terminal on the back side is formed not in the semiconductor wafer 1 but in the insulating layer 16. It can be formed by processing or drilling.
[0096]
Accordingly, processing of the semiconductor wafer 1 and the insulating layer 16 can be performed easily, quickly, and at low cost without damaging the semiconductor wafer 1, and the insulating layer 16 is exposed to insulate and separate the chip regions. The semiconductor wafer 1 may be partially removed from the rear surface side by grinding or the like until the process is completed, so that the insulation separation between chip regions can be easily performed with good workability.
[0097]
Since the insulating layer 16 can be formed in a relatively large area between the chip regions, even if the solder bump 33 for external connection is formed on the external terminal connected to the conductive layer formed in the through hole 23, the silicon substrate And solder bumps can be sufficiently avoided.
[0098]
Further, when the interposer 37 (or the semiconductor chip components 40 and 41) is formed by the cutting step of FIG. 11 (27), the through holes (connections) in the insulating layer 16 can be formed without cutting the chip portion of the semiconductor wafer 1. Since cutting is performed at the position of the hole (hole) 23, that is, at the scribe line 38, adverse effects on the silicon chip (substrate 30) (damage such as distortion, burrs, and cracks) are suppressed. Further, as compared with the conventional case of cutting the semiconductor wafer 1, the cutting step can be performed relatively easily and in a short time by a general-purpose cutting means, and the manufacturing cost can be suppressed.
[0099]
Further, as shown in FIGS. 12 to 15, since the interposer 37 (or the semiconductor chip components 40 and 41) is entirely covered with the wiring protective layers 21 and 28 and the insulating layer 16, In the mounting handling of the interposer 37 and the like, the chip 30 is protected, so that good mounting reliability can be obtained, and a semiconductor package which can prevent chipping and can be easily handled can be obtained.
[0100]
Further, in the interposer 37 or the semiconductor chip component, the electroless plating layer 25 and the electrolytic plating layer 26 (and furthermore, the metallization) for electrically connecting the wiring 19 in the front wiring portion 13 and the solder bump 33 on the rear surface side. Since the conductive layer composed of the thin film 12) is formed on the side surface of the insulating layer 16 and further guided on the insulating adhesive 24, the conductive layer and the chip 30 do not come into electrical contact with each other. Can be electrically insulated well. The presence of the metal thin film 12 on the base can reduce the electric resistance of the terminal.
[0101]
Further, as shown in FIGS. 13 and 14, the solder bumps 42 and 33 are formed on the lands (wirings 19 and 26) on both the front and back surfaces of the interposer 37, respectively. 90 and 91 can be mounted, and the plurality of semiconductor chip components 40 and 41 themselves can be vertically stacked, so that the mounting area can be reduced.
[0102]
In the step of FIG. 6 (9), the land 19a can be formed relatively large in the area of the scribe line 38, so that the position of the through hole 23 with respect to the land 19a can be easily determined. 23 (accordingly, the above-described conductive layer) can be formed with a margin, and the connection of the conductive layer to the land 19a can be ensured.
[0103]
In the formation of the solder bumps 33 and 42, a certain interval must be provided to prevent short-circuiting due to contact between adjacent solder bumps on the interposer 37, and a certain space is required. With the arrangement of 19 and the like, the degree of freedom of the formation position of the solder bump is increased, and even in the interposer 37 of the type in which the pitch between the adjacent lands is narrow, there is no contact between the solder bumps and it is possible to realize a multi-pin configuration.
[0104]
According to the conventional method shown in FIGS. 19 to 23, a through hole 64 is formed from the back surface of the semiconductor wafer 51 at a limited position in each chip region (see FIG. 21 (12)). Since it is necessary to form the lands 54 in accordance with the positions, it is necessary to provide a wiring pattern, a chip-shaped electronic component, and a semiconductor chip component specifically designed for this purpose. On the other hand, according to the present embodiment, the wiring 19 can be drawn to an arbitrary position on the back surface through the side surface of the substrate 30 or the through hole 23 in the scribe line region, so that the land 4 and the solder bump 33 Can be arbitrarily adjusted, and a special design is not required. Therefore, even if a semiconductor chip component having a normal terminal pattern is used as an upper semiconductor chip component, it can always be laminated on the interposer 37 or the lower semiconductor chip component 41.
[0105]
In addition, since each process before the above-mentioned individualization process can be performed in a wafer (level) state, mass productivity and reliability can be improved by batch processing.
[0106]
Second embodiment
In the present embodiment, as shown in FIG. 16A, an adhesive is applied to the ground surface (back surface) of the semiconductor chip 30 after the same manufacturing process as in FIGS. It is the same as the first embodiment except that only the insulating layer 48 is formed instead of the layer 24 and the metal thin film 22.
[0107]
That is, as shown in FIG. 16A, the insulating material 48A is formed on the back surface of the ground semiconductor wafer 1 to a predetermined thickness.
[0108]
Next, as shown in FIG. 16 (2), the insulating material 48A and a part of the insulating layer 16 are removed to a depth that stops at the lower surface of the land 19a on the groove 14 already formed, so that the insulating layer 16 and the insulating layer 16 are removed. The material 48A forms a through hole 29 forming an inner wall surface.
[0109]
Next, as shown in FIG. 16C, the metal layer 25 is applied from the upper surface of the insulating layer 48 to the inner wall surface and the bottom surface of the through hole 29 by a sputtering method.
[0110]
Next, as shown in FIG. 17D, a wiring material is applied on the metal layer 25 by electrolytic plating or the like using a resist (not shown) as a mask and electrolytic plating is performed. After the layer 26 is formed, and after the resist is removed, the metal layer 25 other than the electrolytic plating layer 26 is removed by etching.
[0111]
Next, as shown in FIG. 17 (5), a wiring protection material having a predetermined thickness is formed on the insulating layer 48, the metal layer 25, and the electrolytic plating layer 26 so as to cover them. The wiring protection material 28A on 26 is removed by etching or the like to form a wiring protection layer 28 having a via hole 31. Then, after transferring the solder paste into the via holes 31 on the electrolytic plating layer 26 by a printing method, the solder paste is melted by a wet back method to form solder bumps 33 on the electrolytic plating layer 26.
[0112]
In the present embodiment, the step of forming the metal thin film 22 and the adhesive layer 24 used in the first embodiment is omitted, and only the insulating layer 48 is formed. Therefore, the number of manufacturing steps can be reduced.
[0113]
In addition, in the present embodiment, the same operations and effects as those described in the first embodiment can be obtained.
[0114]
Third embodiment
In this embodiment, as a step corresponding to FIG. 5 (16) of the first embodiment, lands 19a are provided in two rows between each chip region as shown in FIG. Two rows of through holes 23 are formed in the insulating layer 16 at the lands.
[0115]
That is, the through holes 23 reaching the lands 19a are formed in the insulating layer 16 with the scribe lines 38 interposed therebetween.
[0116]
Thereafter, through the same steps as in FIGS. 6 (17) to 11 (27), individual chip components are obtained. This state corresponding to FIG. 12 (30) is shown in FIG. 18 (b), and the through-hole 23 whose inner wall is formed by the electroless plating layer 25 and the electrolytic plating layer 26 is disposed inside the insulating layer 16. It is in a state.
[0117]
In the present embodiment, since the scribe line 38 is in the insulating layer 16, there is no need to cut the semiconductor wafer 1, and damage to the semiconductor wafer 1 due to the cutting can be prevented. Also, in the handling after cutting along the scribe line 38, the handling can be easily performed because the chip substrate 30 is not directly touched.
[0118]
Further, since the conductive layer (plating layer 26) connecting the front side and the back side is present inside the insulating layer 16, the conductive layer is protected from the outside in the obtained chip component, and wear and deterioration are caused. Less likely to occur.
[0119]
In addition, in the present embodiment, the same operations and effects as those described in the first embodiment can be obtained.
[0120]
The embodiment described above can be further modified based on the technical idea of the present invention.
[0121]
For example, the method of partially removing the groove 14, the insulating layer 16, the wiring, the conductive layer, the land, and the like from the back surface of the semiconductor wafer 1 and the method of forming the groove 16 and the through-hole 23 are variously changed. You may.
[0122]
Further, the object to which the present invention is applied is not limited to a semiconductor chip, and may be various other chip-shaped electronic components that involve cutting into individual chips.
[0123]
Operation and Effect of the Invention
As described above, according to the present invention, between the adjacent chip regions, the base is partially removed from one surface side to form a concave portion, and the concave portion is filled with an insulating material to form the insulating material layer. Is formed, and the base is partially removed from the other surface side to expose the insulating material layer. Therefore, the recess is formed by ordinary dicing or the like without processing the base by RIE or the like. Can be formed, and a connection hole for connecting a wiring formed on the insulating material layer to an external terminal on the other surface side is formed not on the base but on the insulating material layer by ordinary laser processing or drilling. It can be formed by processing or the like.
[0124]
Therefore, the substrate and the insulating material layer can be processed easily, quickly, and at low cost without damaging the substrate, and the insulating material is exposed to insulate and separate the chip regions. Since the substrate may be partially removed from the other surface side by grinding or the like, the insulation separation between chip regions can be easily performed with good workability.
[0125]
Further, since the insulating material layer can be formed in a relatively large area between the chip regions, even if a solder bump for external connection is formed on an external terminal connected to the conductive layer formed in the connection hole, the base material can be formed. And solder bumps can be sufficiently avoided.
[0126]
Further, when cutting out the chip-shaped electronic component from the pseudo wafer, the portion made of the insulating material layer between the chip regions can be cut without cutting the base. This can suppress the adverse effect (damage such as distortion, burrs, cracks, etc.) on the chip, and the cutting step can be performed relatively easily in a short time and at low cost by a general-purpose cutting means. In addition, since the chip-shaped electronic component is covered on at least the one side and the side surface with the insulating material layer, the chip is protected even in mounting handling of the chip-shaped electronic component after singulation. Mounting reliability is obtained.
[0127]
Further, in the chip-shaped electronic component and the pseudo wafer, the conductive layer for electrically connecting the wiring and the external terminal is formed on or in the insulating material layer. And the chip do not make electrical contact with each other, and electrical insulation between them can be maintained.
[0128]
Further, a plurality of the chip-shaped electronic components may be stacked as the integrated circuit chip itself via the external terminals on the one surface side and the other surface side, or a plurality of the chip-shaped electronic components may be integrated. Since one of them is used as an interposer and the other is mounted on the interposer as an integrated circuit chip, a plurality of electronic components can be stacked using both surfaces, and the mounting area can be reduced.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views sequentially showing steps of manufacturing a chip-shaped electronic component according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 3 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 4 is a cross-sectional view sequentially showing the manufacturing steps.
5A and 5B are a cross-sectional view and a plan view illustrating a manufacturing process.
FIG. 6 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 7 is a cross-sectional view sequentially showing the manufacturing steps.
FIG. 8 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 9 is a cross-sectional view showing the manufacturing process.
FIG. 10 is a plan view taken along line A-A ′ of FIG. 9;
FIG. 11 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 12 is a cross-sectional view (29) showing the manufacturing process, and a cross-sectional view (30) of a part thereof along the line B-B '.
FIG. 13 is a cross-sectional view when the semiconductor chip component is mounted on an interposer as a chip-shaped electronic component.
FIG. 14 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is stacked (stacked).
FIG. 15 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is mounted on a mounting board (printed wiring board or mother board).
FIG. 16 is a sectional view sequentially showing the steps of manufacturing the chip-shaped electronic component according to the second embodiment of the present invention.
FIG. 17 is a cross-sectional view sequentially showing the manufacturing process.
FIGS. 18A and 18B are an enlarged plan view and a cross-sectional view of a part of a step in a process of manufacturing a chip-shaped electronic component according to a third embodiment of the present invention.
FIG. 19 is a cross-sectional view sequentially showing steps of manufacturing a chip-shaped electronic component according to a conventional example.
FIG. 20 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 21 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 22 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 23 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 24 is a cross-sectional view when the semiconductor chip component is mounted on the interposer as the chip-shaped electronic component.
FIG. 25 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is stacked (stacked).
FIG. 26 is a cross-sectional view when the semiconductor chip component as the chip-shaped electronic component is mounted on a mounting board (printed wiring board or mother board). .
[Explanation of symbols]
1 semiconductor wafer, 2, 16, 48 insulating layer, 2A insulating material,
4 land, 4A electrode material, 6, 11 interlayer insulating film,
6A, 11A: interlayer insulating material, 7, 15, 18, 27, 31: via hole,
Reference numeral 9: wiring, 9A: wiring material, 13: surface wiring portion, 14: groove portion, 19: wiring,
19a: land, 19A: wiring material, 21, 28: wiring protective layer,
21A, 28A: wiring protection material, 22: metal thin film, 22A: metal material,
23, 29: through-hole, 24: adhesive layer, 24A: adhesive material,
25: electroless plating layer or metal layer, 26: electrolytic plating layer, 30: chip substrate,
32, 33, 42: solder bump, 35: blade, 37: interposer,
38: scribe line, 39: resist,
40, 41, 90, 91 ... semiconductor chip parts, 44 ... electrodes (wiring patterns),
45: mounting board, 46: solder (solder) paste,
47 solder resist, 48A insulating material, 92 recess

Claims (26)

基体を複数のチップ領域に区画する工程と、
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、チップ状電子部品の製造方法。Partitioning the substrate into a plurality of chip areas;
A step of forming a concave portion by partially removing the base from one surface side between the adjacent chip regions;
A step of forming an insulating material layer by filling the concave portion with an insulating material,
Forming a wiring from over the chip region to over the insulating material layer,
Partially removing the substrate from the other surface side opposite to the one surface to expose the insulating material layer. 前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、
前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、
前記接続孔内に導電物質を被着して導電層を形成する工程と、
前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と、
前記接続孔の位置で前記基体を切断して複数のチップをチップ状電子部品に個片化する工程と
を更に有する、請求項１に記載のチップ状電子部品の製造方法。Forming at least an insulating film on the other surface after exposing the insulating material layer,
Removing a part of the insulating film and the insulating material layer from the other surface side until the wiring is exposed, and forming a connection hole;
Forming a conductive layer by applying a conductive substance in the connection hole,
Forming an external terminal connected to the wiring via the conductive layer on the other surface side;
2. The method of manufacturing a chip-like electronic component according to claim 1, further comprising: cutting the substrate at the position of the connection hole to singulate a plurality of chips into chip-like electronic components. 3. 前記凹部を前記チップ領域間のスクライブライン領域に形成する、請求項２に記載のチップ状電子部品の製造方法。The method according to claim 2, wherein the recess is formed in a scribe line area between the chip areas. 前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得る、請求項２に記載のチップ状電子部品の製造方法。The chip-shaped electronic component according to claim 2, wherein the chip-shaped electronic component in which the wiring on the one surface side and the external terminal on the other surface side are electrically connected via the conductive layer is obtained. Manufacturing method. 前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成する、請求項２に記載のチップ状電子部品の製造方法。After exposing the insulating material layer, a metal layer is bonded to the other surface with an insulating adhesive, and a part of the insulating adhesive is removed together with a part of the metal layer to form the connection hole. The method for manufacturing a chip-shaped electronic component according to claim 2. 前記接続孔内に電解めっき法によって前記導電層を形成する、請求項２に記載のチップ状電子部品の製造方法。The method for manufacturing a chip-shaped electronic component according to claim 2, wherein the conductive layer is formed in the connection hole by an electrolytic plating method. 前記凹部を機械加工又は光照射によって形成する、請求項１に記載のチップ状電子部品の製造方法。The method for manufacturing a chip-shaped electronic component according to claim 1, wherein the recess is formed by machining or light irradiation. 前記接続孔を機械加工又は光照射によって形成する、請求項２に記載のチップ状電子部品の製造方法。The method for manufacturing a chip-shaped electronic component according to claim 2, wherein the connection hole is formed by machining or light irradiation. 前記一方の面側に、前記配線に接続された外部端子を形成する、請求項１に記載のチップ状電子部品の製造方法。The method for manufacturing a chip-shaped electronic component according to claim 1, wherein an external terminal connected to the wiring is formed on the one surface side. 一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、少なくとも前記側面が絶縁物質層で被覆されており、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層上又は内に形成されている、チップ状電子部品。Wiring and external terminals are respectively formed on one surface side and the other surface side opposite thereto, at least the side surface is covered with an insulating material layer, and the one surface side and the other surface are provided. The chip-shaped electronic component, wherein a conductive layer for electrically connecting the wirings on the side is formed on or in the insulating material layer. 前記導電層がスクライブライン領域に存在する、請求項１０に記載のチップ状電子部品。The chip-shaped electronic component according to claim 10, wherein the conductive layer exists in a scribe line region. 前記絶縁物質層に前記基体の厚さ方向に貫通した凹状部又は貫通孔が形成され、これらの少なくとも壁面上に前記導電層が形成されている、請求項１０に記載のチップ状電子部品。The chip-shaped electronic component according to claim 10, wherein a concave portion or a through hole penetrating in the thickness direction of the base is formed in the insulating material layer, and the conductive layer is formed on at least a wall surface thereof. 基体を複数のチップ領域に区画する工程と、
隣接する前記チップ領域間において、前記基体を一方の面側から部分的に除去して凹部を形成する工程と、
前記凹部内に絶縁物質を充填して絶縁物質層を形成する工程と、
前記チップ領域上から前記絶縁物質層上にかけて配線を形成する工程と、
前記基体を前記一方の面とは反対の他方の面側から部分的に除去して、前記絶縁物質層を露出させる工程と
を有する、擬似ウェーハの製造方法。Partitioning the substrate into a plurality of chip areas;
A step of forming a concave portion by partially removing the base from one surface side between the adjacent chip regions;
A step of forming an insulating material layer by filling the concave portion with an insulating material,
Forming a wiring from over the chip region to over the insulating material layer,
Partially removing the substrate from the other surface side opposite to the one surface to expose the insulating material layer. 前記絶縁物質層を露出させた後に前記他方の面に少なくとも絶縁膜を形成する工程と、
前記配線が露出するまで前記絶縁膜及び前記絶縁物質層の一部を前記他方の面側から除去して、接続孔を形成する工程と、
前記接続孔内に導電物質を被着して導電層を形成する工程と、
前記配線に前記導電層を介して接続された外部端子を前記他方の面側に形成する工程と
を更に有する、請求項１３に記載の擬似ウェーハの製造方法。Forming at least an insulating film on the other surface after exposing the insulating material layer,
Removing a part of the insulating film and the insulating material layer from the other surface side until the wiring is exposed, and forming a connection hole;
Forming a conductive layer by applying a conductive substance in the connection hole,
14. The method of manufacturing a pseudo wafer according to claim 13, further comprising: forming an external terminal connected to the wiring via the conductive layer on the other surface side. 前記凹部を前記チップ領域間のスクライブライン領域に形成する、請求項１４に記載の擬似ウェーハの製造方法。The method of manufacturing a pseudo wafer according to claim 14, wherein the concave portion is formed in a scribe line region between the chip regions. 前記一方の面側の前記配線と前記他方の面側の前記外部端子とが前記導電層を介して電気的に接続された前記チップ状電子部品を得る、請求項１４に記載の擬似ウェーハの製造方法。The production of the pseudo wafer according to claim 14, wherein the chip-shaped electronic component in which the wiring on the one surface side and the external terminals on the other surface side are electrically connected via the conductive layer is obtained. Method. 前記絶縁物質層を露出させた後に、前記他方の面に絶縁性接着剤によって金属層を接着し、この金属層の一部と共に前記絶縁性接着剤の一部も除去して前記接続孔を形成する、請求項１４に記載の擬似ウェーハの製造方法。After exposing the insulating material layer, a metal layer is bonded to the other surface with an insulating adhesive, and a part of the insulating adhesive is removed together with a part of the metal layer to form the connection hole. The method of manufacturing a pseudo wafer according to claim 14, wherein 前記接続孔内に電解めっき法によって前記導電層を形成する、請求項１４に記載の擬似ウェーハの製造方法。The method for manufacturing a pseudo wafer according to claim 14, wherein the conductive layer is formed in the connection hole by an electrolytic plating method. 前記凹部を機械加工又は光照射によって形成する、請求項１３に記載の擬似ウェーハの製造方法。The method for manufacturing a pseudo wafer according to claim 13, wherein the recess is formed by machining or light irradiation. 前記接続孔を機械加工又は光照射によって形成する、請求項１４に記載の擬似ウェーハの製造方法。The method for manufacturing a pseudo wafer according to claim 14, wherein the connection hole is formed by machining or light irradiation. 前記一方の面側に、前記配線に接続された外部端子を形成する、請求項１３に記載の擬似ウェーハの製造方法。14. The method for manufacturing a pseudo wafer according to claim 13, wherein external terminals connected to the wiring are formed on the one surface side. 複数のチップが絶縁物質層によって一体化され、一方の面側及びこれとは反対側の他方の面側にそれぞれ配線及び外部端子が形成され、かつ、前記一方の面側及び前記他方の面側の各配線間を電気的に接続するための導電層が前記絶縁物質層内に形成されている、擬似ウェーハ。A plurality of chips are integrated by an insulating material layer, wiring and external terminals are formed on one surface side and the other surface side opposite thereto, respectively, and the one surface side and the other surface side A pseudo wafer, wherein a conductive layer for electrically connecting the respective wirings is formed in the insulating material layer. 前記導電層がスクライブライン領域に存在する、請求項２２に記載の擬似ウェーハ。23. The pseudo wafer according to claim 22, wherein the conductive layer exists in a scribe line region. 前記絶縁物質層に前記基体の厚さ方向に貫通した貫通孔が形成され、この貫通孔の少なくとも壁面上に前記導電層が形成されている、請求項２２に記載の擬似ウェーハ。23. The pseudo wafer according to claim 22, wherein a through hole penetrating through the insulating material layer in a thickness direction of the base is formed, and the conductive layer is formed on at least a wall surface of the through hole. 請求項１０〜１２のいずれか１項に記載したチップ状電子部品の複数個が、集積回路チップとして、前記一方の面側及び他方の面側の前記外部端子を介して積層されている、チップ状電子部品の実装構造。A chip in which a plurality of chip-shaped electronic components according to any one of claims 10 to 12 are stacked as an integrated circuit chip via the external terminals on the one surface side and the other surface side. Electronic component mounting structure. 請求項１０〜１２のいずれか１項に記載したチップ状電子部品の複数個の一方がインターポーザとして用いられ、その他方が集積回路チップとして前記インターポーザ上に実装されている、チップ状電子部品の実装構造。13. Mounting of a chip-shaped electronic component, wherein one of a plurality of chip-shaped electronic components according to claim 10 is used as an interposer, and the other is mounted on the interposer as an integrated circuit chip. Construction.
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