JPH065701A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065701A JPH065701A JP4164686A JP16468692A JPH065701A JP H065701 A JPH065701 A JP H065701A JP 4164686 A JP4164686 A JP 4164686A JP 16468692 A JP16468692 A JP 16468692A JP H065701 A JPH065701 A JP H065701A
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- semiconductor wafer
- scribe line
- sides
- semiconductor device
- groove
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Abstract
(57)【要約】
【目的】本発明は、ダイシング工程を含む半導体装置の
製造方法に関し、ダイシング後の工程におけるチッピン
グの発生を防止して、歩留りを良くすることを目的とす
る。 【構成】半導体ウェハ1上の素子形成領域3を区画する
ストリート領域2のうち、スクライブラインSLの両側
方にそれぞれ1又は複数の溝4,9を形成する工程と、
前記スクライブラインSLに一致させて前記ストリート
領域2にカッティング溝7を形成して前記半導体ウェハ
1を前記素子形成領域3毎に分割すること工程とを含み
構成する。
製造方法に関し、ダイシング後の工程におけるチッピン
グの発生を防止して、歩留りを良くすることを目的とす
る。 【構成】半導体ウェハ1上の素子形成領域3を区画する
ストリート領域2のうち、スクライブラインSLの両側
方にそれぞれ1又は複数の溝4,9を形成する工程と、
前記スクライブラインSLに一致させて前記ストリート
領域2にカッティング溝7を形成して前記半導体ウェハ
1を前記素子形成領域3毎に分割すること工程とを含み
構成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、ダイシング工程を含む半導体装
置の製造方法に関する。
に関し、より詳しくは、ダイシング工程を含む半導体装
置の製造方法に関する。
【0002】近年、半導体ウェハをダイシングする場合
には、ソーが多く使われ、切断時にブレードによる半導
体チップの欠け(チッピング)が生じる。このチッピン
グの発生を極力少なくして、半導体装置の内部にチッピ
ングが存在しないようにする必要がある。
には、ソーが多く使われ、切断時にブレードによる半導
体チップの欠け(チッピング)が生じる。このチッピン
グの発生を極力少なくして、半導体装置の内部にチッピ
ングが存在しないようにする必要がある。
【0003】
【従来の技術】図3(a) は、従来の一例を示す部分拡大
断面図、同図(b),(c) はその側部断面図を示している。
断面図、同図(b),(c) はその側部断面図を示している。
【0004】ダイシングソーによって半導体ウェハを分
割する場合には、図3(a),(b) に示すように、素子形成
領域31を区画するストリート領域32の中央にブレー
ド33を合わせて半導体ウェハWを切断する。
割する場合には、図3(a),(b) に示すように、素子形成
領域31を区画するストリート領域32の中央にブレー
ド33を合わせて半導体ウェハWを切断する。
【0005】このストリート領域32は、半導体ウェハ
Wの表面を露出させたままか、或いはSiO2膜、Al膜、P
SG保護膜等、半導体ウェハWとは異なる物質の薄膜3
4を残したままで切断されることになる。
Wの表面を露出させたままか、或いはSiO2膜、Al膜、P
SG保護膜等、半導体ウェハWとは異なる物質の薄膜3
4を残したままで切断されることになる。
【0006】薄膜34でストリート領域32を覆う場合
には、図3(b) に示すように、その薄膜34によってダ
イシングの際のチッピングの発生を抑えるという効果を
もたらす。
には、図3(b) に示すように、その薄膜34によってダ
イシングの際のチッピングの発生を抑えるという効果を
もたらす。
【0007】
【発明が解決しようとする課題】しかし、この方法で
は、ダイシングの際のストレスを半導体ウェハWと表面
物質間に残すことになるので、その後の工程や、半導体
装置完成後の機械・熱的衝撃により、図3(c) に示すよ
うな半導体チップ35の欠け、即ちチッピング36の脱
落現象が発生して、図示しない電極パッド間の短絡事故
が生じ易くなる。
は、ダイシングの際のストレスを半導体ウェハWと表面
物質間に残すことになるので、その後の工程や、半導体
装置完成後の機械・熱的衝撃により、図3(c) に示すよ
うな半導体チップ35の欠け、即ちチッピング36の脱
落現象が発生して、図示しない電極パッド間の短絡事故
が生じ易くなる。
【0008】この場合、チッピングの生じ難いブレード
33を作製することは難しく、半導体装置の製造工程に
おいても、信頼性の高い半導体集積回路装置が作れない
という問題がある。
33を作製することは難しく、半導体装置の製造工程に
おいても、信頼性の高い半導体集積回路装置が作れない
という問題がある。
【0009】本発明はこのような問題に鑑みてなされた
ものであって、ダイシング後の工程におけるチッピング
の発生を防止して、歩留りを良くすることができる半導
体装置の製造方法を提供することを目的とする。
ものであって、ダイシング後の工程におけるチッピング
の発生を防止して、歩留りを良くすることができる半導
体装置の製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】上記した課題は、図1に
例示するように、半導体ウェハ1上の素子形成領域3を
区画するストリート領域2のうち、スクライブラインS
Lの両側方にそれぞれ1又は複数の溝4,9を形成する
工程と、前記スクライブラインSLに一致させて前記ス
トリート領域2にカッティング溝7を形成して前記半導
体ウェハ1を前記素子形成領域3毎に分割する工程とを
有することを特徴とする半導体装置の製造方法によって
達成する。
例示するように、半導体ウェハ1上の素子形成領域3を
区画するストリート領域2のうち、スクライブラインS
Lの両側方にそれぞれ1又は複数の溝4,9を形成する
工程と、前記スクライブラインSLに一致させて前記ス
トリート領域2にカッティング溝7を形成して前記半導
体ウェハ1を前記素子形成領域3毎に分割する工程とを
有することを特徴とする半導体装置の製造方法によって
達成する。
【0011】
【作 用】本発明によれば、スクライブラインSLとそ
の両側の素子形成領域3との間に溝4を形成している。
の両側の素子形成領域3との間に溝4を形成している。
【0012】このため、ウェハカッティングの際にスク
ライブラインSLの両側方に生じる応力は、カッティン
グ溝とその両側の溝4との間に形成される凸部を脱落さ
せるために使用され、その溝4を界に半導体チップにス
トレスが残ることがなくなり、スクライブ後の衝撃や熱
等によるチッピングの発生が抑制される。
ライブラインSLの両側方に生じる応力は、カッティン
グ溝とその両側の溝4との間に形成される凸部を脱落さ
せるために使用され、その溝4を界に半導体チップにス
トレスが残ることがなくなり、スクライブ後の衝撃や熱
等によるチッピングの発生が抑制される。
【0013】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 (a)本発明の第1実施例の説明 図1(a) は、本発明の第1実施例を示す装置の部分拡大
平面図、図1(b),(c)は、その部分断面図である。
いて説明する。 (a)本発明の第1実施例の説明 図1(a) は、本発明の第1実施例を示す装置の部分拡大
平面図、図1(b),(c)は、その部分断面図である。
【0014】図1において符号1は、シリコン等の半導
体ウェハで、その上面の格子状のストリート領域2によ
り区画された素子形成領域3には、図示しない半導体集
積回路が形成されている。
体ウェハで、その上面の格子状のストリート領域2によ
り区画された素子形成領域3には、図示しない半導体集
積回路が形成されている。
【0015】また、ストリート領域2の中央を通るスク
ライブラインSLとその両側の素子形成領域3の間に
は、そのスクライブラインSLと平行な深さ15μm程
度の浅い溝4が1本ずつ形成されている。
ライブラインSLとその両側の素子形成領域3の間に
は、そのスクライブラインSLと平行な深さ15μm程
度の浅い溝4が1本ずつ形成されている。
【0016】この浅い溝4の形成方法としては、図1
(b) に示すように、フォトレジストによりマスク5を形
成し、ショウ酸系のエッチング液を用いて半導体ウェハ
1をエッチングするものがある。
(b) に示すように、フォトレジストによりマスク5を形
成し、ショウ酸系のエッチング液を用いて半導体ウェハ
1をエッチングするものがある。
【0017】このような状態で、顕微鏡のヘアライン
(不図示)とスクライブラインSLのセンターラインを
一致させ、さらに、図1(c) に示すように、それらのラ
インとブレード6の刃先のセンターラインを合わせた後
に、ブレード6により半導体ウェハ1にカッティング溝
7を形成する。
(不図示)とスクライブラインSLのセンターラインを
一致させ、さらに、図1(c) に示すように、それらのラ
インとブレード6の刃先のセンターラインを合わせた後
に、ブレード6により半導体ウェハ1にカッティング溝
7を形成する。
【0018】この場合、図1(d) に示すように半導体ウ
ェハ1の下面に達しないように深さ200μm程度のカ
ッティング溝7を形成する。ところで、ブレード6によ
りカッティング溝7を形成する際に、ブレード6と半導
体ウェハ1との間に、チッピングの原因となる応力が生
じるが、そのような大きさの応力が加わる場合には、カ
ッティング溝7とその両側の浅い溝4の間に形成される
凸部8に亀裂が生じて、その凸部8はダイシング中に簡
単に半導体ウェハ1から脱落する。
ェハ1の下面に達しないように深さ200μm程度のカ
ッティング溝7を形成する。ところで、ブレード6によ
りカッティング溝7を形成する際に、ブレード6と半導
体ウェハ1との間に、チッピングの原因となる応力が生
じるが、そのような大きさの応力が加わる場合には、カ
ッティング溝7とその両側の浅い溝4の間に形成される
凸部8に亀裂が生じて、その凸部8はダイシング中に簡
単に半導体ウェハ1から脱落する。
【0019】これにれより、ダイシングの際の応力は浅
い溝4を越えて素子形成領域3方向に応力が伝わること
は少なくなり、その後の工程や、半導体装置完成後の機
械・熱的衝撃によりチッピングが生じにくくなる。
い溝4を越えて素子形成領域3方向に応力が伝わること
は少なくなり、その後の工程や、半導体装置完成後の機
械・熱的衝撃によりチッピングが生じにくくなる。
【0020】以上のようなダイシングを終えた後に、半
導体ウェハ1を裏返してカッティング溝7と反対側の飲
面からローラをかけ、これにより半導体ウェハ1を素子
形成領域3毎に分割して半導体チップを形成し、さら
に、ボンディング、パッケージングをして半導体装置を
完成させる。
導体ウェハ1を裏返してカッティング溝7と反対側の飲
面からローラをかけ、これにより半導体ウェハ1を素子
形成領域3毎に分割して半導体チップを形成し、さら
に、ボンディング、パッケージングをして半導体装置を
完成させる。
【0021】(b)本発明のその他の実施例の説明 上記した実施例は、スクライブラインSLに沿って半導
体ウェハ1を切断する際に、半導体ウェハ1の下面に達
しない深さのカッティング溝7を形成するハーフカット
の説明であるが、そのブレード6が下面に達するフルカ
ットについてもその両側に溝を設けても同様な作用効果
が得られれる。
体ウェハ1を切断する際に、半導体ウェハ1の下面に達
しない深さのカッティング溝7を形成するハーフカット
の説明であるが、そのブレード6が下面に達するフルカ
ットについてもその両側に溝を設けても同様な作用効果
が得られれる。
【0022】また、上記した実施例では、スクライブラ
インSLの両側に形成した浅い溝4をフォトリソグラフ
ィー法によって形成する場合について説明したが、例え
ば図2(a) に示すように、ブレード11の刃先に凹部1
2を形成し、その両側の凸部13によってスクライブラ
インSLの両側に浅い溝4を形成するようにしてもよ
い。
インSLの両側に形成した浅い溝4をフォトリソグラフ
ィー法によって形成する場合について説明したが、例え
ば図2(a) に示すように、ブレード11の刃先に凹部1
2を形成し、その両側の凸部13によってスクライブラ
インSLの両側に浅い溝4を形成するようにしてもよ
い。
【0023】また、上記した実施例では、スクライブラ
インSLの両側方に1つずつ浅い溝4を形成している
が、図2(b) に示すように、複数の浅い溝9を形成して
形成すれば、より確実に半導体ウェハ1とのストレスを
逃がすことができる。この場合、溝9の深さを不均一に
してもよい。
インSLの両側方に1つずつ浅い溝4を形成している
が、図2(b) に示すように、複数の浅い溝9を形成して
形成すれば、より確実に半導体ウェハ1とのストレスを
逃がすことができる。この場合、溝9の深さを不均一に
してもよい。
【0024】さらに、上記した実施例では、ストリート
領域2において半導体ウェハ1を露出させる場合につい
て説明したが、その領域にSiO2、PSG、Al等の膜を残
存させる場合にも同様に適用できる。
領域2において半導体ウェハ1を露出させる場合につい
て説明したが、その領域にSiO2、PSG、Al等の膜を残
存させる場合にも同様に適用できる。
【0025】また、上記した実施例では、半導体ウェハ
1の上面側に浅い溝4を設ける場合について説明した
が、半導体ウェハ1の下面の切断線の両側に同じような
浅い溝を設けて下面側のチッピングを防止することもで
きる。
1の上面側に浅い溝4を設ける場合について説明した
が、半導体ウェハ1の下面の切断線の両側に同じような
浅い溝を設けて下面側のチッピングを防止することもで
きる。
【0026】
【発明の効果】以上述べたように本発明によれば、スク
ライブラインとその両側の素子形成領域との間に溝を形
成しているので、半導体ウェハのダイシングによるスト
レスに対する抗力がその溝によって非常に小さくなり、
素子形成領域に内部ストレスを残したままチッピングが
脱落せずに保持されることがなくなる。
ライブラインとその両側の素子形成領域との間に溝を形
成しているので、半導体ウェハのダイシングによるスト
レスに対する抗力がその溝によって非常に小さくなり、
素子形成領域に内部ストレスを残したままチッピングが
脱落せずに保持されることがなくなる。
【0027】この結果、不完全な状態の半導体の欠けが
ダイシング後もチップに付着していることがなくなり、
その後の組み立て工程やフィールドでの半導体欠けの脱
落による電極パッドの短絡不良などがなくなり、歩留り
或いは信頼性に寄与するところが大きい。
ダイシング後もチップに付着していることがなくなり、
その後の組み立て工程やフィールドでの半導体欠けの脱
落による電極パッドの短絡不良などがなくなり、歩留り
或いは信頼性に寄与するところが大きい。
【図1】本発明の第1実施例を示す平面図及び断面図で
ある。
ある。
【図2】本発明のその他の実施例を示す断面図である。
【図3】従来方法の一例を示す平面図及び断面図であ
る。
る。
1 半導体ウェハ 2 ストリート領域 3 素子形成領域 4 溝 5 マスク 6 ブレード 7 カッティング溝 8 凸部 9 溝 11 ブレード 12 凹部 13 凸部 SL スクライブライン
Claims (1)
- 【請求項1】半導体ウェハ(1)上の素子形成領域
(3)を区画するストリート領域(2)のうち、スクラ
イブライン(SL)の両側方にそれぞれ1又は複数の溝
(4,9)を形成する工程と、 前記スクライブライン(SL)に一致させて前記ストリ
ート領域(2)にカッティング溝(7)を形成して前記
半導体ウェハ(1)を前記素子形成領域(3)毎に分割
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4164686A JPH065701A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4164686A JPH065701A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065701A true JPH065701A (ja) | 1994-01-14 |
Family
ID=15797931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4164686A Withdrawn JPH065701A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065701A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003046980A3 (en) * | 2001-11-28 | 2003-10-23 | Intel Corp | Forming defect prevention trenches in dicing streets |
JP2007258321A (ja) * | 2006-03-22 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発光素子の製造方法 |
US7498660B2 (en) | 2006-09-15 | 2009-03-03 | Nec Electronics Corporation | Semiconductor device |
JP2012195431A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | 面発光レーザ素子と面発光レーザアレイおよび製造方法とそれを用いた光走査装置と画像形成装置ならびに光送受信モジュールと光通信装置および電気機器 |
JP2012204618A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体チップ及びその製造方法、並びに半導体装置 |
CN102848084A (zh) * | 2012-09-28 | 2013-01-02 | 合肥彩虹蓝光科技有限公司 | 一种具有不同切割深度的发光原件切割方法 |
WO2019129661A1 (en) * | 2017-12-27 | 2019-07-04 | Medlumics S.L. | Techniques for fabricating waveguide facets and die separation |
JP2020004881A (ja) * | 2018-06-29 | 2020-01-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-06-23 JP JP4164686A patent/JPH065701A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003046980A3 (en) * | 2001-11-28 | 2003-10-23 | Intel Corp | Forming defect prevention trenches in dicing streets |
JP2007258321A (ja) * | 2006-03-22 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発光素子の製造方法 |
US7498660B2 (en) | 2006-09-15 | 2009-03-03 | Nec Electronics Corporation | Semiconductor device |
US7777341B2 (en) | 2006-09-15 | 2010-08-17 | Nec Electronics Corporation | Semiconductor device |
JP2012195431A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | 面発光レーザ素子と面発光レーザアレイおよび製造方法とそれを用いた光走査装置と画像形成装置ならびに光送受信モジュールと光通信装置および電気機器 |
JP2012204618A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体チップ及びその製造方法、並びに半導体装置 |
US9117829B2 (en) | 2011-03-25 | 2015-08-25 | Ps4 Luxco S.A.R.L. | Semiconductor device including guard ring and groove |
CN102848084A (zh) * | 2012-09-28 | 2013-01-02 | 合肥彩虹蓝光科技有限公司 | 一种具有不同切割深度的发光原件切割方法 |
WO2019129661A1 (en) * | 2017-12-27 | 2019-07-04 | Medlumics S.L. | Techniques for fabricating waveguide facets and die separation |
US11402579B2 (en) | 2017-12-27 | 2022-08-02 | Medlumics S.L. | Techniques for fabricating waveguide facets and die separation |
JP2020004881A (ja) * | 2018-06-29 | 2020-01-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |