JPH065701A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065701A JPH065701A JP4164686A JP16468692A JPH065701A JP H065701 A JPH065701 A JP H065701A JP 4164686 A JP4164686 A JP 4164686A JP 16468692 A JP16468692 A JP 16468692A JP H065701 A JPH065701 A JP H065701A
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- semiconductor wafer
- scribe line
- sides
- semiconductor device
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Abstract
(57)【要約】
【目的】本発明は、ダイシング工程を含む半導体装置の
製造方法に関し、ダイシング後の工程におけるチッピン
グの発生を防止して、歩留りを良くすることを目的とす
る。 【構成】半導体ウェハ１上の素子形成領域３を区画する
ストリート領域２のうち、スクライブラインＳＬの両側
方にそれぞれ１又は複数の溝４，９を形成する工程と、
前記スクライブラインＳＬに一致させて前記ストリート
領域２にカッティング溝７を形成して前記半導体ウェハ
１を前記素子形成領域３毎に分割すること工程とを含み
構成する。
製造方法に関し、ダイシング後の工程におけるチッピン
グの発生を防止して、歩留りを良くすることを目的とす
る。 【構成】半導体ウェハ１上の素子形成領域３を区画する
ストリート領域２のうち、スクライブラインＳＬの両側
方にそれぞれ１又は複数の溝４，９を形成する工程と、
前記スクライブラインＳＬに一致させて前記ストリート
領域２にカッティング溝７を形成して前記半導体ウェハ
１を前記素子形成領域３毎に分割すること工程とを含み
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、ダイシング工程を含む半導体装
置の製造方法に関する。
に関し、より詳しくは、ダイシング工程を含む半導体装
置の製造方法に関する。
【０００２】近年、半導体ウェハをダイシングする場合
には、ソーが多く使われ、切断時にブレードによる半導
体チップの欠け（チッピング）が生じる。このチッピン
グの発生を極力少なくして、半導体装置の内部にチッピ
ングが存在しないようにする必要がある。
には、ソーが多く使われ、切断時にブレードによる半導
体チップの欠け（チッピング）が生じる。このチッピン
グの発生を極力少なくして、半導体装置の内部にチッピ
ングが存在しないようにする必要がある。
【０００３】
【従来の技術】図３(a) は、従来の一例を示す部分拡大
断面図、同図(b),(c) はその側部断面図を示している。
断面図、同図(b),(c) はその側部断面図を示している。
【０００４】ダイシングソーによって半導体ウェハを分
割する場合には、図３(a),(b) に示すように、素子形成
領域３１を区画するストリート領域３２の中央にブレー
ド３３を合わせて半導体ウェハＷを切断する。
割する場合には、図３(a),(b) に示すように、素子形成
領域３１を区画するストリート領域３２の中央にブレー
ド３３を合わせて半導体ウェハＷを切断する。
【０００５】このストリート領域３２は、半導体ウェハ
Ｗの表面を露出させたままか、或いはSiO2膜、Al膜、Ｐ
ＳＧ保護膜等、半導体ウェハＷとは異なる物質の薄膜３
４を残したままで切断されることになる。
Ｗの表面を露出させたままか、或いはSiO2膜、Al膜、Ｐ
ＳＧ保護膜等、半導体ウェハＷとは異なる物質の薄膜３
４を残したままで切断されることになる。
【０００６】薄膜３４でストリート領域３２を覆う場合
には、図３(b) に示すように、その薄膜３４によってダ
イシングの際のチッピングの発生を抑えるという効果を
もたらす。
には、図３(b) に示すように、その薄膜３４によってダ
イシングの際のチッピングの発生を抑えるという効果を
もたらす。
【０００７】
【発明が解決しようとする課題】しかし、この方法で
は、ダイシングの際のストレスを半導体ウェハＷと表面
物質間に残すことになるので、その後の工程や、半導体
装置完成後の機械・熱的衝撃により、図３(c) に示すよ
うな半導体チップ３５の欠け、即ちチッピング３６の脱
落現象が発生して、図示しない電極パッド間の短絡事故
が生じ易くなる。
は、ダイシングの際のストレスを半導体ウェハＷと表面
物質間に残すことになるので、その後の工程や、半導体
装置完成後の機械・熱的衝撃により、図３(c) に示すよ
うな半導体チップ３５の欠け、即ちチッピング３６の脱
落現象が発生して、図示しない電極パッド間の短絡事故
が生じ易くなる。
【０００８】この場合、チッピングの生じ難いブレード
３３を作製することは難しく、半導体装置の製造工程に
おいても、信頼性の高い半導体集積回路装置が作れない
という問題がある。
３３を作製することは難しく、半導体装置の製造工程に
おいても、信頼性の高い半導体集積回路装置が作れない
という問題がある。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、ダイシング後の工程におけるチッピング
の発生を防止して、歩留りを良くすることができる半導
体装置の製造方法を提供することを目的とする。
ものであって、ダイシング後の工程におけるチッピング
の発生を防止して、歩留りを良くすることができる半導
体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記した課題は、図１に
例示するように、半導体ウェハ１上の素子形成領域３を
区画するストリート領域２のうち、スクライブラインＳ
Ｌの両側方にそれぞれ１又は複数の溝４，９を形成する
工程と、前記スクライブラインＳＬに一致させて前記ス
トリート領域２にカッティング溝７を形成して前記半導
体ウェハ１を前記素子形成領域３毎に分割する工程とを
有することを特徴とする半導体装置の製造方法によって
達成する。
例示するように、半導体ウェハ１上の素子形成領域３を
区画するストリート領域２のうち、スクライブラインＳ
Ｌの両側方にそれぞれ１又は複数の溝４，９を形成する
工程と、前記スクライブラインＳＬに一致させて前記ス
トリート領域２にカッティング溝７を形成して前記半導
体ウェハ１を前記素子形成領域３毎に分割する工程とを
有することを特徴とする半導体装置の製造方法によって
達成する。
【００１１】
【作 用】本発明によれば、スクライブラインＳＬとそ
の両側の素子形成領域３との間に溝４を形成している。
の両側の素子形成領域３との間に溝４を形成している。
【００１２】このため、ウェハカッティングの際にスク
ライブラインＳＬの両側方に生じる応力は、カッティン
グ溝とその両側の溝４との間に形成される凸部を脱落さ
せるために使用され、その溝４を界に半導体チップにス
トレスが残ることがなくなり、スクライブ後の衝撃や熱
等によるチッピングの発生が抑制される。
ライブラインＳＬの両側方に生じる応力は、カッティン
グ溝とその両側の溝４との間に形成される凸部を脱落さ
せるために使用され、その溝４を界に半導体チップにス
トレスが残ることがなくなり、スクライブ後の衝撃や熱
等によるチッピングの発生が抑制される。
【００１３】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１(a) は、本発明の第１実施例を示す装置の部分拡大
平面図、図１(b),(c)は、その部分断面図である。
いて説明する。 （ａ）本発明の第１実施例の説明 図１(a) は、本発明の第１実施例を示す装置の部分拡大
平面図、図１(b),(c)は、その部分断面図である。
【００１４】図１において符号１は、シリコン等の半導
体ウェハで、その上面の格子状のストリート領域２によ
り区画された素子形成領域３には、図示しない半導体集
積回路が形成されている。
体ウェハで、その上面の格子状のストリート領域２によ
り区画された素子形成領域３には、図示しない半導体集
積回路が形成されている。
【００１５】また、ストリート領域２の中央を通るスク
ライブラインＳＬとその両側の素子形成領域３の間に
は、そのスクライブラインＳＬと平行な深さ１５μｍ程
度の浅い溝４が１本ずつ形成されている。
ライブラインＳＬとその両側の素子形成領域３の間に
は、そのスクライブラインＳＬと平行な深さ１５μｍ程
度の浅い溝４が１本ずつ形成されている。
【００１６】この浅い溝４の形成方法としては、図１
(b) に示すように、フォトレジストによりマスク５を形
成し、ショウ酸系のエッチング液を用いて半導体ウェハ
１をエッチングするものがある。
(b) に示すように、フォトレジストによりマスク５を形
成し、ショウ酸系のエッチング液を用いて半導体ウェハ
１をエッチングするものがある。
【００１７】このような状態で、顕微鏡のヘアライン
（不図示）とスクライブラインＳＬのセンターラインを
一致させ、さらに、図１(c) に示すように、それらのラ
インとブレード６の刃先のセンターラインを合わせた後
に、ブレード６により半導体ウェハ１にカッティング溝
７を形成する。
（不図示）とスクライブラインＳＬのセンターラインを
一致させ、さらに、図１(c) に示すように、それらのラ
インとブレード６の刃先のセンターラインを合わせた後
に、ブレード６により半導体ウェハ１にカッティング溝
７を形成する。
【００１８】この場合、図１(d) に示すように半導体ウ
ェハ１の下面に達しないように深さ２００μｍ程度のカ
ッティング溝７を形成する。ところで、ブレード６によ
りカッティング溝７を形成する際に、ブレード６と半導
体ウェハ１との間に、チッピングの原因となる応力が生
じるが、そのような大きさの応力が加わる場合には、カ
ッティング溝７とその両側の浅い溝４の間に形成される
凸部８に亀裂が生じて、その凸部８はダイシング中に簡
単に半導体ウェハ１から脱落する。
ェハ１の下面に達しないように深さ２００μｍ程度のカ
ッティング溝７を形成する。ところで、ブレード６によ
りカッティング溝７を形成する際に、ブレード６と半導
体ウェハ１との間に、チッピングの原因となる応力が生
じるが、そのような大きさの応力が加わる場合には、カ
ッティング溝７とその両側の浅い溝４の間に形成される
凸部８に亀裂が生じて、その凸部８はダイシング中に簡
単に半導体ウェハ１から脱落する。
【００１９】これにれより、ダイシングの際の応力は浅
い溝４を越えて素子形成領域３方向に応力が伝わること
は少なくなり、その後の工程や、半導体装置完成後の機
械・熱的衝撃によりチッピングが生じにくくなる。
い溝４を越えて素子形成領域３方向に応力が伝わること
は少なくなり、その後の工程や、半導体装置完成後の機
械・熱的衝撃によりチッピングが生じにくくなる。
【００２０】以上のようなダイシングを終えた後に、半
導体ウェハ１を裏返してカッティング溝７と反対側の飲
面からローラをかけ、これにより半導体ウェハ１を素子
形成領域３毎に分割して半導体チップを形成し、さら
に、ボンディング、パッケージングをして半導体装置を
完成させる。
導体ウェハ１を裏返してカッティング溝７と反対側の飲
面からローラをかけ、これにより半導体ウェハ１を素子
形成領域３毎に分割して半導体チップを形成し、さら
に、ボンディング、パッケージングをして半導体装置を
完成させる。
【００２１】（ｂ）本発明のその他の実施例の説明 上記した実施例は、スクライブラインＳＬに沿って半導
体ウェハ１を切断する際に、半導体ウェハ１の下面に達
しない深さのカッティング溝７を形成するハーフカット
の説明であるが、そのブレード６が下面に達するフルカ
ットについてもその両側に溝を設けても同様な作用効果
が得られれる。
体ウェハ１を切断する際に、半導体ウェハ１の下面に達
しない深さのカッティング溝７を形成するハーフカット
の説明であるが、そのブレード６が下面に達するフルカ
ットについてもその両側に溝を設けても同様な作用効果
が得られれる。
【００２２】また、上記した実施例では、スクライブラ
インＳＬの両側に形成した浅い溝４をフォトリソグラフ
ィー法によって形成する場合について説明したが、例え
ば図２(a) に示すように、ブレード１１の刃先に凹部１
２を形成し、その両側の凸部１３によってスクライブラ
インＳＬの両側に浅い溝４を形成するようにしてもよ
い。
インＳＬの両側に形成した浅い溝４をフォトリソグラフ
ィー法によって形成する場合について説明したが、例え
ば図２(a) に示すように、ブレード１１の刃先に凹部１
２を形成し、その両側の凸部１３によってスクライブラ
インＳＬの両側に浅い溝４を形成するようにしてもよ
い。
【００２３】また、上記した実施例では、スクライブラ
インＳＬの両側方に１つずつ浅い溝４を形成している
が、図２(b) に示すように、複数の浅い溝９を形成して
形成すれば、より確実に半導体ウェハ１とのストレスを
逃がすことができる。この場合、溝９の深さを不均一に
してもよい。
インＳＬの両側方に１つずつ浅い溝４を形成している
が、図２(b) に示すように、複数の浅い溝９を形成して
形成すれば、より確実に半導体ウェハ１とのストレスを
逃がすことができる。この場合、溝９の深さを不均一に
してもよい。
【００２４】さらに、上記した実施例では、ストリート
領域２において半導体ウェハ１を露出させる場合につい
て説明したが、その領域にSiO2、ＰＳＧ、Al等の膜を残
存させる場合にも同様に適用できる。
領域２において半導体ウェハ１を露出させる場合につい
て説明したが、その領域にSiO2、ＰＳＧ、Al等の膜を残
存させる場合にも同様に適用できる。
【００２５】また、上記した実施例では、半導体ウェハ
１の上面側に浅い溝４を設ける場合について説明した
が、半導体ウェハ１の下面の切断線の両側に同じような
浅い溝を設けて下面側のチッピングを防止することもで
きる。
１の上面側に浅い溝４を設ける場合について説明した
が、半導体ウェハ１の下面の切断線の両側に同じような
浅い溝を設けて下面側のチッピングを防止することもで
きる。
【００２６】
【発明の効果】以上述べたように本発明によれば、スク
ライブラインとその両側の素子形成領域との間に溝を形
成しているので、半導体ウェハのダイシングによるスト
レスに対する抗力がその溝によって非常に小さくなり、
素子形成領域に内部ストレスを残したままチッピングが
脱落せずに保持されることがなくなる。
ライブラインとその両側の素子形成領域との間に溝を形
成しているので、半導体ウェハのダイシングによるスト
レスに対する抗力がその溝によって非常に小さくなり、
素子形成領域に内部ストレスを残したままチッピングが
脱落せずに保持されることがなくなる。
【００２７】この結果、不完全な状態の半導体の欠けが
ダイシング後もチップに付着していることがなくなり、
その後の組み立て工程やフィールドでの半導体欠けの脱
落による電極パッドの短絡不良などがなくなり、歩留り
或いは信頼性に寄与するところが大きい。
ダイシング後もチップに付着していることがなくなり、
その後の組み立て工程やフィールドでの半導体欠けの脱
落による電極パッドの短絡不良などがなくなり、歩留り
或いは信頼性に寄与するところが大きい。
【図１】本発明の第１実施例を示す平面図及び断面図で
ある。
ある。
【図２】本発明のその他の実施例を示す断面図である。
【図３】従来方法の一例を示す平面図及び断面図であ
る。
る。
１ 半導体ウェハ ２ ストリート領域 ３ 素子形成領域 ４ 溝 ５ マスク ６ ブレード ７ カッティング溝 ８ 凸部 ９ 溝 １１ ブレード １２ 凹部 １３ 凸部 ＳＬ スクライブライン
Claims (1)
- 【請求項１】半導体ウェハ（１）上の素子形成領域
（３）を区画するストリート領域（２）のうち、スクラ
イブライン（ＳＬ）の両側方にそれぞれ１又は複数の溝
（４，９）を形成する工程と、 前記スクライブライン（ＳＬ）に一致させて前記ストリ
ート領域（２）にカッティング溝（７）を形成して前記
半導体ウェハ（１）を前記素子形成領域（３）毎に分割
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164686A JPH065701A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164686A JPH065701A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065701A true JPH065701A (ja) | 1994-01-14 |
Family
ID=15797931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164686A Withdrawn JPH065701A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065701A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003046980A3 (en) * | 2001-11-28 | 2003-10-23 | Intel Corp | Forming defect prevention trenches in dicing streets |
| JP2007258321A (ja) * | 2006-03-22 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 発光素子の製造方法 |
| US7498660B2 (en) | 2006-09-15 | 2009-03-03 | Nec Electronics Corporation | Semiconductor device |
| JP2012195431A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | 面発光レーザ素子と面発光レーザアレイおよび製造方法とそれを用いた光走査装置と画像形成装置ならびに光送受信モジュールと光通信装置および電気機器 |
| JP2012204618A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体チップ及びその製造方法、並びに半導体装置 |
| CN102848084A (zh) * | 2012-09-28 | 2013-01-02 | 合肥彩虹蓝光科技有限公司 | 一种具有不同切割深度的发光原件切割方法 |
| WO2019129661A1 (en) * | 2017-12-27 | 2019-07-04 | Medlumics S.L. | Techniques for fabricating waveguide facets and die separation |
| JP2020004881A (ja) * | 2018-06-29 | 2020-01-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-06-23 JP JP4164686A patent/JPH065701A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11402579B2 (en) | 2017-12-27 | 2022-08-02 | Medlumics S.L. | Techniques for fabricating waveguide facets and die separation |
| JP2020004881A (ja) * | 2018-06-29 | 2020-01-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |