JP2020004881A

JP2020004881A - 半導体装置の製造方法

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Publication number: JP2020004881A
Application number: JP2018123889A
Authority: JP
Inventors: 佑太浅井; Yuta Asai; 徹雄高橋; Tetsuo Takahashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2018-06-29
Filing date: 2018-06-29
Publication date: 2020-01-09
Anticipated expiration: 2038-06-29
Also published as: JP6932109B2

Abstract

【課題】半導体装置の収率を向上させることができる半導体装置の製造方法を提供する。【解決手段】半導体装置１の製造方法は、ウエハ２の第１主面２ａの第２領域４にダイシング溝１２を形成することと、ブレード２０を用いてウエハ２を分割することとを備える。ダイシング溝１２は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄを含む。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第２領域４の両端４ａ，４ｂから中心４ｃに向かうにつれて、互いに隣り合う溝１２ａ，１２ｂ，１２ｃ，１２ｄの間の間隔Ｄ1，Ｄ2，Ｄ3，Ｄ4が減少するように形成されている。【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。

特開２０１６−１６２７６６号公報（特許文献１）は、半導体装置の製造方法を開示している。具体的には、ウエハの複数の半導体装置形成領域に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のような複数の半導体装置がそれぞれ形成される。複数の半導体装置形成領域の間にあるダイシングラインに沿ってウエハを分割する。こうして、半導体装置が製造される。

特開２０１６−１６２７６６号公報

しかしながら、特許文献１に開示された半導体装置の製造方法では、ダイシングラインに沿ってウエハを分割する際に発生するチッピングが半導体装置形成領域に到達することがあり、半導体装置の収率が低いという問題があった。本発明の目的は、半導体装置の収率を向上させることができる半導体装置の製造方法を提供することである。

本発明の第一の局面の半導体装置の製造方法は、ウエハの第１主面の複数の第１領域に複数の半導体装置をそれぞれ形成することを備える。複数の第１領域は、第１の方向と第１の方向に交差する第２の方向とに沿って配列されている。本発明の第一の局面の半導体装置の製造方法は、ウエハの第１主面の第２領域にダイシング溝を形成することをさらに備える。第２領域は複数の第１領域の間にあり、かつ、第２の方向に沿って延在している。本発明の第一の局面の半導体装置の製造方法は、第２領域にブレードを押し当てながら、ダイシング溝に沿ってブレードをウエハに対して相対的に移動させることにより、ウエハを分割することを備える。ダイシング溝は第２の方向に沿って延在しており、かつ、複数の溝を含む。複数の溝は、第１の方向に沿って配列されており、かつ、第２の方向に沿って延在している。複数の溝は、第１の方向における第２領域の両端から第１の方向における第２領域の中心に向かうにつれて、互いに隣り合う溝の間の間隔が減少するように形成されている。

本発明の第二の局面の半導体装置の製造方法は、ウエハの第１主面の複数の第１領域に複数の半導体装置をそれぞれ形成することを備える。複数の第１領域は、第１の方向と第１の方向に交差する第２の方向とに沿って配列されている。本発明の第二の局面の半導体装置の製造方法は、ウエハの第１主面の第２領域にダイシング溝を形成することをさらに備える。第２領域は複数の第１領域の間にあり、かつ、第２の方向に沿って延在している。本発明の第二の局面の半導体装置の製造方法は、第２領域にブレードを押し当てながら、ダイシング溝に沿ってブレードをウエハに対して相対的に移動させることにより、ウエハを分割することを備える。ダイシング溝は第２の方向に沿って延在しており、かつ、複数の溝を含む。複数の溝は、第１の方向に沿って配列されており、かつ、第２の方向に沿って延在している。第１の方向における複数の溝の幅は、第１の方向における第２領域の中心から、第１の方向における第２領域の両端に向かうにつれて大きくなっている。

本発明の第一の局面の半導体装置の製造方法では、複数の溝は、ブレードがウエハに加える衝撃を緩和し、ウエハにおけるチッピングの発生を減少させる。さらに、複数の溝は、各々、第１領域に向けたチッピングの進行を阻止する、または、チッピングの進行方向を第１主面に向けて曲げる。半導体装置が形成されているウエハの第１領域にチッピングが到達することが抑制される。本発明の第一の局面の半導体装置の製造方法は、半導体装置の収率を向上させることができる。

本発明の第二の局面の半導体装置の製造方法では、第１の方向における両端溝は、複数の溝の中で最も大きい幅を有しており、第１領域に向けたチッピングの進行を最も確実に阻止することができる。さらに、複数の溝のうち両端溝以外の溝は、ブレードがウエハに加える衝撃を緩和し、ウエハにおけるチッピングの発生を減少させる。半導体装置が形成されているウエハの第１領域にチッピングが到達することが抑制される。本発明の第二の局面の半導体装置の製造方法は、半導体装置の収率を向上させることができる。

実施の形態１から実施の形態３に係る半導体装置の製造方法の一工程を示す概略平面図である。実施の形態１から実施の形態３に係る半導体装置の製造方法の、図１に示される断面線ＩＩ−ＩＩにおける概略部分拡大断面図である。実施の形態１に係る半導体装置の製造方法の、図１に示される断面線ＩＩＩ−ＩＩＩにおける概略部分拡大断面図である。実施の形態１に係る半導体装置の製造方法における、図２に示される工程の次工程を示す概略部分拡大断面図である。実施の形態１の第１変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態１の第２変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態２に係る半導体装置の製造方法の、図１に示される断面線ＶＩＩ−ＶＩＩにおける概略部分拡大断面図である。実施の形態２の第１変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態２の第２変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態３に係る半導体装置の製造方法の、図１に示される断面線Ｘ−Ｘにおける概略部分拡大断面図である。実施の形態３の第１変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。実施の形態３の第２変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。

以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。

実施の形態１．
図１から図６を参照して、実施の形態１の半導体装置１の製造方法を説明する。

図１及び図２に示されるように、本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの複数の第１領域３に複数の半導体装置１をそれぞれ形成することを備える。ウエハ２は、複数の第１領域３と、少なくとも１つの第２領域４と、少なくとも１つの第３領域５とを含む。複数の第１領域３は、第１の方向（ｘ方向）と第１の方向（ｘ方向）に交差する第２の方向（ｙ方向）とに沿って配列されている。第２領域４は複数の第１領域３の間にあり、かつ、第２の方向（ｙ方向）に沿って延在している。第２領域４は、複数の第１領域３を第１の方向（ｘ方向）において区分している。第３領域５は複数の第１領域３の間にあり、かつ、第１の方向（ｘ方向）に沿って延在している。第３領域５は、複数の第１領域３を第２の方向（ｙ方向）において区分している。本実施の形態では、第２の方向（ｙ方向）は、第１の方向（ｙ方向）に垂直である。第２の方向（ｙ方向）は、第１の方向（ｘ方向）に対して傾いていてもよい。

半導体装置１は、ウエハ２に形成されている。ウエハ２は、例えば、シリコンウエハまたは炭化珪素ウエハである。ウエハ２は、第１主面２ａと第２主面２ｂとを有する。第１主面２ａと第２主面２ｂとは、各々、第１の方向（ｘ方向）と第２の方向（ｚ方向）とに延在している。第２主面２ｂは、第１の方向（ｘ方向）及び第２の方向（ｙ方向）に直交する第３の方向（ｚ方向）において、第１主面２ａに対向している。

半導体装置１は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）もしくは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなトランジスタ、サイリスタ、ダイオード、半導体レーザ、発光ダイオードまたはフォトダイオードである。図２に示されるように、本実施の形態では、半導体装置１は、トレンチゲート構造を有するＩＧＢＴである。半導体装置１は、ｎ型ドリフト領域３０と、ｐ型ベース領域３１と、ｎ型エミッタ領域３２と、ｐ型コンタクト層３３と、ゲート絶縁膜３５と、ゲート電極３６と、ｎ型バッファ領域４０と、ｐ型コレクタ層４１とを含む。半導体装置１は、エミッタ電極３８とコレクタ電極３９とをさらに含む。

ｎ型ドリフト領域３０は、例えば、ｎ^-型領域である。ｐ型ベース領域３１は、ｎ型ドリフト領域３０に対して第１主面２ａ側に設けられている。ｐ型ベース領域３１は、第１主面２ａから第１深さにわたって形成されている。ｎ型エミッタ領域３２は、ｐ型ベース領域３１の一部に形成されている。ｎ型エミッタ領域３２は、第１主面２ａから第２深さにわたって形成されている。第２深さは、第１深さよりも小さい。ｎ型エミッタ領域３２は、例えば、ｎ⁺型領域である。ｎ型エミッタ領域３２は、第１主面２ａの一部に形成されている。ｐ型コンタクト層３３は、例えば、ｐ⁺型領域である。ｐ型コンタクト層３３は、ｐ型ベース領域３１よりも高いｐ型キャリア（正孔）濃度を有している。ｐ型コンタクト層３３は、ｎ型エミッタ領域３２が形成されていない第１主面２ａの一部に形成されている。

ゲート絶縁膜３５は、ｎ型エミッタ領域３２とｎ型ドリフト領域３０とに挟まれるｐ型ベース領域３１の部分３１ａ上に設けられている。半導体装置１のオン動作時に、ｐ型ベース領域３１の部分３１ａにチャネルが形成される。ゲート絶縁膜３５は、ｎ型エミッタ領域３２からｐ型ベース領域３１を貫いてｎ型ドリフト領域３０に達するトレンチ３４の側壁と底面との上に形成されてもよい。ゲート絶縁膜３５は、例えば、ＳｉＯ₂膜である。ゲート電極３６は、ゲート絶縁膜３５を挟んでｐ型ベース領域３１の部分３１ａに対向している。ゲート電極３６は、トレンチゲート電極である。ゲート電極３６は、トレンチ３４内にゲート絶縁膜３５を介して設けられている。ゲート電極３６は、例えば、ポリシリコン膜である。

ｎ型バッファ領域４０は、ｎ型ドリフト領域３０に接し、かつ、ｎ型ドリフト領域３０に対して第２主面２ｂ側に設けられている。ｎ型バッファ領域４０は、ｎ型ドリフト領域３０よりも大きなｎ型キャリア（電子）の濃度を有している。ｐ型コレクタ層４１は、ウエハ２の第２主面２ｂに設けられている。ｐ型コレクタ層４１は、ｎ型バッファ領域４０に対して第２主面２ｂ側に設けられている。ｐ型コレクタ層４１は、ｎ型バッファ領域４０に接している。ｐ型コレクタ層４１は、例えば、ｐ⁺型層である。

エミッタ電極３８は、第１主面２ａにおけるｎ型エミッタ領域３２上に形成されている。エミッタ電極３８は、第１主面２ａにおけるｐ型コンタクト層３３上にも形成されている。エミッタ電極３８は、ｎ型エミッタ領域３２とｐ型コンタクト層３３とに接触している。エミッタ電極３８は、ｐ型コンタクト層３３を介してｐ型ベース領域３１に電気的に接続されている。エミッタ電極３８は、層間絶縁膜３７によって、ゲート電極３６から電気的に絶縁されている。コレクタ電極３９は、第２主面２ｂ上に形成されている。コレクタ電極３９は、ｐ型コレクタ層４１上に形成されており、ｐ型コレクタ層４１に接触している。

図１及び図３に示されるように、本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの第２領域４にダイシング溝１２を形成することを備える。複数の第１領域３に複数の半導体装置１をそれぞれ形成することの前または後に、ダイシング溝１２が第２領域４に形成されてもよいし、複数の第１領域３に複数の半導体装置１をそれぞれ形成しながら、ダイシング溝１２が第２領域４に形成されてもよい。ダイシング溝１２は第２の方向（ｙ方向）に沿って延在しており、かつ、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄを含む。

複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第１の方向（ｘ方向）に沿って配列されており、かつ、第２の方向（ｙ方向）に沿って延在している。一対の溝１２ａ，１２ａは、第１の方向（ｘ方向）における第２領域４の中心４ｃの最も近くに配置されている。溝１２ｂは、溝１２ａに隣り合っており、かつ、溝１２ａに対して第２の領域の中心４ｃとは反対側にある。溝１２ｃは、溝１２ｂに隣り合っており、かつ、溝１２ｂに対して第２の領域の中心４ｃとは反対側にある。溝１２ｄは、溝１２ｃに隣り合っており、かつ、溝１２ｃに対して第２の領域の中心４ｃとは反対側にある。

複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第１の方向（ｘ方向）における第２領域４の両端４ａ，４ｂから、第１の方向（ｘ方向）における第２領域４の中心４ｃに向かうにつれて、互いに隣り合う溝１２ａ，１２ｂ，１２ｃ，１２ｄの間の間隔Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄が減少するように形成されている。具体的には、溝１２ｄと溝１２ｃとの間の間隔Ｄ₄は、溝１２ｃと溝１２ｂとの間の間隔Ｄ₃よりも小さい。溝１２ｃと溝１２ｂとの間の間隔Ｄ₃は、溝１２ｂと溝１２ａとの間の間隔Ｄ₂よりも小さい。溝１２ｂと溝１２ａとの間の間隔Ｄ₂は、第２領域４の中心４ｃに最も近い一対の溝１２ａ，１２ａの間の間隔Ｄ₁よりも小さい。

本実施の形態の半導体装置１の製造方法では、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの幅Ｔ₁，Ｔ₂，Ｔ₃，Ｔ₄は、中心４ｃから両端４ａ，４ｂに向かうにつれて大きくなっている。具体的には、溝１２ｂの幅Ｔ₂は、第２領域４の中心４ｃに最も近い溝１２ａの幅Ｔ₁よりも大きい。溝１２ｃの幅Ｔ₃は、溝１２ｂの幅Ｔ₂よりも大きい。溝１２ｄの幅Ｔ₄は、溝１２ｃの幅Ｔ₃よりも大きい。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄのうち第１の方向（ｘ方向）における両端溝（溝１２ｄ）の各々の幅Ｔ₄は、１０μｍ以上である。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、例えば、第２領域４の中心４ｃに関して対称に形成されている。ダイシング溝１２は、偶数個の溝１２ａ，１２ｂ，１２ｃ，１２ｄから構成されている。

ダイシング溝１２（複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄ）は、例えば、ウエハ２をエッチングすることによって形成される。ダイシング溝１２（複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄ）は、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成されるトレンチ３４と一括して形成されてもよい。そのため、より少ない工程数で半導体装置１が製造され得る。

本実施の形態の半導体装置１の製造方法は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの表面に第１絶縁膜１３を形成することを備える。第１絶縁膜１３は、例えば、ＳｉＯ₂膜である。第１絶縁膜１３は、例えば、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの表面を熱酸化することによって形成される。第１絶縁膜１３は、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成される絶縁膜（例えば、ゲート絶縁膜３５）と一括して形成されてもよい。そのため、より少ない工程数で半導体装置１が製造され得る。

本実施の形態の半導体装置１の製造方法は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄ内に第１多結晶膜１４を形成することを備える。第１多結晶膜１４は、例えば、ポリシリコン膜である。第１多結晶膜１４は、ウエハ２よりも機械的に脆弱である。第１多結晶膜１４は、例えば、化学的気相成長法（ＣＶＤ）または蒸着法を用いて形成される。第１多結晶膜１４は、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成される第２多結晶膜（例えば、ゲート電極３６）と一括して形成されてもよい。そのため、より少ない工程数で半導体装置１が製造され得る。

本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの第２領域４上に第２絶縁膜１６を形成することを備える。第２絶縁膜１６は、例えば、ＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate glass）膜である。第２絶縁膜１６は、例えば、化学的気相成長法（ＣＶＤ）または蒸着法を用いて、第１主面２ａ上に形成される。第２絶縁膜１６は、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成される絶縁膜（例えば、層間絶縁膜３７）と一括して形成されてもよい。そのため、より少ない工程数で半導体装置１が製造され得る。

本実施の形態の半導体装置１の製造方法は、複数の第１領域３の各々の周縁部上に第１非晶質絶縁膜１７を形成することを備える。複数の第１領域３の各々の周縁部は第２領域４（端４ａ，４ｂ）に接している。第１非晶質絶縁膜１７は、例えば、非晶質窒化シリコン膜または非晶質二酸化シリコン膜である。第１非晶質絶縁膜１７は、例えば、化学的気相成長法（ＣＶＤ）または蒸着法を用いて形成される。第１非晶質絶縁膜１７は、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成される非晶質絶縁膜（図示せず）と一括して形成されてもよい。

図３及び図４に示されるように、本実施の形態の半導体装置１の製造方法は、第２領域４にブレード２０を押し当てながら、ダイシング溝１２に沿ってブレード２０をウエハ２に対して相対的に移動させることにより、ウエハ２を分割することを備える。ウエハ２の第１主面２ａの平面視において、ブレード２０の両側面２０ｓは、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄのうち第１の方向（ｘ方向）における両端溝（溝１２ｄ）にそれぞれ重なっている。第１の方向（ｘ方向）におけるブレード２０の中心２０ｃは、第２領域４の中心４ｃに一致している。こうして、半導体装置１が得られる。

図５に示されるように、本実施の形態の第１変形例の半導体装置１の製造方法では、ダイシング溝１２は、奇数個の溝１２ａ，１２ｂ，１２ｃ，１２ｄから構成されている。第１の方向（ｘ方向）における溝１２ａの中心が第２領域４の中心４ｃに一致するように、溝１２ａが形成されている。

図６に示されるように、本実施の形態の第２変形例の半導体装置１の製造方法は、ブレード２０を用いてウエハ２を分割する前に、第１非晶質絶縁膜１７上に第２非晶質絶縁膜１８を形成することをさらに備える。第２非晶質絶縁膜１８は、例えば、非晶質窒化シリコン膜または非晶質二酸化シリコン膜である。第２非晶質絶縁膜１８は、第１非晶質絶縁膜１７と同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第２非晶質絶縁膜１８は、例えば、化学的気相成長法（ＣＶＤ）または蒸着法を用いて形成される。第２非晶質絶縁膜１８は、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成される非晶質絶縁膜（図示せず）と一括して形成されてもよい。

本実施の形態の第３変形例の半導体装置１の製造方法は、ウエハ２の第１主面２ａの第３領域５に第２ダイシング溝（図示せず）を形成することをさらに備える。第２ダイシング溝は第１の方向（ｘ方向）に沿って延在しており、かつ、複数の第２溝（図示せず）を含む。複数の第２溝は、第２の方向（ｙ方向）に沿って配列されており、かつ、第１の方向（ｘ方向）に沿って延在している。第２ダイシング溝（複数の第２溝）は、ダイシング溝１２（複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄ）と同じ構成を有している。

本実施の形態の半導体装置１の製造方法の効果を説明する。
本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの複数の第１領域３に複数の半導体装置１をそれぞれ形成することを備える。複数の第１領域３は、第１の方向（ｘ方向）と第１の方向（ｘ方向）に交差する第２の方向（ｙ方向）とに沿って配列されている。本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの第２領域４にダイシング溝１２を形成することをさらに備える。第２領域４は複数の第１領域３の間にあり、かつ、第２の方向（ｙ方向）に沿って延在している。本実施の形態の半導体装置１の製造方法は、第２領域４にブレード２０を押し当てながら、ダイシング溝１２に沿ってブレード２０をウエハ２に対して相対的に移動させることにより、ウエハ２を分割することを備える。ダイシング溝１２は第２の方向（ｙ方向）に沿って延在しており、かつ、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄを含む。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第１の方向（ｘ方向）に沿って配列されており、かつ、第２の方向（ｙ方向）に沿って延在している。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第１の方向（ｘ方向）における第２領域４の両端４ａ，４ｂから、第１の方向（ｘ方向）における第２領域４の中心４ｃに向かうにつれて、互いに隣り合う溝１２ａ，１２ｂ，１２ｃ，１２ｄの間の間隔Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄が減少するように形成されている。

ウエハ２を分割する際、ブレード２０はウエハ２に衝撃（機械的エネルギー）を加える。この衝撃は、ブレード２０の中心２０ｃに対応するウエハ２の第２領域４の中心４ｃにおいて最も大きい。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第１の方向（ｘ方向）における第２領域４の両端４ａ，４ｂから、第１の方向（ｘ方向）における第２領域４の中心４ｃに向かうにつれて、互いに隣り合う溝１２ａ，１２ｂ，１２ｃ，１２ｄの間の間隔Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄が減少するように形成されている。ウエハ２の第２領域４は、第２領域４の中心４ｃにおいて最も脆い。ブレード２０がウエハ２に加える衝撃が緩和されて、ウエハ２におけるチッピングの発生が減少され得る。さらに、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、各々、第１領域３に向けたチッピングの進行を阻止する、または、チッピングの進行方向を第１主面２ａに向けて曲げる。こうして、半導体装置１が形成されているウエハ２の第１領域３にチッピングが到達することが抑制される。本実施の形態の半導体装置１の製造方法は、半導体装置１の収率を向上させることができる。

また、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、ウエハ２の第１領域３にチッピングが到達することを抑制するため、第１の方向（ｘ方向）における第２領域４の幅が減少され得る。１枚のウエハ２に、より多くの半導体装置１が形成され得る。１枚のウエハ２から得られる半導体装置１の収率は増加し、半導体装置１の製造コストは減少する。

本実施の形態の半導体装置１の製造方法では、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの幅Ｔ₁，Ｔ₂，Ｔ₃，Ｔ₄は、第２領域４の中心４ｃから両端４ａ，４ｂに向かうにつれて大きくなっている。第１の方向（ｘ方向）における両端溝（溝１２ｄ）は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの中で最も大きい幅を有しており、第１領域３に向けたチッピングの進行を最も確実に阻止することができる。半導体装置１が形成されているウエハ２の第１領域３にチッピングが到達することが抑制される。本実施の形態の半導体装置１の製造方法は、半導体装置１の収率を向上させることができる。

さらに、第１の方向（ｘ方向）における両端溝（溝１２ｄ）は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの中で、最も大きい幅を有しているため、ブレード２０の両側面２０ｓと両端溝（溝１２ｄ）との間の位置合わせが容易になる。ブレード２０を用いてウエハ２を分割する際に第１主面２ａにバリが発生することが抑制され、かつ、半導体装置１がより短時間で製造され得る。

本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの複数の第１領域３に複数の半導体装置１をそれぞれ形成することを備える。複数の第１領域３は、第１の方向（ｘ方向）と第１の方向（ｘ方向）に交差する第２の方向（ｙ方向）とに沿って配列されている。本実施の形態の半導体装置１の製造方法は、ウエハ２の第１主面２ａの第２領域４にダイシング溝１２を形成することをさらに備える。第２領域４は複数の第１領域３の間にあり、かつ、第２の方向（ｙ方向）に沿って延在している。本実施の形態の半導体装置１の製造方法は、第２領域４にブレード２０を押し当てながら、ダイシング溝１２に沿ってブレード２０をウエハ２に対して相対的に移動させることにより、ウエハ２を分割することを備える。ダイシング溝１２は第２の方向（ｙ方向）に沿って延在しており、かつ、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄを含む。複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、第１の方向（ｘ方向）に沿って配列されており、かつ、第２の方向（ｙ方向）に沿って延在している。第１の方向（ｘ方向）における複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの幅Ｔ₁，Ｔ₂，Ｔ₃，Ｔ₄は、第１の方向（ｘ方向）における第２領域４の中心４ｃから、第１の方向（ｘ方向）における第２領域４の両端４ａ，４ｂに向かうにつれて大きくなっている。

第１の方向（ｘ方向）における両端溝（溝１２ｄ）は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄの中で最も大きい幅を有しており、第１領域３に向けたチッピングの進行を最も確実に阻止することができる。さらに、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄのうち両端溝（溝１２ｄ）以外の溝１２ａ，１２ｂ，１２ｃは、ブレード２０がウエハ２に加える衝撃を緩和し、ウエハ２におけるチッピングの発生を減少させる。半導体装置１が形成されているウエハ２の第１領域３にチッピングが到達することが抑制される。本実施の形態の半導体装置１の製造方法は、半導体装置１の収率を向上させることができる。

本実施の形態の半導体装置１の製造方法では、ウエハ２の第１主面２ａの平面視において、ブレード２０の両側面２０ｓは、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄのうち第１の方向（ｘ方向）における両端溝（溝１２ｄ）にそれぞれ重なっている。そのため、ブレード２０を用いてウエハ２を分割する際に第１主面２ａにバリが発生することが抑制される。

本実施の形態の半導体装置１の製造方法では、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄのうち第１の方向（ｘ方向）における両端溝（溝１２ｄ）は、各々、１０μｍ以上の幅Ｔ₄を有している。そのため、ブレード２０の両側面２０ｓと両端溝（溝１２ｄ）との間の位置合わせが容易になる。ブレード２０を用いてウエハ２を分割する際に第１主面２ａにバリが発生することが抑制され、かつ、半導体装置１がより短時間で製造され得る。

本実施の形態の半導体装置１の製造方法では、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、複数の第１領域３に複数の半導体装置１をそれぞれ形成する際に複数の第１領域３に形成されるトレンチ（例えば、トレンチゲート構造を有するＩＧＢＴに形成されるトレンチ３４）と一括して形成されてもよい。本実施の形態の半導体装置１の製造方法によれば、より少ない工程数で半導体装置１が製造され得る。

本実施の形態の半導体装置１の製造方法は、複数の第１領域３の各々の周縁部上に第１非晶質絶縁膜１７を形成することをさらに備える。周縁部は第２領域４に接している。複数の第１領域３の各々の周縁部の厚さが増加し、複数の第１領域３の各々の周縁部の機械的強度が増加する。半導体装置１が形成されているウエハ２の第１領域３にチッピングが到達することがさらに抑制される。本実施の形態の半導体装置１の製造方法は、半導体装置１の収率を向上させることができる。

また、第１非晶質絶縁膜１７は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄとともに、ウエハ２の第１領域３にチッピングが到達することを抑制するため、第１の方向（ｘ方向）におけるウエハ２の第２領域４の幅がさらに減少され得る。１枚のウエハ２に、より多くの半導体装置１が形成され得る。１枚のウエハ２から得られる半導体装置１の収率は増加し、半導体装置１の製造コストは減少する。

本実施の形態の半導体装置１の製造方法は、第１非晶質絶縁膜１７上に第２非晶質絶縁膜１８を形成することをさらに備える。複数の第１領域３の各々の周縁部の厚さが増加し、複数の第１領域３の各々の周縁部の機械的強度が増加する。半導体装置１が形成されているウエハ２の第１領域３にチッピングが到達することがさらに抑制される。本実施の形態の半導体装置１の製造方法は、半導体装置１の収率を向上させることができる。

また、第２非晶質絶縁膜１８は、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄ及び第１非晶質絶縁膜１７とともに、ウエハ２の第１領域３にチッピングが到達することを抑制するため、第１の方向（ｘ方向）におけるウエハ２の第２領域４の幅がさらに減少され得る。１枚のウエハ２に、より多くの半導体装置１が形成され得る。１枚のウエハ２から得られる半導体装置１の収率は増加し、半導体装置１の製造コストは減少する。

実施の形態２．
図１、図２及び図７から図９を参照して、実施の形態２の半導体装置１の製造方法を説明する。図７を参照して、本実施の形態の半導体装置１の製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備え、同様の効果を奏するが、以下の点で主に異なる。本実施の形態の半導体装置１の製造方法では、複数の溝１２ａ，１２ｂ，１２ｃ，１２ｄは、互いに同じ幅Ｔ₁，Ｔ₂，Ｔ₃，Ｔ₄を有している。具体的には、溝１２ｂの幅Ｔ₂は、第２領域４の中心４ｃに最も近い溝１２ａの幅Ｔ₁に等しい。溝１２ｃの幅Ｔ₃は、溝１２ｂの幅Ｔ₂に等しい。溝１２ｄの幅Ｔ₄は、溝１２ｃの幅Ｔ₃に等しい。

図８に示されるように、本実施の形態の第１変形例の半導体装置１の製造方法では、実施の形態１の第１変形例の半導体装置１の製造方法と同様に、ダイシング溝１２は、奇数個の溝１２ａ，１２ｂ，１２ｃ，１２ｄから構成されている。第１の方向（ｘ方向）における溝１２ａの中心が第２領域４の中心４ｃに一致するように、溝１２ａが形成されている。図９に示されるように、本実施の形態の第２変形例の半導体装置１の製造方法は、実施の形態１の第２変形例の半導体装置１の製造方法と同様に、ブレード２０を用いてウエハ２を分割する前に、第１非晶質絶縁膜１７上に第２非晶質絶縁膜１８を形成することをさらに備える。

実施の形態３．
図１、図２及び図１０から図１２を参照して、実施の形態３の半導体装置１の製造方法を説明する。図１０を参照して、本実施の形態の半導体装置１の製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備え、同様の効果を奏するが、以下の点で主に異なる。本実施の形態の半導体装置１の製造方法では、互いに隣り合う溝１２ａ，１２ｂ，１２ｃ，１２ｄの間の間隔Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄が等しい。具体的には、溝１２ｄと溝１２ｃとの間の間隔Ｄ₄は、溝１２ｃと溝１２ｂとの間の間隔Ｄ₃に等しい。溝１２ｃと溝１２ｂとの間の間隔Ｄ₃は、溝１２ｂと溝１２ａとの間の間隔Ｄ₂に等しい。溝１２ｂと溝１２ａとの間の間隔Ｄ₂は、第２領域４の中心４ｃに最も近い一対の溝１２ａ，１２ａの間の間隔Ｄ₁に等しい。

図１１に示されるように、本実施の形態の第１変形例の半導体装置１の製造方法では、実施の形態１の第１変形例の半導体装置１の製造方法と同様に、ダイシング溝１２は、奇数個の溝１２ａ，１２ｂ，１２ｃ，１２ｄから構成されている。第１の方向（ｘ方向）における溝１２ａの中心が第２領域４の中心４ｃに一致するように、溝１２ａが形成されている。図１２に示されるように、本実施の形態の第２変形例の半導体装置１の製造方法は、実施の形態１の第２変形例の半導体装置１の製造方法と同様に、ブレード２０を用いてウエハ２を分割する前に、第１非晶質絶縁膜１７上に第２非晶質絶縁膜１８を形成することをさらに備える。

今回開示された実施の形態１から実施の形態３はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。

１半導体装置、２ウエハ、２ａ第１主面、２ｂ第２主面、３第１領域、４第２領域、４ａ，４ｂ端、４ｃ中心、５第３領域、１２ダイシング溝、１２ａ，１２ｂ，１２ｃ，１２ｄ溝、１３第１絶縁膜、１４第１多結晶膜、１６第２絶縁膜、１７第１非晶質絶縁膜、１８第２非晶質絶縁膜、２０ブレード、２０ｃ中心、２０ｓ側面、３０ｎ型ドリフト領域、３１ｐ型ベース領域、３１ａ部分、３２ｎ型エミッタ領域、３３ｐ型コンタクト層、３４トレンチ、３５ゲート絶縁膜、３６ゲート電極、３７層間絶縁膜、３８エミッタ電極、３９コレクタ電極、４０ｎ型バッファ領域、４１ｐ型コレクタ層。

Claims

ウエハの主面の複数の第１領域に複数の半導体装置をそれぞれ形成することを備え、前記複数の第１領域は、第１の方向と前記第１の方向に交差する第２の方向とに沿って配列されており、
前記ウエハの前記主面の第２領域にダイシング溝を形成することを備え、前記第２領域は前記複数の第１領域の間にあり、かつ、前記第２の方向に沿って延在しており、さらに、
前記第２領域にブレードを押し当てながら、前記ダイシング溝に沿って前記ブレードを前記ウエハに対して相対的に移動させることにより、前記ウエハを分割することを備え、
前記ダイシング溝は前記第２の方向に沿って延在しており、かつ、複数の溝を含み、
前記複数の溝は、前記第１の方向に沿って配列されており、かつ、前記第２の方向に沿って延在しており、
前記複数の溝は、前記第１の方向における前記第２領域の両端から前記第１の方向における前記第２領域の中心に向かうにつれて、互いに隣り合う前記溝の間の間隔が減少するように形成されている、半導体装置の製造方法。
前記複数の溝の幅は、前記中心から前記両端に向かうにつれて大きくなっている、請求項１に記載の半導体装置の製造方法。
ウエハの主面の複数の第１領域に複数の半導体装置をそれぞれ形成することを備え、前記複数の第１領域は、第１の方向と前記第１の方向に交差する第２の方向とに沿って配列されており、
前記ウエハの前記主面の第２領域にダイシング溝を形成することを備え、前記第２領域は前記複数の第１領域の間にあり、かつ、前記第２の方向に沿って延在しており、さらに、
前記第２領域にブレードを押し当てながら、前記ダイシング溝に沿って前記ブレードを前記ウエハに対して相対的に移動させることにより、前記ウエハを分割することを備え、
前記ダイシング溝は前記第２の方向に沿って延在しており、かつ、複数の溝を含み、
前記複数の溝は、前記第１の方向に沿って配列されており、かつ、前記第２の方向に沿って延在しており、
前記第１の方向における前記複数の溝の幅は、前記第１の方向における前記第２領域の中心から、前記第１の方向における前記第２領域の両端に向かうにつれて大きくなっている、半導体装置の製造方法。
前記主面の平面視において、前記ブレードの両側面は、前記複数の溝のうち前記第１の方向における両端溝にそれぞれ重なっている、請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
前記両端溝は、各々、１０μｍ以上の幅を有している、請求項４に記載の半導体装置の製造方法。
前記複数の溝は、前記複数の第１領域に前記複数の半導体装置をそれぞれ形成する際に前記複数の第１領域に形成されるトレンチと一括して形成される、請求項１から請求項５のいずれか１項に記載の半導体装置の製造方法。
前記複数の溝内に、第１多結晶膜を形成することをさらに備える、請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法。
前記第１多結晶膜は、前記複数の第１領域に前記複数の半導体装置をそれぞれ形成する際に前記複数の第１領域に形成される第２多結晶膜と一括して形成される、請求項７に記載の半導体装置の製造方法。
前記複数の第１領域の各々の周縁部上に第１非晶質絶縁膜を形成することをさらに備え、
前記周縁部は前記第２領域に接している、請求項１から請求項８のいずれか１項に記載の半導体装置の製造方法。
前記第１非晶質絶縁膜上に第２非晶質絶縁膜を形成することをさらに備える、請求項９に記載の半導体装置の製造方法。