JP2000252266A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000252266A JP2000252266A JP5631399A JP5631399A JP2000252266A JP 2000252266 A JP2000252266 A JP 2000252266A JP 5631399 A JP5631399 A JP 5631399A JP 5631399 A JP5631399 A JP 5631399A JP 2000252266 A JP2000252266 A JP 2000252266A
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Abstract
(57)【要約】
【課題】 ドライエッチングによる溝形成の際の必要な
開口率を確保しながら、チップの大きさを小さくして小
型化した半導体装置を提供する。 【解決手段】 絶縁膜１２が形成された半導体基板１１
上にＮ型層１３を積層すると共に、ここに活性領域１３
ａを分離溝１４により分離して形成し、さらに活性領域
１３ａを内方側に設けてダイシングラインｘ１を中心に
所定幅のダイシング領域Ａ１を設け区画するようにした
もので、所要開口面積を有するダミー溝１５を、ダイシ
ング領域Ａ１に分離溝１４と同時にドライエッチングに
よって形成する。
開口率を確保しながら、チップの大きさを小さくして小
型化した半導体装置を提供する。 【解決手段】 絶縁膜１２が形成された半導体基板１１
上にＮ型層１３を積層すると共に、ここに活性領域１３
ａを分離溝１４により分離して形成し、さらに活性領域
１３ａを内方側に設けてダイシングラインｘ１を中心に
所定幅のダイシング領域Ａ１を設け区画するようにした
もので、所要開口面積を有するダミー溝１５を、ダイシ
ング領域Ａ１に分離溝１４と同時にドライエッチングに
よって形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば高耐圧パワ
ーＩＣ等の半導体装置に関し、特に装置形成時に分離溝
を設ける際に必要なダミー溝に関する。
ーＩＣ等の半導体装置に関し、特に装置形成時に分離溝
を設ける際に必要なダミー溝に関する。
【０００２】
【従来の技術】従来技術を、高耐圧パワーＩＣのダイシ
ングライン周辺部分の構造を中心に図４乃至図６を参照
して説明する。図４は要部の断面図であり、図５は平面
図であり、図６は溝形成を説明するための図で、図６
（ａ）は断面図、図６（ｂ）はエッチング開口率とエッ
チング形状判定の関係を示す図である。
ングライン周辺部分の構造を中心に図４乃至図６を参照
して説明する。図４は要部の断面図であり、図５は平面
図であり、図６は溝形成を説明するための図で、図６
（ａ）は断面図、図６（ｂ）はエッチング開口率とエッ
チング形状判定の関係を示す図である。
【０００３】図４乃至図６において、１はＰ型シリコン
ウェハでなる半導体基板であり、２は半導体基板１の上
面に熱酸化等によって形成された二酸化シリコンの酸化
膜であり、３は酸化膜２上に張り合わされたＮ型層であ
る。また、４はＮ型層３を分離して所定の大きさの活性
領域３ａが形成されるようドライエッチングによって削
設された分離溝で、溝が削設された後に二酸化シリコン
で溝内が埋め尽くされる。５は分離溝４を形成する際に
同時に所定の開口面積を有するよう複数削設したダミー
溝で、同様に溝が削設された後に二酸化シリコンで溝内
が埋め尽くされる。
ウェハでなる半導体基板であり、２は半導体基板１の上
面に熱酸化等によって形成された二酸化シリコンの酸化
膜であり、３は酸化膜２上に張り合わされたＮ型層であ
る。また、４はＮ型層３を分離して所定の大きさの活性
領域３ａが形成されるようドライエッチングによって削
設された分離溝で、溝が削設された後に二酸化シリコン
で溝内が埋め尽くされる。５は分離溝４を形成する際に
同時に所定の開口面積を有するよう複数削設したダミー
溝で、同様に溝が削設された後に二酸化シリコンで溝内
が埋め尽くされる。
【０００４】さらに、６は各活性領域３ａに図示しない
が所定の素子等の形成を行った後に積層された層間絶縁
膜の酸化膜であり、７は酸化膜６上に図示しない配線等
を行った後に被着された保護膜のポリイミド樹脂膜であ
る。そして、ｘは複数の活性領域３ａを含み構成される
各チップ８に分割するためのダイシングの中心を示すダ
イシングラインで、このダイシングラインｘを中心に２
点鎖線ｘａで示す幅の範囲がダイシングによって切除さ
れ、個々のチップ８に分割される。なお、Ａはダイシン
グ等に要するダイシング領域、Ｂは実質的に素子が形成
される素子形成領域、Ｃはダミー溝領域である。
が所定の素子等の形成を行った後に積層された層間絶縁
膜の酸化膜であり、７は酸化膜６上に図示しない配線等
を行った後に被着された保護膜のポリイミド樹脂膜であ
る。そして、ｘは複数の活性領域３ａを含み構成される
各チップ８に分割するためのダイシングの中心を示すダ
イシングラインで、このダイシングラインｘを中心に２
点鎖線ｘａで示す幅の範囲がダイシングによって切除さ
れ、個々のチップ８に分割される。なお、Ａはダイシン
グ等に要するダイシング領域、Ｂは実質的に素子が形成
される素子形成領域、Ｃはダミー溝領域である。
【０００５】また、上記のようにチップ８の周辺領域に
ダミー溝５を設けるのは、以下の理由による。すなわ
ち、半導体基板１上のＮ型層３を、複数の活性領域３ａ
を設けるよう分離する分離溝４の削設は、図６に示すよ
うに、Ｎ型層３上に形成された酸化膜９と、その上に設
けたレジスト膜１０とでマスク材を形成し、このマスク
を用いて半導体基板１とＮ型層３の間の酸化膜２に至る
まで、ドライエッチングによって行われる。こうしたド
ライエッチングでの溝形成の際には、考慮しなければな
らない形状問題がある。
ダミー溝５を設けるのは、以下の理由による。すなわ
ち、半導体基板１上のＮ型層３を、複数の活性領域３ａ
を設けるよう分離する分離溝４の削設は、図６に示すよ
うに、Ｎ型層３上に形成された酸化膜９と、その上に設
けたレジスト膜１０とでマスク材を形成し、このマスク
を用いて半導体基板１とＮ型層３の間の酸化膜２に至る
まで、ドライエッチングによって行われる。こうしたド
ライエッチングでの溝形成の際には、考慮しなければな
らない形状問題がある。
【０００６】この形状問題は、シリコンをドライエッチ
ングした際にエッチング部分の開口率（（エッチング面
積÷ウェハの面積）×１００）が５％以下であると、シ
リコンの供給律速によりデポ膜となるシリコン酸化膜の
生成が減少し、選択比が減少する。またエッチング開口
面積が開口率で５％以下になると、シリコン酸化膜の生
成が減少することでその供給が少なくなり、マスク材が
次第にエッチングされ、むき出しとなったシリコンがエ
ッチングされて、開口部分にささくれ形状が生じ、半導
体装置形成において問題となる。このため、開口率が５
％よりも大きくなるように、分離溝４の削設の際に同時
に所要開口面積を有するダミー溝５を削設することが、
ドライエッチングにより分離溝４を形成するものでは必
要なことである。
ングした際にエッチング部分の開口率（（エッチング面
積÷ウェハの面積）×１００）が５％以下であると、シ
リコンの供給律速によりデポ膜となるシリコン酸化膜の
生成が減少し、選択比が減少する。またエッチング開口
面積が開口率で５％以下になると、シリコン酸化膜の生
成が減少することでその供給が少なくなり、マスク材が
次第にエッチングされ、むき出しとなったシリコンがエ
ッチングされて、開口部分にささくれ形状が生じ、半導
体装置形成において問題となる。このため、開口率が５
％よりも大きくなるように、分離溝４の削設の際に同時
に所要開口面積を有するダミー溝５を削設することが、
ドライエッチングにより分離溝４を形成するものでは必
要なことである。
【０００７】一方、半導体装置は、これを搭載する機器
等の小型化等に対応して小型化する必要があり、上記の
ように、チップ８内にエッチング開口面積を稼ぐための
ダミー溝５を設けることは、素子形成領域Ｂ以外にさら
に装置性能に関し直接必要でない部分を設けることにな
って、半導体装置を小型化する上での大きな障害となっ
ていた。また合わせてチップ８は、サイズが大きなもの
となるため、そのコストも高いものとなっていた。
等の小型化等に対応して小型化する必要があり、上記の
ように、チップ８内にエッチング開口面積を稼ぐための
ダミー溝５を設けることは、素子形成領域Ｂ以外にさら
に装置性能に関し直接必要でない部分を設けることにな
って、半導体装置を小型化する上での大きな障害となっ
ていた。また合わせてチップ８は、サイズが大きなもの
となるため、そのコストも高いものとなっていた。
【０００８】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
ドライエッチングにより分離溝を形成する際の必要な開
口率を確保しながらも、チップの大きさを小さくするこ
とができ、小型化を実現すると共にコストを低減するこ
とができる半導体装置を提供することにある。
みて本発明はなされたもので、その目的とするところは
ドライエッチングにより分離溝を形成する際の必要な開
口率を確保しながらも、チップの大きさを小さくするこ
とができ、小型化を実現すると共にコストを低減するこ
とができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
絶縁膜が形成された半導体基板上に、所定導電型の活性
領域を分離溝により分離して形成すると共に、活性領域
を内方側に設けダイシングラインを中心に所定幅のダイ
シング領域を設けて区画するようにして形成する半導体
装置において、ダイシング領域に所要開口面積を有する
ダミー溝が設けられていることを特徴とするものであ
り、さらに、分離溝とダミー溝が、ドライエッチングに
よって同時に形成したものであることを特徴とするもの
であり、さらに、ダミー溝が、ダイシング領域内をスト
ライプ状に削設してなる溝であることを特徴とするもの
であり、さらに、ダミー溝が、ダイシング領域内を網目
状に削設してなる溝であることを特徴とするものであ
る。
絶縁膜が形成された半導体基板上に、所定導電型の活性
領域を分離溝により分離して形成すると共に、活性領域
を内方側に設けダイシングラインを中心に所定幅のダイ
シング領域を設けて区画するようにして形成する半導体
装置において、ダイシング領域に所要開口面積を有する
ダミー溝が設けられていることを特徴とするものであ
り、さらに、分離溝とダミー溝が、ドライエッチングに
よって同時に形成したものであることを特徴とするもの
であり、さらに、ダミー溝が、ダイシング領域内をスト
ライプ状に削設してなる溝であることを特徴とするもの
であり、さらに、ダミー溝が、ダイシング領域内を網目
状に削設してなる溝であることを特徴とするものであ
る。
【００１０】
【発明の実施の形態】以下本発明の実施の形態である高
耐圧パワーＩＣについて、そのダイシングライン周辺部
分の構造を中心に、図面を参照して説明する。
耐圧パワーＩＣについて、そのダイシングライン周辺部
分の構造を中心に、図面を参照して説明する。
【００１１】先ず第１の実施形態を図１及び図２により
説明する。図１は要部の断面図であり、図２は平面図で
ある。
説明する。図１は要部の断面図であり、図２は平面図で
ある。
【００１２】図１及び図２において、１１はＰ型シリコ
ンウェハでなる半導体基板であり、１２は半導体基板１
１の鏡面研摩等で平坦化された上面を熱酸化等行って形
成した二酸化シリコンの酸化膜であり、１３は酸化膜１
２上に張り合わされたＮ型層である。このように半導体
基板１１上にＮ型層１３が張り合わされたウェハは、例
えば約４０μｍのダイシング幅の両側に約２０μｍずつ
の余裕幅部分を有するダイシング領域Ａ１によって方形
状に区画され、区画の内方部分に実質的に素子の形成が
なされる素子形成領域Ｂ１が設けられる。
ンウェハでなる半導体基板であり、１２は半導体基板１
１の鏡面研摩等で平坦化された上面を熱酸化等行って形
成した二酸化シリコンの酸化膜であり、１３は酸化膜１
２上に張り合わされたＮ型層である。このように半導体
基板１１上にＮ型層１３が張り合わされたウェハは、例
えば約４０μｍのダイシング幅の両側に約２０μｍずつ
の余裕幅部分を有するダイシング領域Ａ１によって方形
状に区画され、区画の内方部分に実質的に素子の形成が
なされる素子形成領域Ｂ１が設けられる。
【００１３】そして、１４はダイシング領域Ａ１によっ
て区画された素子形成領域Ｂ１内を分離、分割する分離
溝で、Ｎ型層１３の上面を平坦化処理した後に、所定の
大きさの活性領域１３ａが形成されるよう、例えば１μ
ｍ〜２μｍの幅で、酸化膜１２に至るまでの深さに削設
される。この分離溝１４はドライエッチングによって削
設され、さらに溝内は削設された後に酸化処理等を行う
ことによって二酸化シリコンで埋め尽くされる。
て区画された素子形成領域Ｂ１内を分離、分割する分離
溝で、Ｎ型層１３の上面を平坦化処理した後に、所定の
大きさの活性領域１３ａが形成されるよう、例えば１μ
ｍ〜２μｍの幅で、酸化膜１２に至るまでの深さに削設
される。この分離溝１４はドライエッチングによって削
設され、さらに溝内は削設された後に酸化処理等を行う
ことによって二酸化シリコンで埋め尽くされる。
【００１４】また、１５はダイシングラインｘ１上に中
心を一致させてダイシング領域Ａ１内に形成されたダミ
ー溝で、分離溝１４を形成する際のドライエッチングで
同時に、酸化膜１２に至るまでの深さに削設されてい
る。そして、その開口面積はウェハの面積に対する全エ
ッチング面積の比が５％よりも大きくなるような所定の
開口面積となっている。また溝内は削設された後に酸化
処理等を行うことにともなって二酸化シリコンで埋め尽
くされる。
心を一致させてダイシング領域Ａ１内に形成されたダミ
ー溝で、分離溝１４を形成する際のドライエッチングで
同時に、酸化膜１２に至るまでの深さに削設されてい
る。そして、その開口面積はウェハの面積に対する全エ
ッチング面積の比が５％よりも大きくなるような所定の
開口面積となっている。また溝内は削設された後に酸化
処理等を行うことにともなって二酸化シリコンで埋め尽
くされる。
【００１５】さらに、１６は各活性領域１３ａに図示し
ないが所定の素子等の形成を行った後に積層された層間
絶縁膜の酸化膜であり、積層された後に所定のパターン
を有するようにエッチングされる。なお、この時にダミ
ー溝１５部分も再びダイシング寸法に対応して所定の幅
にエッチングされる。また、１７は酸化膜１６上に図示
しない配線等を行った後に被着された保護膜のポリイミ
ド樹脂膜である。
ないが所定の素子等の形成を行った後に積層された層間
絶縁膜の酸化膜であり、積層された後に所定のパターン
を有するようにエッチングされる。なお、この時にダミ
ー溝１５部分も再びダイシング寸法に対応して所定の幅
にエッチングされる。また、１７は酸化膜１６上に図示
しない配線等を行った後に被着された保護膜のポリイミ
ド樹脂膜である。
【００１６】そして、上記のように構成された後、ダイ
シングラインｘ１を中心とし、再度エッチングされてい
るダミー溝１５部分を含め、２点鎖線ｘａで示す幅の範
囲、例えば約４０μｍ幅をダイシングによって切除し、
複数の活性領域１３ａを含んで構成された個々のチップ
１８に分割する。
シングラインｘ１を中心とし、再度エッチングされてい
るダミー溝１５部分を含め、２点鎖線ｘａで示す幅の範
囲、例えば約４０μｍ幅をダイシングによって切除し、
複数の活性領域１３ａを含んで構成された個々のチップ
１８に分割する。
【００１７】これにより、最終的に形成されたチップ１
８は、素子形成領域Ｂ１の周囲にはダミー溝領域がな
く、ダイシング領域Ａ１の一部を有するだけのものとな
る。このため、例えば従来のチップでは、分離溝の面積
が０．１６ｍｍ２、ダミー溝面積が０．５ｍｍ２あっ
て、チップサイズが２．４ｍｍ×２．６ｍｍ（６．２４
ｍｍ２）であるものが、本実施形態のチップ１８では、
分離溝の面積は同じ０．１６ｍｍ２であるものの、ダミ
ー溝はダイシングの際になくなってしまうために零とな
り、チップサイズは２．４ｍｍ×２．４ｍｍ（５．７４
ｍｍ２）と、従来サイズの９２％の小さなもの（８％縮
小）となる。
８は、素子形成領域Ｂ１の周囲にはダミー溝領域がな
く、ダイシング領域Ａ１の一部を有するだけのものとな
る。このため、例えば従来のチップでは、分離溝の面積
が０．１６ｍｍ２、ダミー溝面積が０．５ｍｍ２あっ
て、チップサイズが２．４ｍｍ×２．６ｍｍ（６．２４
ｍｍ２）であるものが、本実施形態のチップ１８では、
分離溝の面積は同じ０．１６ｍｍ２であるものの、ダミ
ー溝はダイシングの際になくなってしまうために零とな
り、チップサイズは２．４ｍｍ×２．４ｍｍ（５．７４
ｍｍ２）と、従来サイズの９２％の小さなもの（８％縮
小）となる。
【００１８】この結果、チップ１８の大きさが小さくな
って半導体装置の小型化が実現でき、また、これに伴っ
てチップ１８のコストも低減されたものとなる。さら
に、ダイシング部分には、予めダイシングラインｘ１を
中心としてダミー溝１５部分がダイシングに対応する適
正な寸法にエッチングされていることになるので、ダイ
シング時のチッピングの発生がチップ主表面にまで至ら
ず、製造歩留や品質が向上する。
って半導体装置の小型化が実現でき、また、これに伴っ
てチップ１８のコストも低減されたものとなる。さら
に、ダイシング部分には、予めダイシングラインｘ１を
中心としてダミー溝１５部分がダイシングに対応する適
正な寸法にエッチングされていることになるので、ダイ
シング時のチッピングの発生がチップ主表面にまで至ら
ず、製造歩留や品質が向上する。
【００１９】次に、第２の実施形態を図３により説明す
る。図３は要部の断面図である。なお、第１の実施形態
と同一部分には同一符号を付して説明を省略し、第１の
実施形態と異なる本実施形態の構成について説明する。
る。図３は要部の断面図である。なお、第１の実施形態
と同一部分には同一符号を付して説明を省略し、第１の
実施形態と異なる本実施形態の構成について説明する。
【００２０】図３において、Ｐ型シリコンウェハの半導
体基板１１の上部に形成された酸化膜１２上にＮ型層１
３が張り合わされており、このように半導体基板１１上
にＮ型層１３が張り合わされたウェハは、例えば約４０
μｍのダイシング幅の両側に約２０μｍずつの余裕幅部
分を有するダイシング領域Ａ２によって方形状に区画さ
れ、区画の内方部分に実質的に素子の形成がなされる素
子形成領域Ｂ２が設けられる。そして、ダイシング領域
Ａ２内には、ダイシングラインｘ２上に中心を一致させ
て、ダイシング幅以上の幅寸法を有するダミー溝形成部
１９が、酸化膜１２に至るまでの深さに削設されてお
り、ダミー溝形成部１９内はシリコンあるいは多結晶シ
リコンで埋め尽くされている。
体基板１１の上部に形成された酸化膜１２上にＮ型層１
３が張り合わされており、このように半導体基板１１上
にＮ型層１３が張り合わされたウェハは、例えば約４０
μｍのダイシング幅の両側に約２０μｍずつの余裕幅部
分を有するダイシング領域Ａ２によって方形状に区画さ
れ、区画の内方部分に実質的に素子の形成がなされる素
子形成領域Ｂ２が設けられる。そして、ダイシング領域
Ａ２内には、ダイシングラインｘ２上に中心を一致させ
て、ダイシング幅以上の幅寸法を有するダミー溝形成部
１９が、酸化膜１２に至るまでの深さに削設されてお
り、ダミー溝形成部１９内はシリコンあるいは多結晶シ
リコンで埋め尽くされている。
【００２１】また、１４はダイシング領域Ａ２によって
区画された素子形成領域Ｂ２内を分離、分割する分離溝
で、Ｎ型層１３の上面を平坦化処理した後に、所定の大
きさの活性領域１３ａが形成されるよう、例えば１μｍ
〜２μｍの幅に削設される。この分離溝１４はドライエ
ッチングによって削設され、さらに溝内は削設された後
に酸化処理等を行うことによって二酸化シリコンで埋め
尽くされる。
区画された素子形成領域Ｂ２内を分離、分割する分離溝
で、Ｎ型層１３の上面を平坦化処理した後に、所定の大
きさの活性領域１３ａが形成されるよう、例えば１μｍ
〜２μｍの幅に削設される。この分離溝１４はドライエ
ッチングによって削設され、さらに溝内は削設された後
に酸化処理等を行うことによって二酸化シリコンで埋め
尽くされる。
【００２２】また、２０はダイシングラインｘ２を中心
にしてダイシング領域Ａ２のダミー溝形成部１９内に、
ダイシングラインｘ２に平行に形成されたストライプ状
の複数のダミー溝で、分離溝１４を形成する際のドライ
エッチングで同時に削設されている。そして、その開口
面積はウェハの面積に対する全エッチング面積の比が５
％よりも大きくなるような所定の開口面積となってい
る。また溝内は削設された後に酸化処理等を行うことに
ともなって二酸化シリコンで埋め尽くされる。
にしてダイシング領域Ａ２のダミー溝形成部１９内に、
ダイシングラインｘ２に平行に形成されたストライプ状
の複数のダミー溝で、分離溝１４を形成する際のドライ
エッチングで同時に削設されている。そして、その開口
面積はウェハの面積に対する全エッチング面積の比が５
％よりも大きくなるような所定の開口面積となってい
る。また溝内は削設された後に酸化処理等を行うことに
ともなって二酸化シリコンで埋め尽くされる。
【００２３】なお、各活性領域１３ａに図示しないが所
定の素子等の形成を行った後に層間絶縁膜の酸化膜１６
が積層され、所定のパターンを有するようにエッチング
される。また酸化膜１６上には図示しない配線等が行わ
れ、保護膜のポリイミド樹脂膜１７が被着される。
定の素子等の形成を行った後に層間絶縁膜の酸化膜１６
が積層され、所定のパターンを有するようにエッチング
される。また酸化膜１６上には図示しない配線等が行わ
れ、保護膜のポリイミド樹脂膜１７が被着される。
【００２４】そして、上記のように構成された後、ダイ
シングラインｘ２を中心としてダミー溝形成部１９の幅
以下の２点鎖線ｘａで示す幅の範囲、例えば約４０μｍ
幅の範囲をダイシングによって切除し、複数の活性領域
１３ａを含んで構成された個々のチップ２１に分割す
る。
シングラインｘ２を中心としてダミー溝形成部１９の幅
以下の２点鎖線ｘａで示す幅の範囲、例えば約４０μｍ
幅の範囲をダイシングによって切除し、複数の活性領域
１３ａを含んで構成された個々のチップ２１に分割す
る。
【００２５】これにより、最終的に形成されたチップ２
１は、素子形成領域Ｂ２の周囲にはダミー溝領域がな
く、ダイシング領域Ａ２の一部を有するだけのものとな
って、チップサイズが小さくなる。この結果、第１の実
施形態と同様に半導体装置の小型化が実現でき、チップ
２１のコストも低減されたものとなる。さらに、ダイシ
ング部分には、予めダイシングラインｘ２を中心とし
て、シリコンあるいは多結晶シリコンでなるダイシング
幅に対応する適正幅のダミー溝形成部１９が設けられて
いるので、ダイシング時、チップ主表面にダメージが加
わる虞が少なくなり、製造歩留や品質が向上する。
１は、素子形成領域Ｂ２の周囲にはダミー溝領域がな
く、ダイシング領域Ａ２の一部を有するだけのものとな
って、チップサイズが小さくなる。この結果、第１の実
施形態と同様に半導体装置の小型化が実現でき、チップ
２１のコストも低減されたものとなる。さらに、ダイシ
ング部分には、予めダイシングラインｘ２を中心とし
て、シリコンあるいは多結晶シリコンでなるダイシング
幅に対応する適正幅のダミー溝形成部１９が設けられて
いるので、ダイシング時、チップ主表面にダメージが加
わる虞が少なくなり、製造歩留や品質が向上する。
【００２６】なお、上記の第２の実施形態においては、
ウェハ表面に対してダミー溝形成部１９にストライプ状
のダミー溝２０を削設したが、網目状に削設してもよ
い。
ウェハ表面に対してダミー溝形成部１９にストライプ状
のダミー溝２０を削設したが、網目状に削設してもよ
い。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ドライエッチング時の必要な開口率を確保し
ながら、チップの大きさが小さなものとなって装置の小
型化が実現でき、チップコストも低減することができる
等の効果を奏する。
によれば、ドライエッチング時の必要な開口率を確保し
ながら、チップの大きさが小さなものとなって装置の小
型化が実現でき、チップコストも低減することができる
等の効果を奏する。
【図１】本発明の第１の実施形態における要部を示す断
面図である。
面図である。
【図２】本発明の第１の実施形態における要部の平面図
である。
である。
【図３】本発明の第２の実施形態における要部を示す断
面図である。
面図である。
【図４】従来技術の要部を示す断面図である。
【図５】従来技術の要部を示す平面図である。
【図６】従来技術に係る溝形成を説明するための図で、
図６（ａ）は断面図、図６（ｂ）はエッチング開口率と
エッチング形状判定の関係を示す図である。
図６（ａ）は断面図、図６（ｂ）はエッチング開口率と
エッチング形状判定の関係を示す図である。
１１…半導体基板 １２…酸化膜 １３…Ｎ型層 １３ａ…活性領域 １４…分離溝 １５，２０…ダミー溝 Ａ１，Ａ２…ダイシング領域 Ｂ１，Ｂ２…素子形成領域 ｘ１，ｘ２…ダイシングライン
Claims (4)
- 【請求項１】 絶縁膜が形成された半導体基板上に、所
定導電型の活性領域を分離溝により分離して形成すると
共に、前記活性領域を内方側に設けダイシングラインを
中心に所定幅のダイシング領域を設けて区画するように
して形成する半導体装置において、前記ダイシング領域
に所要開口面積を有するダミー溝が設けられていること
を特徴とする半導体装置。 - 【請求項２】 分離溝とダミー溝が、ドライエッチング
によって同時に形成したものであることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 ダミー溝が、ダイシング領域内をストラ
イプ状に削設してなる溝であることを特徴とする請求項
１及び請求項２記載の半導体装置。 - 【請求項４】 ダミー溝が、ダイシング領域内を網目状
に削設してなる溝であることを特徴とする請求項１及び
請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5631399A JP2000252266A (ja) | 1999-03-04 | 1999-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5631399A JP2000252266A (ja) | 1999-03-04 | 1999-03-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252266A true JP2000252266A (ja) | 2000-09-14 |
Family
ID=13023677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5631399A Pending JP2000252266A (ja) | 1999-03-04 | 1999-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252266A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119542A (ja) * | 2009-12-04 | 2011-06-16 | Fuji Electric Systems Co Ltd | 内燃機関点火装置用半導体装置 |
| JP2013201168A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 被ダイシング材料、レジスト層形成装置 |
| JP2018195701A (ja) * | 2017-05-17 | 2018-12-06 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2020004881A (ja) * | 2018-06-29 | 2020-01-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-03-04 JP JP5631399A patent/JP2000252266A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119542A (ja) * | 2009-12-04 | 2011-06-16 | Fuji Electric Systems Co Ltd | 内燃機関点火装置用半導体装置 |
| JP2013201168A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 被ダイシング材料、レジスト層形成装置 |
| JP2018195701A (ja) * | 2017-05-17 | 2018-12-06 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2020004881A (ja) * | 2018-06-29 | 2020-01-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
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