WO2013011548A1 - 半導体装置の製造方法 - Google Patents

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semiconductor
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博樹 脇本
荻野　正明
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富士電機株式会社
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Definitions

  • the present invention relates to a method of manufacturing a semiconductor device.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • a one-chip power device having a low on-voltage characteristic of a bipolar transistor.
  • the application range is expanding from industrial fields such as general-purpose inverters, AC servos, uninterruptible power supplies (UPSs) or switching power supplies to consumer electronics fields such as microwave ovens, rice cookers or strobes.
  • FIG. 11 is a cross-sectional view showing the main parts of the configuration of the reverse blocking IGBT.
  • FIG. 11 shows a cross-sectional structure in the vicinity of the breakdown voltage structure portion 110 of the reverse blocking IGBT 100.
  • the reverse blocking IGBT 100 includes an active region (not shown), a withstand voltage structure unit 110 for holding a withstand voltage, and a separation structure unit 120 for holding a reverse withstand voltage.
  • the pressure resistant structure 110 surrounds the active region, and the isolation structure 120 surrounds the pressure resistant structure 110.
  • the MOS gate structure and the emitter electrode (not shown) of the IGBT are formed on the first main surface (front surface) of the semiconductor substrate 101 to be an n-type drift region.
  • a p-type field limiting ring 111 and a p-type channel stopper 112 are formed on the surface layer of the first main surface of the semiconductor substrate 101.
  • the p-type channel stopper 112 is formed on the element end side of the withstand voltage structure 110.
  • a conductive film 113 is connected to each of the p-type field limiting ring 111 and the p-type channel stopper 112.
  • the conductive films 113 are mutually insulated by the interlayer insulating film 114.
  • a p-type collector layer 102 is formed on the surface layer of the second main surface (rear surface) of the semiconductor substrate 101 from the active region to the breakdown voltage structure portion 110. Then, in order to maintain the reverse breakdown voltage of reverse blocking IGBT 100, p-type collector layer 102 provided on the second main surface side of semiconductor substrate 101 and p provided on the first main surface side of semiconductor substrate 101. The mold channel stopper 112 needs to be connected. Therefore, a p-type isolation region 121 in contact with the p-type collector layer 102 and the p-type channel stopper 112 is formed in the isolation structure portion 120 at the element end of the semiconductor substrate 101.
  • the p-type isolation region 121 can be formed, for example, as a diffusion layer having the same depth as the thickness of the semiconductor substrate 101 by deep diffusion reaching from the first main surface side of the semiconductor substrate 101 to the second main surface.
  • the diffusion layer to be the p-type isolation region 121 is formed as described above, it is necessary to form the diffusion layer at a depth corresponding to the thickness of the n-type drift region for each breakdown voltage class.
  • the depth of the diffusion layer to be the p-type isolation region 121 needs to be 120 ⁇ m or more in the reverse blocking IGBT of 600 V withstand voltage class and 200 ⁇ m or more in the reverse blocking IGBT of 1200 V withstand voltage class.
  • heat treatment needs to be performed at a temperature of 1300 ° C. for 100 hours or more.
  • the depth from the first main surface side of semiconductor substrate 101 to groove 130 formed in the second main surface is shallower than the thickness of semiconductor substrate 101.
  • a reverse blocking IGBT 100 is known in which the p-type collector layer 102 and the p-type channel stopper 112 are connected by the p-type isolation region 121 and the p-type layer 131 formed on the side wall of the groove 130.
  • the reverse blocking IGBT 100 is provided with a deep diffusion layer extending from the first main surface side of the semiconductor substrate 101 to the second main surface.
  • a reverse breakdown voltage comparable to that of the reverse blocking IGBT can be obtained.
  • the reverse blocking IGBT 100 is manufactured (manufactured), for example, as follows. First, the p-type isolation region 121 is formed at a predetermined depth not reaching the second major surface from the first major surface side of the semiconductor substrate 101. Next, on the first main surface of the semiconductor substrate 101, a front surface element structure such as a MOS gate structure or an emitter electrode and a front surface element structure of the breakdown voltage structure portion 110 are formed. The p-type channel stopper 112 formed as the front surface element structure of the breakdown voltage structure portion 110 is formed in contact with the p-type isolation region 121.
  • a groove 130 reaching the p-type isolation region 121 from the side of the second main surface of the semiconductor substrate 101 is formed.
  • the groove 130 is formed to surround the pressure resistant structure 110.
  • the p-type collector layer 102 is formed on the surface layer of the second main surface of the semiconductor substrate 101, and the p-type layer is in contact with the p-type collector layer 102 and the p-type isolation region 121 on the surface layer of the sidewall portion of the groove 130.
  • Form 131 Thereafter, a collector electrode (not shown) in contact with the p-type collector layer 102 and the p-type layer 131 is formed.
  • Such reverse blocking IGBT 100 is formed in each element formation region of the wafer.
  • the groove 130 is formed on a dicing line surrounding the element formation region of the wafer. Then, the wafer is diced along the groove 130 using a dicing blade having a width smaller than the width in the short direction of the bottom surface of the groove 130, and the plurality of reverse blocking IGBTs 100 formed on the wafer are cut into chips. . Thereby, the reverse blocking IGBT 100 is completed.
  • a positive bevel structure is formed outside the planar breakdown voltage structure of the IGBT.
  • a forward breakdown voltage is provided by the planar pressure structure and a reverse breakdown voltage is provided by the positive bevel structure.
  • FIG. 12 is an explanatory view showing the state of a wafer in the process of manufacturing a conventional semiconductor device.
  • a planar layout of the groove 130 formed in the second main surface of the wafer 200 is shown by a dotted line.
  • the cross-sectional structure of the wafer 200 cut along the cutting lines AA-AA 'and BB-BB' is shown at the center and the lower side of FIG.
  • the cross section cut along the cutting line AA-AA ' has a cross-sectional structure in which the groove 130 is cut across the plurality of element forming regions 201 in the short direction.
  • the cross section cut along the cutting line BB-BB ' is a cross-sectional structure in which the groove 130 is cut in the longitudinal direction.
  • reverse blocking IGBTs are formed in the respective element formation regions 201 of the wafer 200, whereby grooves 130 are formed in a lattice on the second main surface of the wafer 200.
  • the groove 130 is formed to reach the outer peripheral end (side surface) 202 of the wafer 200.
  • grooves 130 are formed on the second main surface of wafer 200 at regular intervals, and the outer peripheral edge of the second main surface of wafer 200 It is not formed in the portions 202-1a and 202-2a.
  • groove 130 is formed from outer peripheral end 202-1b of the second main surface of wafer 200 to the other outer peripheral end 202-2b.
  • the thickness of the wafer 200 is uniformly reduced.
  • Patent Document 2 A proposed method has been proposed (see, for example, Patent Document 2 below).
  • a product chip area located in an effective processing area of a semiconductor wafer and in which a product chip constituting a semiconductor integrated circuit device is formed, and an outer peripheral portion of the semiconductor wafer, the product chip
  • a conductive film is deposited on the surface of the insulating film including the inner surface of the recessed portion and the pseudo recessed portion, and the conductive film is polished by a CMP method to form the conductive film on the surface of the insulating film.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing a crack in a semiconductor wafer in order to solve the above-mentioned problems of the prior art.
  • a method of manufacturing a semiconductor device has the following features. First, on a first main surface of a semiconductor wafer of a first conductivity type, a MOS gate structure and a first electrode consisting of a gate electrode of a semiconductor element, a breakdown voltage structure for holding a breakdown voltage of the semiconductor element, and the semiconductor element And forming a first semiconductor region of a second conductivity type surrounding the breakdown voltage structure. Next, a step of forming a trench from the second main surface of the semiconductor wafer to the first semiconductor region is performed.
  • a second conductivity type second semiconductor region is formed on the second main surface of the semiconductor wafer, and a second conductivity electrically contacting the first semiconductor region and the second semiconductor region on the sidewall of the groove
  • a step of forming a third semiconductor region of the mold is performed.
  • a step of forming a second electrode electrically in contact with the second semiconductor region is performed.
  • the semiconductor wafer is left inside with a predetermined width from the outer peripheral end of the semiconductor wafer, and the groove is formed inside the semiconductor wafer than the outer peripheral end of the semiconductor wafer.
  • the groove in the step of forming the groove, is formed so as to leave a distance of 7 mm or more from the sidewall of the groove to the outer peripheral end of the semiconductor wafer. It is characterized by forming.
  • the cross-sectional shape of the groove is trapezoidal or circular.
  • the thickness of the semiconductor wafer in a portion corresponding to the bottom of the groove is partially thickened. A groove is formed.
  • the groove is formed so as to surround the semiconductor element and the withstand voltage structure portion.
  • the groove when forming a groove surrounding the semiconductor element and the pressure-resistant structure portion formed in the wafer in the wafer, the groove does not reach the end in the longitudinal direction of the groove to the outer peripheral end of the wafer Form Therefore, it is possible to reduce the occurrence of cracks in the wafer during wafer processing, wafer transfer, and wafer handling.
  • FIG. 1 is an explanatory view showing a state of a wafer in the process of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the cross-sectional shape of the groove according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing the cross-sectional shape of the groove according to the second embodiment.
  • FIG. 4 is a cross-sectional view showing the cross-sectional shape of the groove according to the third embodiment.
  • FIG. 5 is a cross-sectional view showing the state of the groove in the process of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 6 is a plan view showing the state of the wafer in the process of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 7 is a plan view showing a planar shape of a groove according to the fourth embodiment.
  • FIG. 8 is a plan view showing another example of the planar shape of the groove according to the fourth embodiment.
  • FIG. 9 is a characteristic diagram showing the crack occurrence rate of the wafer.
  • FIG. 10 is a cross-sectional view schematically showing an end shape of a wafer outer peripheral end according to the embodiment.
  • FIG. 11 is a cross-sectional view showing the main parts of the configuration of the reverse blocking IGBT.
  • FIG. 12 is an explanatory view showing the state of a wafer in the process of manufacturing a conventional semiconductor device.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • FIG. 1 is an explanatory view showing a state of a wafer in the process of manufacturing the semiconductor device according to the first embodiment.
  • a plan view of the wafer 10 in a state in which the semiconductor device is formed is shown on the upper side of FIG.
  • the cross section of the wafer 10 cut along the cutting line AA ′ is a cross sectional structure in which the groove 3 is cut across the plural element forming regions 1 in the short direction (the cross sectional view in the center of FIG. ).
  • the cross section of the wafer 10 cut along the cutting line BB ′ is a cross sectional structure in which the groove 3 is cut in the longitudinal direction (a cross sectional view on the lower side of FIG. 1).
  • FIG. 2 is a cross-sectional view showing the cross-sectional shape of the groove according to the first embodiment.
  • each element formation region 1 of the wafer 10 an element structure (not shown) of a semiconductor device is formed.
  • the semiconductor device formed on the wafer 10 is, for example, an IGBT (reverse blocking IGBT) having a reverse breakdown voltage (see FIG. 11).
  • the reverse blocking IGBT includes an active region through which current flows when in the on state, a withstand voltage structure portion for holding a withstand voltage, and a separation structure portion for holding a reverse withstand voltage. That is, the active region, the breakdown voltage structure portion, and the isolation structure portion are formed in each element formation region 1.
  • a MOS comprising a base region, an emitter region, a gate insulating film, and a gate electrode
  • a front surface element structure of an IGBT is formed, such as a gate structure and an emitter electrode (first electrode).
  • the pressure resistant structure is formed to surround the active region.
  • a front surface element structure of a withstand voltage structure portion such as a p-type field limiting ring and a p-type channel stopper is formed on the surface layer of the first main surface of wafer 10.
  • Ru is formed on the element end side of the breakdown voltage structure apart from the p-type field limiting ring.
  • a conductive film is connected to each of the p-type field limiting ring and the p-type channel stopper. Each conductive film is mutually insulated by the interlayer insulation film.
  • the isolation structure portion is formed on the element end side of each element formation region 1 so as to surround the breakdown voltage structure portion.
  • the surface layer of the first main surface of wafer 10 holds the reverse breakdown voltage of the reverse blocking IGBT at a predetermined depth not reaching the second main surface of wafer 10.
  • a p-type isolation region (first semiconductor region) is formed.
  • the p-type isolation region is formed by diffusion by ion implantation and heat treatment, for example.
  • the p-type isolation region is formed in contact with the p-type channel stopper.
  • the wafer 10 is formed with the front surface element structure of the reverse blocking IGBT, the front surface element structure of the breakdown voltage structure portion and the separation structure portion on the first main surface side as described above, It is thinned from the main surface (back side) side.
  • a groove 3 reaching the p-type separation region is formed on the second main surface of the thinned wafer 10.
  • the groove 3 is formed so as not to reach the outer peripheral end (side surface) 2 of the second main surface of the wafer 10. That is, the groove 3 is formed so as not to penetrate in the lateral direction of the wafer (the direction perpendicular to the depth direction of the device). Further, the groove 3 is formed, for example, on a dicing line surrounding the element formation region 1 of the wafer 10 so as to surround the active region and the pressure-resistant structure portion.
  • the groove 3 is formed, for example, by wet etching or dry etching using the resist mask formed on the second main surface of the wafer 10 as a mask. Further, the groove 3 is formed inside the outer peripheral end of the wafer 10 so as to leave the wafer 10 with a predetermined width inside from the outer peripheral end 2 of the wafer 10. That is, the groove 3 is formed such that the longitudinal end of the groove 3 does not reach the outer peripheral end portions 2-1a, 2-2a, 2-1b, and 2-2b of the wafer 10. By forming the groove 3 in this manner, it is possible to reduce the breakage of the wafer 10 when dicing the wafer 10.
  • the shortest distance w) between the outer peripheral end portions is 5 mm or more in the 1200 V withstand voltage reverse blocking IGBT, and preferably 7 mm or more in the 1700 V reverse withstand blocking IGBT. If the shortest distance w11 between the groove and the outer peripheral edge of the wafer is too large, the number of chips cut out from one wafer 10 decreases and the cost increases. Therefore, according to the configuration and withstand voltage class of reverse blocking IGBT It is preferable to appropriately change the shortest distance w11 between the groove and the outer peripheral end of the wafer.
  • the thickness of the wafer 10 after thinning is, for example, about 190 ⁇ m in the reverse blocking IGBT of 1200 V withstand voltage class, and may be, for example, about 270 ⁇ m in the reverse blocking IGBT of 1700 V withstand voltage class.
  • the depth t of the groove 3 may be 85 ⁇ m or less in the reverse blocking IGBT of 1200 V withstand voltage class, and may be 175 ⁇ m or less in the reverse blocking IGBT of 1700 V withstand voltage class.
  • the method of forming the groove 3 will be described later.
  • the cross-sectional shape of the wafer 10 in which the groove 3 is formed will be described later.
  • the p-type collector layer of the reverse blocking IGBT (the second semiconductor) Region: not shown) is formed. Then, in the surface layer of the side wall portion of the groove 3, a p-type collector layer and a p-type layer (third semiconductor region) in contact with the p-type isolation region are formed. That is, a p-type collector layer and a p-type channel stopper are formed by a p-type isolation region formed at a predetermined depth from the first main surface side of wafer 10 and a p-type layer formed on the sidewall of groove 3 Is connected. The p-type layer is formed simultaneously with, for example, the p-type collector layer.
  • a collector electrode (second electrode) in contact with the p-type collector layer and the p-type layer is formed on the second main surface side of the wafer 10.
  • the collector electrode is formed, for example, by physical vapor deposition such as chemical vapor deposition or sputtering.
  • the grooves 3 are formed in a lattice shape on the second main surface of the wafer 10 so as not to reach the outer peripheral end 2 of the wafer 10.
  • the wafer 10 is diced along the dicing line and cut into chips by using a dicing blade having a width smaller than the width in the short direction of the bottom surface of the groove 3.
  • the reverse blocking IGBT formed in each element formation region 1 of the wafer 10 is cut into individual chips, and the reverse blocking IGBT is completed.
  • the first main surface of wafer 10 on which the front surface element structure (including the front surface element structure of the breakdown voltage structure portion and the p-type isolation region of the isolation structure portion) of the reverse blocking IGBT is formed is protected Protected by Then, a tape is attached to the surface of the protective resist.
  • the front surface element structure of the reverse blocking IGBT, the front surface element structure of the breakdown voltage structure portion, and the p-type isolation region of the isolation structure portion may be formed, for example, in the same manner as in the related art.
  • the wafer 10 is fixed to, for example, a stage with the first main surface side to which the tape of the wafer 10 is attached facing down.
  • the wafer 10 is uniformly removed from the second major surface side of the wafer 10 by, for example, grinding or etching, and the wafer 10 is thinned.
  • the protective resist is formed on the first main surface of wafer 10
  • the protective resist is formed across the first main surface to the side surface and the second main surface of wafer 10, but the protection formed on the back surface of wafer 10
  • the resist is removed by thinning the wafer 10 from the second main surface side of the wafer 10.
  • the tape is peeled off from the first main surface of the wafer 10.
  • a resist mask having an opening for forming the groove 3 is formed on the second main surface of the wafer 10 by photolithography.
  • the opening of the resist mask is a region of the resist applied to the second main surface of wafer 10 from the outer peripheral edge 2 of wafer 10 to the inner side of wafer 10 by at least the shortest distance w11 between the groove and the outer peripheral edge of wafer. It is not formed in the part corresponding to.
  • the entire wafer 10 is immersed in an alkaline solution to perform wet etching, and the wafer 10 exposed at the opening of the resist mask is removed. Thereby, the groove 3 is formed on the second main surface of the wafer 10.
  • the groove 3 is formed to have a depth t reaching the p isolation region formed on the first main surface of the wafer 10.
  • the resist mask for forming the groove 3 may be formed by exposing and developing the pattern of the groove 3 on the resist. Specifically, for example, a resist applied to the second main surface of the wafer 10 is exposed using a stepper. At this time, a portion of the resist applied to the second main surface of wafer 10 corresponds to a region from the outer peripheral edge 2 of wafer 10 to the inner side of wafer 10 by at least the shortest distance w11 between the groove and the outer peripheral edge of wafer. The exposure conditions are set so that the pattern of the groove 3 is not exposed.
  • channel 3 was formed is demonstrated.
  • the grooves 3 are arranged in a lattice-like planar layout so as not to reach the outer peripheral end 2 of the wafer 10. For this reason, as shown in the cross section of the wafer 10 taken along the central and lower cutting lines AA 'and BB' in FIG.
  • the thickness of 1b and 2-2b is thicker than that of the central portion 2-3a and 2-3b of the wafer 10 in which the groove 3 is formed.
  • the side walls of the groove 3 are illustrated perpendicularly to the first main surface of the wafer 10, but As shown in FIG. 2, it has an inclination with respect to the first main surface of the wafer 10.
  • grooves 3 are formed on the second main surface of wafer 10 at regular intervals, and the outer peripheral edge of the second main surface of wafer 10 It is not formed in the parts 2-1a and 2-2a. For this reason, in the cross-sectional shape of the wafer 10 along the cutting line A-A ', the unevenness due to the groove 3 is formed on the second main surface side.
  • the element structure (not shown) of the reverse blocking IGBT and the breakdown voltage structure portion is formed in a portion of the wafer 10 sandwiched by the adjacent grooves 3.
  • the groove 3 is formed leaving the thickness of the wafer 10 at the outer peripheral end portions 2-1b and 2-2b of the wafer 10.
  • the groove 3 is not formed from the outer peripheral end 2-1b of the second main surface of the wafer 10 to the other outer peripheral end 2-2b, and does not penetrate the wafer 10 in the lateral direction. Therefore, the cross-sectional shape of the wafer 10 along the cutting line BB 'is such that the thickness of the central portion 2-3b is uniformly thin and removed, and the outer peripheral end portions 2-1b and 2-2b remain in a thick concave shape. .
  • the groove 3 has a trapezoidal cross-sectional shape in which the first width w21 in the width direction of the opening of the groove 3 is wider than the second width w22 in the width direction of the bottom surface of the groove 3.
  • the groove 3 is formed on the side wall of the groove 3 so that the (110) plane is exposed. The reason is that since the side walls of the groove 3 can be made flat, the diffusion depth of the p-type layer formed on the side wall of the groove 3 can be made uniform.
  • the groove 3 having such a trapezoidal cross-sectional shape is formed, for example, by wet etching.
  • the groove 3 is formed with the depth t reaching the p-type isolation region 4 by anisotropic etching using the resist mask 11 as a mask.
  • anisotropic etching By the anisotropic etching, the angle ⁇ between the extension of the bottom of the groove 3 and the side wall of the groove 3 becomes an acute angle, and the groove 3 having a trapezoidal cross-sectional shape is formed.
  • the first width w21 may be, for example, about 250 ⁇ m.
  • the second width w22 may be, for example, about 100 ⁇ m.
  • the cross-sectional shape of the groove 3 may be substantially rectangular (not shown).
  • the groove 3 having a substantially rectangular cross-sectional shape is formed, for example, by dry etching. Specifically, the groove 3 is formed with a depth reaching the p-type isolation region by anisotropic etching using the resist mask as a mask. By forming the groove 3 by anisotropic etching, the angle ⁇ between the extension of the bottom of the groove 3 and the side wall of the groove 3 becomes about 90 °, and the groove 3 having a substantially rectangular cross-sectional shape is formed Ru.
  • the end portion in the longitudinal direction of the groove 3 is formed so that the outer edge of the wafer 10 does not reach. Therefore, it is possible to reduce the occurrence of cracks in the wafer 10 during wafer processing, wafer transfer, and wafer handling. Therefore, the non-defective rate of wafer 10 can be improved as compared to a reverse blocking IGBT having a deep diffusion layer extending from the first main surface side of wafer 10 to the second main surface.
  • a reverse blocking type in which a p-type isolation region formed on the first main surface of wafer 10 and a p-type collector layer are electrically connected by a p-type layer. It can apply to the manufacturing method of IGBT. Therefore, the reverse of providing a deep diffusion layer reaching from the first main surface side of wafer 10 to the second main surface without performing heat treatment at a temperature of 1300 ° C. for 100 hours or more for forming a p-type separation region A reverse blocking IGBT having a reverse withstand voltage similar to that of the blocking IGBT can be manufactured with a good yield rate.
  • FIG. 3 is a cross-sectional view showing the cross-sectional shape of the groove according to the second embodiment.
  • the semiconductor device manufacturing method according to the second embodiment is different from that of the first embodiment in that the bottom corner 31a is formed as a groove formed in the separation structure portion of the element formation region 1 of the wafer 10, as shown in FIG. To form a groove 31 having an arc shape.
  • Such a groove 31 is formed, for example, by deforming the bottom corner portion of the groove formed in the isolation structure portion of the element formation region 1 of the wafer 10 into a circular shape.
  • the first embodiment for example, wet etching is performed using the resist mask 11 as a mask, and the p-type formed in the isolation structure portion of the element formation region 1 on the second main surface of the wafer 10 A groove is formed to reach the separation area 4. Then, for example, a laser is irradiated to the bottom corner portion of the groove to deform it into a circular shape. As a result, a groove 31 having a circular arc shape on the bottom surface corner 31a is formed. Not only the bottom surface corner portion 31 a of the groove 31 but also the bottom surface of the groove 31 may be arc-shaped to form, for example, the groove 31 having a U-shaped cross-sectional shape.
  • the etching may be performed twice and the bottom corner portion of the groove may be deformed into a circular shape by the second etching.
  • first, wet etching is performed as in the first embodiment (first etching), and a groove reaching the p-type isolation region 4 is formed on the second main surface of the wafer 10.
  • second etching isotropic etching such as dry etching is performed (second etching) to deform the bottom corner portion of the groove into a circular shape.
  • the dimension of the groove 31 is, for example, the same as the dimension of the groove according to the first embodiment.
  • the configuration of the reverse blocking IGBT other than the groove 31 formed in the wafer 10 is the same as the configuration of the reverse blocking IGBT formed in the wafer of the first embodiment.
  • the manufacturing method of the reverse blocking IGBT except the method of forming the groove 31 according to the second embodiment is the same as the manufacturing method of the reverse blocking IGBT according to the first embodiment.
  • the same effect as the method of manufacturing a semiconductor device according to the first embodiment can be obtained. Further, by making the shape of the bottom surface corner portion 31a of the groove 31 of the wafer 10 circular, stress applied to the bottom surface corner portion 31a of the groove 31 of the wafer 10 at the time of wafer handling and wafer handling during wafer processing of the wafer 10. Can be further reduced. Therefore, cracking of the wafer 10 can be further reduced.
  • FIG. 4 is a cross-sectional view showing the cross-sectional shape of the groove according to the third embodiment.
  • the semiconductor device manufacturing method according to the third embodiment is different from that of the first embodiment in the portion corresponding to the bottom of the groove formed in the isolation structure portion of the element formation region 1 of the wafer 10, as shown in FIG.
  • the groove 32 is formed so that the thickness of the wafer 10 is partially thickened.
  • Such grooves 32 are formed, for example, between two adjacent grooves, such that two grooves are arranged between the adjacent element formation regions 1 in the short direction of the formation region of the grooves 32. It is formed by reducing the protrusion to a predetermined height.
  • the groove 32 is formed, for example, as follows.
  • FIG. 5 is a cross-sectional view showing the state of the groove in the process of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 6 is a plan view showing the state of the wafer in the process of manufacturing the semiconductor device according to the third embodiment.
  • the first resist mask 11 in which the formation region of the groove 32 is opened is formed on the first main surface of the wafer 10, and provided in the central portion in the formation region of the groove 32.
  • a second resist mask 12 is formed which covers only the upper side of the dicing lines (not shown).
  • the etching speed at which the portion under the second resist mask 12 of the wafer 10 is removed by the second resist mask 12 covering the central portion of the formation region of the groove 32 is the opening of the first and second resist masks 11 and 12 It is slower than the etching rate for removing the wafer 10 exposed to the portion.
  • the grooves 32 separated into two grooves are formed by the projections 32 a that project from the bottom of the grooves 32 corresponding to the second resist mask 12.
  • the height of the protrusion 32 a protruding from the bottom of the groove 32 is lowered, and a gap is generated between the upper end of the protrusion 32 a and the second resist mask 12.
  • two grooves are connected in the space above the protrusion 32a, so that the groove 32 having a cross-sectional shape in which the bottom surface partially protrudes is formed by the protrusion 32a.
  • the first width w31 in the short direction of the opening of the groove 32 may be, for example, 155 ⁇ m.
  • the second width w32 in the short direction of the bottom surface of the groove 32 may be, for example, 100 ⁇ m.
  • the third width w33 in the short direction of the protrusion 32a remaining on the bottom of the groove 32 after the end of etching is preferably such a width as to be removed by the dicing blade when dicing the wafer 10. The reason is that the bottom surface of the groove 32 formed at the end of the element of the completed reverse blocking IGBT cut into chips by dicing can be made flat.
  • the third width w33 in the short direction of the protrusion 32a remaining on the bottom of the groove 32 after the end of etching may be, for example, 20 ⁇ m to 30 ⁇ m.
  • the first and second resist masks 11 and 12 for forming the groove 32 may be connected to each other at an arbitrary position such as an end portion in the longitudinal direction of the groove 32 as shown in FIG.
  • the connection of the first and second resist masks 11 and 12 can prevent the second resist mask 12 from drifting in the etching bath when the wafer 10 is etched. Therefore, the second resist mask 12 floating in the etching bath can be prevented from reattaching to the wafer 10 as a deposit. In addition, the deterioration of the etching bath due to the second resist mask 12 floating in the etching bath can be prevented.
  • the configuration of the reverse blocking IGBT other than the groove 32 formed in the wafer 10 is the same as the configuration of the reverse blocking IGBT formed in the wafer of the first embodiment.
  • the manufacturing method of the reverse blocking IGBT except the method of forming the groove 32 according to the third embodiment is the same as the manufacturing method of the reverse blocking IGBT according to the first embodiment.
  • the same effect as the method of manufacturing a semiconductor device according to the first embodiment can be obtained.
  • the thickness of the wafer 10 in a portion corresponding to the bottom surface of the groove 32 which is likely to be cracked can be formed thicker than in the prior art. This can further reduce the breakage of the wafer 10 during wafer processing, wafer transfer, and wafer handling.
  • FIG. 7 is a plan view showing a planar shape of a groove according to the fourth embodiment.
  • the semiconductor device manufacturing method according to the fourth embodiment is different from that of the first embodiment in the corner portion 1a of the element formation region 1 closest to the outer peripheral end 2 of the wafer 10, as shown in FIG.
  • the fourth width w12 of the opening of the groove 33 up to the side wall corner 33a of the groove 33 facing 1a is narrower than the first width w21 of the opening of the other part of the groove 33.
  • the sidewall corner 33a of the groove 33 closest to the outer peripheral end 2 of the wafer 10 is formed into an arc-like plane shape.
  • FIG. 8 is a plan view showing another example of the planar shape of the groove according to the fourth embodiment.
  • the fourth width w12 of the groove 33 is made narrower than the first width w21 by making the side wall corner portion 34 a of the groove 34 closest to the outer peripheral end 2 of the wafer 10 chamfered. May be
  • Such grooves 33 and 34 appropriately set the pattern of a portion corresponding to the fourth width w12 of the groove 33 of the resist mask for forming the grooves 33 and 34, for example, and wet etching is performed using the resist mask as a mask. It is formed by doing.
  • the side wall corners of the grooves 33 and 34 are formed so that the side wall corner portions 33a and 34a of the grooves 33 and 34 do not remain at the element end of the reverse blocking IGBT after dicing of the wafer 10. It is preferable to appropriately set the planar shape of the portions 33a and 34a.
  • the dimensions of the grooves 33 and 34 other than the side wall corner portions 33a and 34a are, for example, the same as the dimensions of the grooves according to the first embodiment.
  • the configuration of the reverse blocking IGBT other than the grooves 33 and 34 formed on the wafer 10 is the same as the configuration of the reverse blocking IGBT formed on the wafer of the first embodiment.
  • the manufacturing method of the reverse blocking IGBT except the method of forming the grooves 33 and 34 according to the fourth embodiment is the same as the manufacturing method of the reverse blocking IGBT according to the first embodiment.
  • the same effect as the method of manufacturing a semiconductor device according to the first embodiment can be obtained. Further, as described above, by setting the fourth width w12, the shortest distances w41 and w51 between the groove and the outer peripheral edge of the wafer can be increased. Therefore, the number of element formation regions 1 arranged on one wafer 10 can be increased. Therefore, the number of chips cut out from one wafer 10 can be increased.
  • FIG. 9 is a characteristic diagram showing the crack occurrence rate of the wafer.
  • the reverse blocking IGBT is manufactured on the wafer 10 by variously changing the shortest distance w11 between the groove and the outer peripheral edge of the wafer. The incidence of cracking was measured for each of the wafers 10 having different shortest distances w11 between the groove and the outer peripheral edge of the wafer.
  • the withstand voltage class of the reverse blocking IGBT is 1700V.
  • the thickness (including the emitter electrode) on the active region side of the reverse blocking IGBT is 190 ⁇ m.
  • the thickness (not including the emitter electrode) on the active region side of the reverse blocking IGBT is 180 ⁇ m.
  • the thickness on the side of the separation structure of the reverse blocking IGBT is 100 ⁇ m.
  • the shortest distance w11 between the groove and the outer peripheral edge of the wafer was variously changed in the range of 9 mm or less.
  • the crack occurrence rate of the wafer 10 is reduced by setting the shortest distance w11 between the groove and the outer peripheral edge of the wafer to 7 mm or more. Also, although not shown, the wafer in which the reverse blocking IGBT having a withstand voltage class of less than 1700 V is formed has a lower crack occurrence rate than the wafer 10 in which the reverse blocking IGBT having a withstand voltage class 1700 V is formed. It has been confirmed.
  • the setting condition of the shortest distance w11 between the groove and the outer peripheral edge of the wafer for reducing the crack occurrence rate of the wafer 10 in which the reverse blocking IGBT of withstand voltage class 1700V is formed is reverse reverse IGBT of less than withstand voltage class 1700V. Even when applied to the formed wafer, the setting condition is to reduce the incidence of cracking of the wafer. Therefore, it was verified that by setting the shortest distance w11 between the groove and the outer peripheral edge of the wafer to 7 mm or more, the crack occurrence rate of the wafer in which the reverse blocking IGBT less than the withstand voltage class 1700 V is formed can be reduced.
  • FIG. 10 is a cross-sectional view schematically showing an end shape of a wafer outer peripheral end according to the embodiment.
  • the p-type collector region and the p-type are formed on the second main surface side of wafer 10 from the process of forming the front surface element structure and the like of the reverse blocking IGBT on the first main surface side of wafer 10. The process was carried out to form a layer. Then, after removing the protection resist for protecting the front surface element structure of the first main surface of wafer 10 and the resist mask for forming a groove in the second main surface of wafer 10, the outer peripheral edge of wafer 10 The end shape of the part 2 was observed.
  • the wafer 10 is processed until the p-type collector region and the p-type layer are formed on the wafer 10, and the reverse blocking IGBT of withstand voltage class 1200 V is formed (hereinafter referred to as the first wafer)
  • a wafer 10 (hereinafter, referred to as a second wafer) on which a reverse blocking IGBT of withstand voltage class 1700 V is formed was prepared.
  • the thickness of the first wafer after thinning was 190 ⁇ m.
  • the thickness of the second wafer after thinning was 270 ⁇ m.
  • the shape of the end of the outer peripheral end 2 of such first and second wafers was observed.
  • FIGS. 10 (a) and 10 (b) show end shapes of the outer peripheral end 2 of the first and second wafers, respectively.
  • element structures and grooves are formed in the first and second wafers.
  • FIGS. 10A and 10B it is confirmed that the end shape of the outer peripheral end 2 of the first wafer has an acute angle compared to the end shape of the outer peripheral end 2 of the second wafer. It was done. Thus, the thickness of the first wafer is thinner than the second wafer.
  • the end shape of the outer peripheral end 2 of the first wafer has an acute angle as compared with the end shape of the second wafer.
  • the first wafer deforms more easily than the second wafer, and the partition in the wafer carrier The friction due to contact with the part is less than in the case of the second wafer. As a result, it is estimated that the first wafer has a lower crack occurrence rate than the second wafer.
  • the thickness of a wafer on which a reverse blocking IGBT with a withstand voltage class less than 1700 V, such as the first wafer, is formed is the second wafer on which a reverse stop IGBT with a withstand voltage class 1700 V is formed according to the withstand voltage class. Also becomes thinner. Therefore, a reverse blocking IGBT of withstand voltage class 1700 V is formed at the outer peripheral end 2 of the wafer on which the reverse blocking IGBT of less than the withstand voltage class 1700 V, such as the first wafer, is formed.
  • the shape of the end portion is more acute than that of the outer peripheral end portion 2 of the second wafer.
  • the wafer in which the reverse blocking IGBT having a withstand voltage class less than 1700 V is formed has a lower crack occurrence rate than the second wafer in which the reverse blocking IGBT having a withstand voltage class 1700 V is formed.
  • the reverse blocking IGBT is described above as an example in the present invention, the present invention is not limited to the embodiment described above, and can be applied to a semiconductor device having a groove at an end portion of the element.
  • the method for manufacturing a semiconductor device according to the present invention is used in industrial fields such as general-purpose inverters, AC servos, uninterruptible power supplies, switching power supplies, etc., and in consumer electronics fields such as microwave ovens, rice cookers or strobes. It is useful for manufacturing power semiconductor devices.

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Abstract

　ウエハ（１０）の第１主面に、逆阻止型ＩＧＢＴのおもて面素子構造、耐圧構造部のおもて面素子構造、分離構造部のｐ型分離領域を形成する。逆阻止型ＩＧＢＴのおもて面素子構造および耐圧構造部のおもて面素子構造は、ウエハ（１０）の素子形成領域（１）に形成される。分離構造部のｐ型分離領域は、素子形成領域（１）の素子端部側に耐圧構造部を囲むように形成される。つぎに、ウエハ（１０）の第２主面側からウエハ（１０）を薄板化した後、ウエハ（１０）の第２主面にｐ型分離領域に達する溝（３）を形成する。このとき、溝（３）の長手方向の端部がウエハ（１０）の外周端部（２－１ａ，２－２ａ，２－１ｂ，２－２ｂ）に達しないように当該溝（３）を形成する。つぎに、ウエハ（１０）の第２主面にｐ型コレクタ層を形成するとともに、溝（３）の側壁にｐ型コレクタ層およびｐ型分離領域に接するｐ型層を形成することで逆阻止型ＩＧＢＴが完成する。

Description

半導体装置の製造方法
　この発明は、半導体装置の製造方法に関する。
　従来、電力用半導体素子の一つであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を有するワンチップのパワー素子である。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。
　また、ＡＣ（交流）／ＡＣ変換を行うため、直接リンク形変換回路等のマトリックスコンバータの用途に双方向スイッチング素子を使用することにより、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図る研究がなされるようになった。そこで、逆耐圧を有するＩＧＢＴを逆並列接続することにより前記双方向スイッチング素子を構成するために、逆耐圧を有するＩＧＢＴ（以下、逆阻止型ＩＧＢＴとする）が要望されている。このような逆阻止型ＩＧＢＴの構成について説明する。
　図１１は、逆阻止型ＩＧＢＴの構成の要部を示す断面図である。図１１には、逆阻止型ＩＧＢＴ１００の耐圧構造部１１０近傍の断面構造を示す。逆阻止型ＩＧＢＴ１００は、活性領域（不図示）と、耐圧を保持するための耐圧構造部１１０と、逆耐圧を保持するための分離構造部１２０と、を備える。耐圧構造部１１０は活性領域を囲み、分離構造部１２０は耐圧構造部１１０を囲む。活性領域において、ｎ型ドリフト領域となる半導体基板１０１の第１主面（おもて面）にはＩＧＢＴのＭＯＳゲート構造やエミッタ電極（不図示）が形成されている。
　耐圧構造部１１０において、半導体基板１０１の第１主面の表面層には、ｐ型フィールドリミッティングリング１１１およびｐ型チャネルストッパー１１２が形成されている。ｐ型チャネルストッパー１１２は、耐圧構造部１１０の素子端部側に形成されている。ｐ型フィールドリミッティングリング１１１およびｐ型チャネルストッパー１１２には、それぞれ導電膜１１３が接続されている。各導電膜１１３は、層間絶縁膜１１４によって互いに絶縁されている。
　半導体基板１０１の第２主面（裏面）の表面層には、活性領域から耐圧構造部１１０にわたってｐ型コレクタ層１０２が形成されている。そして、逆阻止型ＩＧＢＴ１００の逆耐圧を保持するためには、半導体基板１０１の第２主面側に設けられたｐ型コレクタ層１０２と、半導体基板１０１の第１主面側に設けられたｐ型チャネルストッパー１１２とが接続されている必要がある。このため、半導体基板１０１の素子端部の分離構造部１２０には、ｐ型コレクタ層１０２とｐ型チャネルストッパー１１２とに接するｐ型分離領域１２１が形成される。
　ｐ型分離領域１２１は、例えば、半導体基板１０１の第１主面側から第２主面にまで達する深い拡散によって、半導体基板１０１の厚さと同じ深さの拡散層として形成することができる。このようにｐ型分離領域１２１となる拡散層を形成する場合、耐圧クラスごとのｎ型ドリフト領域の厚さに応じた深さで拡散層を形成する必要がある。具体的には、ｐ型分離領域１２１となる拡散層の深さは、６００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて１２０μｍ以上とし、１２００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて２００μｍ以上とする必要がある。しかしながら、１２０μｍ以上の深さで拡散層を形成するためには、１３００℃の温度で１００時間以上の熱処理を行う必要があるので実用的ではない。
　このような問題を解消するため、図１１に示すように、半導体基板１０１の第１主面側から第２主面に形成された溝１３０に達する深さで半導体基板１０１の厚さよりも浅く形成されたｐ型分離領域１２１と、溝１３０の側壁部に形成されたｐ型層１３１とによって、ｐ型コレクタ層１０２とｐ型チャネルストッパー１１２とを接続した逆阻止型ＩＧＢＴ１００が公知である。このように溝１３０の側壁部にｐ型層１３１が形成されていることにより、逆阻止型ＩＧＢＴ１００は、半導体基板１０１の第１主面側から第２主面にまで達する深い拡散層を備えた逆阻止型ＩＧＢＴと同程度の逆耐圧を得ることができる。
　具体的には、逆阻止型ＩＧＢＴ１００は、例えば、次のように作製（製造）される。まず、半導体基板１０１の第１主面側から第２主面に達しない所定の深さでｐ型分離領域１２１を形成する。つぎに、半導体基板１０１の第１主面にＭＯＳゲート構造やエミッタ電極などのおもて面素子構造および耐圧構造部１１０のおもて面素子構造を形成する。耐圧構造部１１０のおもて面素子構造として形成されるｐ型チャネルストッパー１１２は、ｐ型分離領域１２１に接するように形成される。
　つぎに、半導体基板１０１の第２主面側からｐ型分離領域１２１に達する溝１３０を形成する。溝１３０は、耐圧構造部１１０を囲むように形成される。そして、半導体基板１０１の第２主面の表面層にｐ型コレクタ層１０２を形成するとともに、溝１３０の側壁部の表面層に、ｐ型コレクタ層１０２およびｐ型分離領域１２１に接するｐ型層１３１を形成する。その後、ｐ型コレクタ層１０２およびｐ型層１３１に接するコレクタ電極（不図示）を形成する。
　このような逆阻止型ＩＧＢＴ１００は、ウエハの各素子形成領域にそれぞれ形成される。溝１３０は、ウエハの素子形成領域を囲むダイシングライン上に形成される。そして、溝１３０の底面の短手方向の幅よりも狭い幅を有するダイシングブレードを用いて溝１３０に沿ってウエハをダイシングし、ウエハに形成された複数の逆阻止型ＩＧＢＴ１００をそれぞれチップ状に切り出す。これにより、逆阻止型ＩＧＢＴ１００が完成する。
　逆阻止型ＩＧＢＴの製造方法として、次の方法が提案されている。ＩＧＢＴのプレーナ型の耐圧構造の外側にポジティブベベル構造を形成する。プレーナ型の耐圧構造で順方向耐圧を出し、ポジティブベベル構造で逆方向耐圧を出す。ベベル面（半導体基板の端面）にｐ領域を形成することで、逆方向耐圧を有する半導体装置が得られる（例えば、下記特許文献１参照。）。
　つぎに、逆阻止型ＩＧＢＴ１００が形成されたウエハにおける溝１３０の配置について説明する。図１２は、従来の半導体装置の製造途中のウエハの状態を示す説明図である。図１２の上側に、ウエハ２００の第２主面に形成された溝１３０の平面レイアウトを点線で示す。図１２の中央および下側に、切断線ＡＡ－ＡＡ’，ＢＢ－ＢＢ’で切断したウエハ２００の断面構造を示す。切断線ＡＡ－ＡＡ’で切断した断面は、溝１３０をその短手方向に複数の素子形成領域２０１を横切るように切断した断面構造である。切断線ＢＢ－ＢＢ’で切断した断面は、溝１３０をその長手方向に切断した断面構造である。
　図１２に示すように、ウエハ２００の各素子形成領域２０１に逆阻止型ＩＧＢＴ（不図示）が形成されることにより、ウエハ２００の第２主面に格子状に溝１３０が形成される。溝１３０は、ウエハ２００の外周端部（側面）２０２に達するように形成される。具体的には、切断線ＡＡ－ＡＡ’で切断したウエハ２００の断面においては、溝１３０は、ウエハ２００の第２主面に一定の間隔で形成され、ウエハ２００の第２主面の外周端部２０２－１ａ，２０２－２ａには形成されていない。
　一方、切断線ＢＢ－ＢＢ’で切断したウエハ２００の断面においては、溝１３０は、ウエハ２００の第２主面の外周端部２０２－１ｂから他方の外周端部２０２－２ｂにわたって形成され、ウエハ２００を横方向（素子の深さ方向に垂直な方向）に貫通する。このため、切断線ＢＢ－ＢＢ’で切断したウエハ２００の断面において、ウエハ２００の厚さは一様に薄くなる。
　ウエハに素子構造を形成する方法として、素子領域を確定するリソグラフィー工程において、エッチングマスクとなる絶縁膜を堆積した半導体基板上にフォトレジストを塗布する工程と、有効チップを露光し、かつ、有効チップ外のウエハ周辺部を、有効チップと同じレチクルを用いてダミーとして露光した上で現像し、被エッチング面積がウエハ全体の６０％以上となる最小数だけ露光して被エッチング領域とする工程とを備えた方法が提案されている（例えば、下記特許文献２参照。）。
　また、別の方法として、半導体ウエハの有効処理領域内に位置し、半導体集積回路装置を構成する製品チップが形成される製品チップ領域、および、前記半導体ウエハの外周部に位置し、前記製品チップとはならない不完全チップが形成される擬似チップ領域を含む半導体ウエハを処理する半導体集積回路装置の製造方法であって、前記製品チップ領域の絶縁膜に半導体集積回路素子を構成する導電性の素子構成部材が形成される凹部を形成すると同時に、前記周辺チップ領域の絶縁膜に前記凹部のパターン寸法の２倍以上１ｍｍ以下の擬似凹部を形成する第１の工程と、前記半導体ウエハの全面に前記凹部および擬似凹部の内面を含む前記絶縁膜の表面に導電膜を堆積し、前記導電膜をＣＭＰ法により研磨して前記絶縁膜の表面の前記導電膜を除去することにより前記凹部内面および疑似凹部内面に導電性の素子形成部材を形成する第２の工程と、を含む方法が提案されている（例えば、下記特許文献３参照。）。
　さらに、ウエハに溝を形成する方法として、レジストパターンをマスクとして配線パターンを形成する際に、ウエハ周辺部の無効パターン領域にもレジストパターンを部分的に形成する方法が提案されている（例えば、下記特許文献４参照。）。
特開２００１－１８５７２７号公報 特許第３２８５１４６号公報 特許第３５５６４３７号公報 特開２００４－２０７５５３号公報
　しかしながら、本発明者らが鋭意研究を重ねた結果、次のような問題が生じることが新たに判明した。上述した図１２の切断線ＢＢ－ＢＢ’で切断した断面に示すようにウエハ２００の外周端部２０２に達する溝１３０を形成した場合、ウエハプロセス処理中やウエハ搬送時、ウエハハンドリング時に、高い頻度でウエハ２００に割れが生じた。ウエハ２００の割れは、ウエハ２００の外周端部２０２近傍の溝１３０を基点として生じることが確認された。割れの生じたウエハ２００は、その後のウエハプロセスの製造ラインに載せることができない。したがって、ウエハ２００の良品率が低下するという問題が生じる。
　この発明は、上述した従来技術による問題点を解消するため、半導体ウエハの割れを低減させることのできる半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体ウエハの第１主面に、半導体素子のゲート電極からなるＭＯＳゲート構造および第１電極と、前記半導体素子の耐圧を保持するための耐圧構造部と、前記半導体素子および前記耐圧構造部を囲む第２導電型の第１半導体領域と、を形成する工程を行う。つぎに、前記半導体ウエハの第２主面から前記第１半導体領域に達する溝を形成する工程を行う。つぎに、前記半導体ウエハの第２主面に第２導電型の第２半導体領域を形成するとともに、前記溝の側壁に前記第１半導体領域および前記第２半導体領域に電気的に接する第２導電型の第３半導体領域を形成する工程を行う。つぎに、前記第２半導体領域に電気的に接する第２電極を形成する工程を行う。このとき、前記溝を形成する工程では、前記半導体ウエハの外周端部から内側に所定の幅で当該半導体ウエハを残し、当該前記半導体ウエハの外周端部よりも当該半導体ウエハの内側に前記溝を形成する。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝を形成する工程では、前記溝の側壁から前記半導体ウエハの外周端部までの距離を７ｍｍ以上残すように前記溝を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝の断面形状は、台形状または円形状であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝を形成する工程では、前記溝の底部に対応する部分の前記半導体ウエハの厚さが部分的に厚くなるように前記溝を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝を形成する工程では、前記半導体素子および前記耐圧構造部を囲むように前記溝を形成することを特徴とする。
　上述した発明によれば、ウエハに形成された半導体素子および耐圧構造部を囲む溝を当該ウエハに形成する際に、溝の長手方向の端部がウエハの外周端部に達しないように当該溝を形成する。このため、ウエハプロセス処理中やウエハ搬送時、ウエハハンドリング時に、ウエハに割れが生じることを低減することができる。
　本発明にかかる半導体装置の製造方法によれば、半導体ウエハの割れを低減させることができるという効果を奏する。
図１は、実施の形態１による半導体装置の製造途中のウエハの状態を示す説明図である。 図２は、実施の形態１にかかる溝の断面形状について示す断面図である。 図３は、実施の形態２にかかる溝の断面形状について示す断面図である。 図４は、実施の形態３にかかる溝の断面形状について示す断面図である。 図５は、実施の形態３による半導体装置の製造途中の溝の状態を示す断面図である。 図６は、実施の形態３による半導体装置の製造途中のウエハの状態を示す平面図である。 図７は、実施の形態４にかかる溝の平面形状について示す平面図である。 図８は、実施の形態４にかかる溝の平面形状の別の一例について示す平面図である。 図９は、ウエハの割れ発生率について示す特性図である。 図１０は、実施例にかかるウエハ外周端部の端部形状について模式的に示す断面図である。 図１１は、逆阻止型ＩＧＢＴの構成の要部を示す断面図である。 図１２は、従来の半導体装置の製造途中のウエハの状態を示す説明図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　図１は、実施の形態１による半導体装置の製造途中のウエハの状態を示す説明図である。図１の上側に、半導体装置が形成された状態のウエハ１０の平面図を示す。図１において、切断線Ａ－Ａ’で切断したウエハ１０の断面は、溝３をその短手方向に複数の素子形成領域１を横切るように切断した断面構造である（図１中央の断面図）。切断線Ｂ－Ｂ’で切断したウエハ１０の断面は、溝３をその長手方向に切断した断面構造である（図１下側の断面図）。また、図２は、実施の形態１にかかる溝の断面形状について示す断面図である。
　図１に示すように、ウエハ１０の各素子形成領域１には、それぞれ半導体装置の素子構造（不図示）が形成される。ウエハ１０に形成される半導体装置は、例えば、逆耐圧を有するＩＧＢＴ（逆阻止型ＩＧＢＴ）である（図１１参照）。逆阻止型ＩＧＢＴは、オン状態のときに電流が流れる活性領域と、耐圧を保持するための耐圧構造部と、逆耐圧を保持するための分離構造部と、を備える。すなわち、活性領域、耐圧構造部および分離構造部は、各素子形成領域１内に形成される。
　各素子形成領域１の活性領域において、ｎ型ドリフト領域となるｎ型のウエハ１０の第１主面（おもて面）には、ベース領域、エミッタ領域、ゲート絶縁膜、ゲート電極からなるＭＯＳゲート構造およびエミッタ電極（第１電極）など、例えばＩＧＢＴのおもて面素子構造が形成される。
　耐圧構造部は、活性領域を囲むように形成される。各素子形成領域１の耐圧構造部において、ウエハ１０の第１主面の表面層には、ｐ型フィールドリミッティングリングおよびｐ型チャネルストッパーなどの耐圧構造部のおもて面素子構造が形成される。ｐ型チャネルストッパーは、ｐ型フィールドリミッティングリングと離れて、耐圧構造部の素子端部側に形成される。ｐ型フィールドリミッティングリングおよびｐ型チャネルストッパーには、それぞれ導電膜が接続される。各導電膜は、層間絶縁膜によって互いに絶縁される。
　分離構造部は、各素子形成領域１の素子端部側に耐圧構造部を囲むように形成される。各素子形成領域１の分離構造部において、ウエハ１０の第１主面の表面層には、ウエハ１０の第２主面に達しない所定の深さで逆阻止型ＩＧＢＴの逆耐圧を保持するためｐ型分離領域（第１半導体領域）が形成される。ｐ型分離領域は、例えばイオン注入および熱処理による拡散によって形成される。また、ｐ型分離領域は、ｐ型チャネルストッパーに接するように形成される。
　そして、ウエハ１０は、上述したように第１主面側に逆阻止型ＩＧＢＴのおもて面素子構造、耐圧構造部のおもて面素子構造および分離構造部が形成された後、第２主面（裏面）側から薄板化される。薄板化されたウエハ１０の第２主面には、ｐ型分離領域に達する溝３が形成される。溝３は、ウエハ１０の第２主面の外周端部（側面）２に達しないように形成される。すなわち、溝３は、ウエハの横方向（素子の深さ方向に垂直な方向）に貫通しないように形成される。また、溝３は、活性領域および耐圧構造部を囲むように、例えばウエハ１０の素子形成領域１を囲むダイシングライン上に形成される。
　具体的には、溝３は、ウエハ１０の第２主面に形成したレジストマスクをマスクとして、例えばウェットエッチングやドライエッチングによって形成される。また、溝３は、ウエハ１０の外周端部２から内側に所定の幅で当該ウエハ１０を残すように、ウエハ１０の外周端部よりも内側に形成される。すなわち、溝３は、溝３の長手方向の端部がウエハ１０の外周端部２－１ａ，２－２ａ，２－１ｂ，２－２ｂに達しないように形成される。このように溝３を形成することにより、ウエハ１０のダイシング時におけるウエハ１０の割れを低減することができる。
　ウエハ１０の外周端部２から内側に残される部分の幅、すなわち、ウエハ１０の外周端部２からウエハ１０の外周端部２に最も近い溝３の側壁上端までの距離（以下、溝・ウエハ外周端部間の最短距離とする）ｗ１１は、１２００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて５ｍｍ以上であり、１７００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて７ｍｍ以上であるのが好ましい。溝・ウエハ外周端部間の最短距離ｗ１１を大きくしすぎた場合、１枚のウエハ１０から切り出されるチップ枚数が減少してコストが増大するため、逆阻止型ＩＧＢＴの構成や耐圧クラスに合わせて溝・ウエハ外周端部間の最短距離ｗ１１を適宜変更するのが好ましい。
　薄板化後のウエハ１０の厚さは、１２００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて例えば１９０μｍ程度であり、１７００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて例えば２７０μｍ程度であってもよい。溝３の深さｔは、１２００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて８５μｍ以下であり、１７００Ｖ耐圧クラスの逆阻止型ＩＧＢＴにおいて１７５μｍ以下であってもよい。溝３の形成方法については後述する。溝３が形成されたウエハ１０の断面形状については後述する。
　また、ウエハ１０の第２主面の表面層には、溝３を形成するためのレジストマスクが除去された後に、活性領域から耐圧構造部にわたって逆阻止型ＩＧＢＴのｐ型コレクタ層（第２半導体領域：不図示）が形成される。そして、溝３の側壁部の表面層には、ｐ型コレクタ層およびｐ型分離領域に接するｐ型層（第３半導体領域）が形成される。すなわち、ウエハ１０の第１主面側から所定の深さで形成されたｐ型分離領域と、溝３の側壁部に形成されたｐ型層とによって、ｐ型コレクタ層とｐ型チャネルストッパーとが接続される。ｐ型層は、例えばｐ型コレクタ層と同時に形成される。
　さらに、ウエハ１０の第２主面側には、ｐ型コレクタ層およびｐ型層に接するコレクタ電極（第２電極）が形成される。コレクタ電極は、例えば、化学気相成長法やスパッタリング法などの物理気相成長法によって形成される。このようにして、図１上側の平面図に点線で示すように、ウエハ１０の第２主面に、ウエハ１０の外周端部２に達しないように格子状に溝３が形成される。その後、ウエハ１０は、溝３の底面の短手方向の幅よりも狭い幅を有するダイシングブレードを用いてダイシングラインに沿ってダイシングされチップ状に切断される。これにより、ウエハ１０の各素子形成領域１に形成された逆阻止型ＩＧＢＴが個々のチップに切断され、逆阻止型ＩＧＢＴが完成する。
　つぎに、例えばウェットエッチングによって溝３の形成方法について説明する。まず、逆阻止型ＩＧＢＴのおもて面素子構造（耐圧構造部のおもて面素子構造および分離構造部のｐ型分離領域も含む）が形成されたウエハ１０の第１主面を保護レジストによって保護する。そして、保護レジストの表面にテープを貼り付ける。逆阻止型ＩＧＢＴのおもて面素子構造、耐圧構造部のおもて面素子構造および分離構造部のｐ型分離領域は、例えば従来と同様の方法で形成されてもよい。つぎに、ウエハ１０のテープが貼り付けられた第１主面側を下にして、ウエハ１０を例えばステージに固定する。
　つぎに、例えば研削またはエッチングによって、ウエハ１０の第２主面側からウエハ１０を均一に除去してウエハ１０を薄板化する。ウエハ１０の第１主面に保護レジストが形成される際にウエハ１０の第１主面から側面および第２主面にまたがって保護レジストが形成されるが、ウエハ１０の裏面に形成された保護レジストは、ウエハ１０の第２主面側からウエハ１０が薄板化されることによって除去される。ウエハ１０を薄板化した後、ウエハ１０の第１主面からテープを剥離する。
　つぎに、フォトリソグラフィーによって、ウエハ１０の第２主面に、溝３の形成領域が開口するレジストマスクを形成する。レジストマスクの開口部は、ウエハ１０の第２主面に塗布されたレジストの、ウエハ１０の外周端部２から少なくとも溝・ウエハ外周端部間の最短距離ｗ１１分だけウエハ１０の内側までの領域に対応する部分には形成されない。つぎに、ウエハ１０全体をアルカリ溶液に浸漬してウェットエッチングを行い、レジストマスクの開口部に露出するウエハ１０を除去する。これにより、ウエハ１０の第２主面に溝３が形成される。溝３は、ウエハ１０の第１主面に形成されたｐ分離領域に達する深さｔとなるように形成される。
　溝３を形成するためのレジストマスクは、溝３のパターンをレジストに露光および現像することによって形成されてもよい。具体的には、ステッパーを用いてウエハ１０の第２主面に塗布された例えばレジストを露光する。このとき、ウエハ１０の第２主面に塗布されたレジストの、ウエハ１０の外周端部２から少なくとも溝・ウエハ外周端部間の最短距離ｗ１１分だけウエハ１０の内側までの領域に対応する部分に溝３のパターンを露光しないように露光条件を設定する。
　つぎに、溝３が形成されたウエハ１０の断面形状について説明する。図１上側のウエハ１０の平面図に示すように、溝３は、ウエハ１０の外周端部２に達しないように格子状の平面レイアウトで配置される。このため、図１の中央および下側の切断線Ａ－Ａ’，Ｂ－Ｂ’で切断したウエハ１０の断面に示すように、ウエハ１０の外周端部２－１ａ，２－２ａ，２－１ｂ，２－２ｂにおける厚さは、ウエハ１０の中央部２－３ａ，２－３ｂの溝３が形成されている部分に比べて厚くなる。図１の切断線Ａ－Ａ’，Ｂ－Ｂ’で切断したウエハ１０の断面では、溝３の側壁は、ウエハ１０の第１主面に対して垂直に図示されているが、後述する図２に示すようにウエハ１０の第１主面に対して斜度を有する。
　具体的には、切断線Ａ－Ａ’で切断したウエハ１０の断面においては、溝３は、ウエハ１０の第２主面に一定の間隔で形成され、ウエハ１０の第２主面の外周端部２－１ａ，２－２ａには形成されていない。このため、切断線Ａ－Ａ’におけるウエハ１０の断面形状は、第２主面側に溝３による凹凸が形成される。ウエハ１０の、隣り合う溝３に挟まれた部分には、逆阻止型ＩＧＢＴおよび耐圧構造部の素子構造（不図示）が形成される。
　一方、切断線Ｂ－Ｂ’で切断したウエハ１０の断面においては、ウエハ１０の外周端部２－１ｂ，２－２ｂにおけるウエハ１０の厚さを残して溝３が形成される。具体的には、溝３は、ウエハ１０の第２主面の外周端部２－１ｂから他方の外周端部２－２ｂにわたって形成されず、ウエハ１０を横方向に貫通しない。このため、切断線Ｂ－Ｂ’におけるウエハ１０の断面形状は、中央部２－３ｂの厚さが一様に薄く除去され、外周端部２－１ｂ，２－２ｂが厚く残る凹部状となる。
　つぎに、ウエハ１０に形成される溝３の断面形状について説明する。図２に示すように、溝３は、溝３の開口部の短手方向の第１幅ｗ２１が溝３の底面の短手方向の第２幅ｗ２２よりも広い台形状の断面形状を有する。また、溝３の側壁に（１１０）面が露出するように溝３を形成するのが好ましい。その理由は、溝３の側壁を平坦な面にすることができるので、溝３の側壁に形成されるｐ型層の拡散深さを均一にすることができるからである。このような台形状の断面形状を有する溝３は、例えばウェットエッチングによって形成される。
　具体的には、溝３は、レジストマスク１１をマスクとして、異方性エッチングによってｐ型分離領域４に達する深さｔで形成される。異方性エッチングによって溝３の底面の延長線と溝３の側壁とのなす角θが鋭角になり、台形状の断面形状を有する溝３が形成される。第１幅ｗ２１は、例えば２５０μｍ程度であってもよい。第２幅ｗ２２は、例えば１００μｍ程度であってもよい。
　また、溝３の断面形状は、略矩形状としてもよい（不図示）。略矩形状の断面形状を有する溝３は、例えばドライエッチングによって形成される。具体的には、溝３は、レジストマスクをマスクとして、異方性エッチングによってｐ型分離領域に達する深さで形成される。異方性エッチングによって溝３を形成することによって、溝３の底面の延長線と溝３の側壁とのなす角θが略９０°程度となり、略矩形状の断面形状を有する溝３が形成される。
　以上、説明したように、実施の形態１にかかる半導体装置の製造方法によれば、ウエハ１０の素子形成領域１の分離構造部に溝３を形成する際に、溝３の長手方向の端部がウエハ１０の外周端部に達しないように当該溝３を形成する。このため、ウエハプロセス処理中やウエハ搬送時、ウエハハンドリング時に、ウエハ１０に割れが生じることを低減することができる。したがって、ウエハ１０の第１主面側から第２主面にまで達する深い拡散層を備えた逆阻止型ＩＧＢＴと比べて、ウエハ１０の良品率を向上することができる。
　また、実施の形態１にかかる半導体装置の製造方法によれば、ウエハ１０の第１主面に形成したｐ型分離領域とｐ型コレクタ層とをｐ型層によって電気的に接続した逆阻止型ＩＧＢＴの製造方法に適用することができる。このため、ｐ型分離領域を形成するための１３００℃の温度で１００時間以上の熱処理を行うことなく、ウエハ１０の第１主面側から第２主面にまで達する深い拡散層を備えた逆阻止型ＩＧＢＴと同程度の逆耐圧を有する逆阻止型ＩＧＢＴを良品率よく製造することができる。
（実施の形態２）
　図３は、実施の形態２にかかる溝の断面形状について示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１と異なるのは、図３に示すように、ウエハ１０の素子形成領域１の分離構造部に形成される溝として、底面コーナー部３１ａの形状を円弧状とした溝３１を形成することである。このような溝３１は、例えば、ウエハ１０の素子形成領域１の分離構造部に形成した溝の底面コーナー部を円形状に変形させることにより形成される。
　具体的には、まず、実施の形態１と同様に、レジストマスク１１をマスクとして例えばウェットエッチングを行い、ウエハ１０の第２主面に、素子形成領域１の分離構造部に形成されたｐ型分離領域４に達する溝を形成する。そして、この溝の底面コーナー部に例えばレーザーを照射して円形状に変形させる。これにより、底面コーナー部３１ａが円弧状の溝３１が形成される。溝３１の底面コーナー部３１ａだけでなく、溝３１の底面を円弧状にし、例えばＵ字状の断面形状を有する溝３１を形成してもよい。
　また、溝３１を形成する別の一例として、エッチングを２回行い、２回目のエッチングによって溝の底面コーナー部を円形状に変形させてもよい。具体的には、まず、実施の形態１と同様にウェットエッチングを行い（１回目のエッチング）、ウエハ１０の第２主面にｐ型分離領域４に達する溝を形成する。そして、レジストマスク１１を除去する。その後、ドライエッチングなどの等方性エッチングを行い（２回目のエッチング）、溝の底面コーナー部を円形状に変形させる。このように２回目にドライエッチングを行うことにより、１回目のエッチング時に溝内に突出するように溝の側壁上端にオーバーハングが形成されたとしても、このオーバーハングを２回目のエッチングによって除去することができる。
　溝３１の寸法は、例えば、実施の形態１にかかる溝の寸法と同様である。ウエハ１０に形成される溝３１以外の逆阻止型ＩＧＢＴの構成は、実施の形態１のウエハに形成される逆阻止型ＩＧＢＴの構成と同様である。実施の形態２にかかる溝３１の形成方法を除く逆阻止型ＩＧＢＴの製造方法は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造方法と同様である。
　以上、説明したように、実施の形態２によれば、実施の形態１にかかる半導体装置の製造方法と同様の効果を得ることができる。また、ウエハ１０の溝３１の底面コーナー部３１ａの形状を円弧状にすることにより、ウエハ１０のウエハプロセス処理中、ウエハ搬送時、ウエハハンドリング時にウエハ１０の溝３１の底面コーナー部３１ａにかかる応力をより低減することができる。したがって、ウエハ１０の割れをより低減させることができる。
（実施の形態３）
　図４は、実施の形態３にかかる溝の断面形状について示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１と異なるのは、図４に示すように、ウエハ１０の素子形成領域１の分離構造部に形成される溝の底面に対応する部分のウエハ１０の厚みが部分的に厚くなるように当該溝３２を形成することである。このような溝３２は、例えば、隣り合う素子形成領域１の間に溝３２の形成領域の短手方向に並ぶように２本の溝を形成し、この２本の溝の間に形成された突起部を所定の高さまで小さくすることにより形成される。
　具体的には、溝３２は、例えば、次のように形成される。図５は、実施の形態３による半導体装置の製造途中の溝の状態を示す断面図である。また、図６は、実施の形態３による半導体装置の製造途中のウエハの状態を示す平面図である。まず、図５に示すように、例えば、ウエハ１０の第１主面に、溝３２の形成領域が開口する第１レジストマスク１１を形成するとともに、溝３２の形成領域内に例えば中央部に設けられたダイシングライン（不図示）の上方のみを覆う第２レジストマスク１２を形成する。
　つぎに、第１，２レジストマスク１１，１２をマスクとして例えばウェットエッチングを行い、第１，２レジストマスク１１，１２の開口部に露出するウエハ１０を除去して、ウエハ１０の第２主面にｐ型分離領域４に達する溝３２を形成する。このとき、溝３２の形成領域の中央部を覆う第２レジストマスク１２によって、ウエハ１０の第２レジストマスク１２の下方の部分を除去するエッチング速度は、第１，２レジストマスク１１，１２の開口部に露出するウエハ１０を除去するエッチング速度よりも遅くなる。これにより、図５に示すように、第２レジストマスク１２に対応する溝３２の底面から突出する突起部３２ａによって２本の溝に分離された溝３２が形成される。
　その後、ウェットエッチングを続けることにより、溝３２の底面から突出する突起部３２ａの高さが低くなり、突起部３２ａの上端部と第２レジストマスク１２との間に隙間が生じる。これにより、図４に示すように、突起部３２ａの上方の空間で２本の溝が連結されるので、突起部３２ａによって底面が部分的に突出した断面形状を有する溝３２が形成される。溝３２の開口部の短手方向の第１幅ｗ３１は、例えば１５５μｍであってもよい。溝３２の底面の短手方向の第２幅ｗ３２は、例えば１００μｍであってもよい。
　エッチング終了後に溝３２の底面に残る突起部３２ａの短手方向の第３幅ｗ３３は、ウエハ１０のダイシング時にダイシングブレードによって除去される程度の幅であるのが好ましい。その理由は、ダイシングによってチップ状に切断された完成後の逆阻止型ＩＧＢＴの素子端部に形成される溝３２の底面を平坦な状態にすることができるからである。エッチング終了後に溝３２の底面に残る突起部３２ａの短手方向の第３幅ｗ３３は、例えば２０μｍ～３０μｍであってもよい。
　溝３２を形成するための第１，２レジストマスク１１，１２は、図６に示すように、溝３２の長手方向の端部など任意の箇所で互いに連結されていてもよい。第１，２レジストマスク１１，１２が連結されていることにより、ウエハ１０のエッチング時に第２レジストマスク１２がエッチング浴内を漂うことを防止することができる。このため、エッチング浴内を漂う第２レジストマスク１２が付着物としてウエハ１０に再付着することを防止することができる。また、エッチング浴内を漂う第２レジストマスク１２によるエッチング浴の劣化を防止することができる。
　ウエハ１０に形成される溝３２以外の逆阻止型ＩＧＢＴの構成は、実施の形態１のウエハに形成される逆阻止型ＩＧＢＴの構成と同様である。実施の形態３にかかる溝３２の形成方法を除く逆阻止型ＩＧＢＴの製造方法は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造方法と同様である。
　以上、説明したように、実施の形態３によれば、実施の形態１にかかる半導体装置の製造方法と同様の効果を得ることができる。また、割れの生じやすい溝３２の底面に対応する部分のウエハ１０の厚さを従来よりも厚く形成することができる。これにより、ウエハプロセス処理中、ウエハ搬送時、ウエハハンドリング時におけるウエハ１０の割れをより低減させることができる。
（実施の形態４）
　図７は、実施の形態４にかかる溝の平面形状について示す平面図である。実施の形態４にかかる半導体装置の製造方法が実施の形態１と異なるのは、図７に示すように、ウエハ１０の外周端部２に最も近い素子形成領域１のコーナー部１ａから当該コーナー部１ａに対向する溝３３の側壁コーナー部３３ａまでの溝３３の開口部の第４幅ｗ１２を、溝３３の他の部分の開口部の第１幅ｗ２１よりも狭くすることである。具体的には、例えば、ウエハ１０の外周端部２に最も近い溝３３の側壁コーナー部３３ａを円弧状の平面形状にする。
　また、図７に示す溝３３の変形例を示す。図８は、実施の形態４にかかる溝の平面形状の別の一例について示す平面図である。図８に示すように、ウエハ１０の外周端部２に最も近い溝３４の側壁コーナー部３４ａを面取りした平面形状にすることで、溝３３の第４幅ｗ１２を第１幅ｗ２１よりも狭くしてもよい。
　このような溝３３，３４は、例えば、溝３３，３４を形成するためのレジストマスクの溝３３の第４幅ｗ１２に対応する部分のパターンを適宜設定し、このレジストマスクをマスクとしてウェットエッチングを行うことで形成される。溝３３，３４を形成する際には、ウエハ１０のダイシング後の逆阻止型ＩＧＢＴの素子端部に、溝３３，３４の側壁コーナー部３３ａ，３４ａが残らないように溝３３，３４の側壁コーナー部３３ａ，３４ａの平面形状を適宜設定するのが好ましい。その理由は、溝３３，３４の側壁コーナー部３３ａ，３４ａが残ってしまった場合、チップ状の逆阻止型ＩＧＢＴの溝３３，３４が半田で充填されたときに、逆阻止型ＩＧＢＴの電気的特性に悪影響を及ぼすからである。
　溝３３，３４の側壁コーナー部３３ａ，３４ａ部分以外の寸法は、例えば、実施の形態１にかかる溝の寸法と同様である。ウエハ１０に形成される溝３３，３４以外の逆阻止型ＩＧＢＴの構成は、実施の形態１のウエハに形成される逆阻止型ＩＧＢＴの構成と同様である。実施の形態４にかかる溝３３，３４の形成方法を除く逆阻止型ＩＧＢＴの製造方法は、実施の形態１にかかる逆阻止型ＩＧＢＴの製造方法と同様である。
　以上、説明したように、実施の形態４によれば、実施の形態１にかかる半導体装置の製造方法と同様の効果を得ることができる。また、上述したように第４幅ｗ１２を設定することで、溝・ウエハ外周端部間の最短距離ｗ４１，ｗ５１を広げることができる。したがって、１枚のウエハ１０に配置される素子形成領域１の個数を増やすことができる。したがって、１枚のウエハ１０から切り出されるチップ枚数を増やすことができる。
（実施例１）
　つぎに、ウエハ１０の割れ発生率について検証する。図９は、ウエハの割れ発生率について示す特性図である。実施の形態１にしたがい、溝・ウエハ外周端部間の最短距離ｗ１１を種々変更してウエハ１０に逆阻止型ＩＧＢＴを作製した。溝・ウエハ外周端部間の最短距離ｗ１１の異なる各ウエハ１０について、それぞれ割れ発生率を測定した。逆阻止型ＩＧＢＴの耐圧クラスを１７００Ｖとした。逆阻止型ＩＧＢＴの活性領域側の厚さ（エミッタ電極を含む）を１９０μｍとした。逆阻止型ＩＧＢＴの活性領域側の厚さ（エミッタ電極を含まない）を１８０μｍとした。逆阻止型ＩＧＢＴの分離構造部側の厚さを１００μｍとした。溝・ウエハ外周端部間の最短距離ｗ１１を９ｍｍ以下の範囲で種々変更した。
　図９に示す結果より、溝・ウエハ外周端部間の最短距離ｗ１１を７ｍｍ以上とすることで、ウエハ１０の割れ発生率が低減することが確認された。また、図示を省略するが耐圧クラス１７００Ｖ未満の逆阻止型ＩＧＢＴが形成されたウエハは、耐圧クラス１７００Ｖの逆阻止型ＩＧＢＴが形成されたウエハ１０よりも割れ発生率が低いことが発明者らによって確認されている。このため、耐圧クラス１７００Ｖの逆阻止型ＩＧＢＴが形成されたウエハ１０の割れ発生率を低減する溝・ウエハ外周端部間の最短距離ｗ１１の設定条件は、耐圧クラス１７００Ｖ未満の逆阻止型ＩＧＢＴが形成されたウエハに適用した場合においてもウエハの割れ発生率を低減する設定条件となる。したがって、溝・ウエハ外周端部間の最短距離ｗ１１を７ｍｍ以上とすることで、耐圧クラス１７００Ｖ未満の逆阻止型ＩＧＢＴが形成されたウエハの割れ発生率を低減することができることが検証された。
（実施例２）
　つぎに、耐圧クラスが低いほどウエハ１０の割れ発生率が低くなることについて検証した。図１０は、実施例にかかるウエハ外周端部の端部形状について模式的に示す断面図である。実施の形態１にしたがい、ウエハ１０の第１主面側に逆阻止型ＩＧＢＴのおもて面素子構造などを形成する処理から、ウエハ１０の第２主面側にｐ型コレクタ領域およびｐ型層を形成するまでの処理を行った。そして、ウエハ１０の第１主面のおもて面素子構造を保護する保護レジスト、およびウエハ１０の第２主面に溝を形成するためのレジストマスクを除去した後の、ウエハ１０の外周端部２の端部形状を観察した。
　具体的には、ウエハ１０に上記ｐ型コレクタ領域およびｐ型層を形成するまでの処理を行い、耐圧クラス１２００Ｖの逆阻止型ＩＧＢＴが形成されたウエハ１０（以下、第１ウエハとする）と、耐圧クラス１７００Ｖの逆阻止型ＩＧＢＴが形成されたウエハ１０（以下、第２ウエハとする）とを準備した。第１ウエハの薄板化後の厚さを１９０μｍとした。第２ウエハの薄板化後の厚さを２７０μｍとした。このような第１，２ウエハの外周端部２の端部形状を観察した。
　図１０（ａ），１０（ｂ）に、それぞれ第１，２ウエハの外周端部２の端部形状を示す。図１０（ａ），１０（ｂ）においては図示を省略するが、第１，２ウエハには素子構造や溝が形成されている。図１０（ａ），１０（ｂ）に示すように、第１ウエハの外周端部２の端部形状は、第２ウエハの外周端部２の端部形状に比べて鋭角になることが確認された。このように、第１ウエハの厚さは第２ウエハよりも薄い。かつ、第１ウエハの外周端部２の端部形状は、第２ウエハの端部形状に比べて鋭角になっている。このため、例えば、ウエハをウエハキャリアに収納する際にウエハキャリア内の仕切り部にウエハ端部が接触したとしても、第１ウエハは、第２ウエハよりも容易に変形し、ウエハキャリア内の仕切り部との接触による摩擦が第２ウエハの場合よりも少ない。これにより、第１ウエハは、第２ウエハよりも割れ発生率が低くなると推測される。
　また、第１ウエハのような耐圧クラス１７００Ｖ未満の逆阻止型ＩＧＢＴが形成されたウエハの厚さは、その耐圧クラスに応じて、耐圧クラス１７００Ｖの逆阻止型ＩＧＢＴが形成された第２ウエハよりも薄くなる。このため、第１ウエハのような耐圧クラス１７００Ｖ未満の逆阻止型ＩＧＢＴが形成されたウエハの外周端部２は、そのウエハの厚さに応じて、耐圧クラス１７００Ｖの逆阻止型ＩＧＢＴが形成された第２ウエハの外周端部２よりも端部形状が鋭角になる。したがって、耐圧クラス１７００Ｖ未満の逆阻止型ＩＧＢＴが形成されたウエハは、耐圧クラス１７００Ｖの逆阻止型ＩＧＢＴが形成された第２ウエハよりも割れ発生率が低くなることが検証された。
　以上において本発明では、逆阻止型ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、素子端部に溝を備える半導体装置に適用することが可能である。
　以上のように、本発明にかかる半導体装置の製造方法は、汎用インバータ、ＡＣサーボ、無停電電源またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野において使用されるパワー半導体装置を製造するのに有用である。
　１　素子形成領域
　２，２－１ａ，２－２ａ，２－１ｂ，２－２ｂ　ウエハの外周端部
　２－３ａ　素子形成領域を横切るウエハ断面の中央部
　２－３ｂ　溝を横切るウエハ断面の中央部
　３　溝
　１０　ウエハ

Claims (5)

  1. 　第１導電型の半導体ウエハの第１主面に、半導体素子のゲート電極からなるＭＯＳゲート構造および第１電極と、前記半導体素子の耐圧を保持するための耐圧構造部と、前記半導体素子および前記耐圧構造部を囲む第２導電型の第１半導体領域と、を形成する工程と、
    　前記半導体ウエハの第２主面から前記第１半導体領域に達する溝を形成する工程と、
    　前記半導体ウエハの第２主面に第２導電型の第２半導体領域を形成するとともに、前記溝の側壁に前記第１半導体領域および前記第２半導体領域に電気的に接する第２導電型の第３半導体領域を形成する工程と、
    　前記第２半導体領域に電気的に接する第２電極を形成する工程と、
    　を含み、
    　前記溝を形成する工程では、前記半導体ウエハの外周端部から内側に所定の幅で当該半導体ウエハを残し、当該半導体ウエハの外周端部よりも当該半導体ウエハの内側に前記溝を形成することを特徴とする半導体装置の製造方法。
  2. 　前記溝を形成する工程では、前記溝の側壁から前記半導体ウエハの外周端部までの距離を７ｍｍ以上残すように前記溝を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記溝の断面形状は、台形状または円形状であることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記溝を形成する工程では、前記溝の底部に対応する部分の前記半導体ウエハの厚さが部分的に厚くなるように前記溝を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記溝を形成する工程では、前記半導体素子および前記耐圧構造部を囲むように前記溝を形成することを特徴とする請求項１～４のいずれか一つに記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014208201A1 (ja) * 2013-06-27 2014-12-31 三菱電機株式会社 半導体装置およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN117558622A (zh) * 2024-01-11 2024-02-13 粤芯半导体技术股份有限公司 一种沟槽刻蚀方法及沟槽型栅器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4914780B1 (ja) * 1969-12-05 1974-04-10
JPS61263227A (ja) * 1985-05-17 1986-11-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS63266851A (ja) * 1987-04-24 1988-11-02 Mitsubishi Monsanto Chem Co 半導体素子分離方法
JPH06275713A (ja) * 1993-03-19 1994-09-30 Hitachi Ltd 半導体ウエハおよび半導体チップならびにダイシング方法
JPH07221049A (ja) * 1994-01-31 1995-08-18 Nippon Inter Electronics Corp 半導体装置の製造方法
JP2002231972A (ja) * 2001-02-07 2002-08-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2009139417A1 (ja) * 2008-05-13 2009-11-19 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP2011054844A (ja) * 2009-09-03 2011-03-17 Yokogawa Electric Corp 半導体ウェーハ及び半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556437B2 (ja) 1997-07-25 2004-08-18 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3285146B2 (ja) 1999-03-09 2002-05-27 日本電気株式会社 半導体装置の製造方法
JP4696337B2 (ja) * 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP2004207553A (ja) 2002-12-26 2004-07-22 Ｆａｓｌ Ｊａｐａｎ 株式会社 配線パターンの形成方法
JP2004228152A (ja) * 2003-01-20 2004-08-12 Shinko Electric Ind Co Ltd ウエハのダイシング方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4914780B1 (ja) * 1969-12-05 1974-04-10
JPS61263227A (ja) * 1985-05-17 1986-11-21 Matsushita Electronics Corp 半導体装置の製造方法
JPS63266851A (ja) * 1987-04-24 1988-11-02 Mitsubishi Monsanto Chem Co 半導体素子分離方法
JPH06275713A (ja) * 1993-03-19 1994-09-30 Hitachi Ltd 半導体ウエハおよび半導体チップならびにダイシング方法
JPH07221049A (ja) * 1994-01-31 1995-08-18 Nippon Inter Electronics Corp 半導体装置の製造方法
JP2002231972A (ja) * 2001-02-07 2002-08-16 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2009139417A1 (ja) * 2008-05-13 2009-11-19 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP2011054844A (ja) * 2009-09-03 2011-03-17 Yokogawa Electric Corp 半導体ウェーハ及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014208201A1 (ja) * 2013-06-27 2014-12-31 三菱電機株式会社 半導体装置およびその製造方法
US9704947B2 (en) 2013-06-27 2017-07-11 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same

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