JP2002231972A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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semiconductor
electrode
diode
semiconductor device
lead
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Makoto Takayama
高山　　誠
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 実装面積を縮小し、ワイヤレス化した小型で
薄型のパッケージを得ると共に、ロスの小さい効率のよ
い半導体装置の製造方法を提供する。 【解決手段】 ダイシングストリートに設けた溝を利用
してダイオードのアノード電極をダイオード側面まで延
在する。段差を設けて変形したリードフレームを直接ダ
イオード側面と底面に固着する。これにより、ダイオー
ドとリードの間の無効部分を低減できるので装置の小型
化が実現する。更にダイオードの高さを抑制でき、薄型
化も可能となる。また、接続にボンディングワイヤを使
用しないのでロスの少ない効率のよい半導体装置の製造
方法を提供できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にダイオードの薄型化・小型化を
実現し、ロスが少なく効率の良い半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の組立工程において
は、ウェハからダイシングして分離した半導体素子をリ
ードフレームに固着し、金、アルミニウム又は銅などの
ワイヤ等で電気的に接続し、金型と樹脂注入によるトラ
ンスファーモールドによって半導体素子を封止し、リー
ドフレームを切断して個々の半導体装置毎に分離すると
いう工程が行われている。
【０００３】図７から図９に従来の製造方法をショット
キーバリアダイオードを例に示す。
【０００４】図７にダイオードを示す。ダイオード３１
は、Ｎ型半導体基板３２表面に酸化膜３３を形成し、半
導体素子領域を開口してＭｏ又はＴｉの金属膜３４によ
りショットキー障壁を形成する。その後表面にＡｌ、Ｃ
ｕ、Ｎｉ、Ａｕ、Ａｇ等の金属をスパッタしてアノード
電極３５を形成し、裏面にも金属を蒸着してカソード電
極３６を形成する。
【０００５】組立工程では、図８（Ａ）に示すように、
ダイオード３１はカソードリード４２のダイ部４３上に
半田あるいは銀ペーストよりなるプリフォーム材４４で
固着される。ダイオード３１の下面は金の裏張り電極
（図示せず）によりカソード電極が形成され、上面には
Ａｌ等の蒸着によりアノード電極３５が形成される。カ
ソードリード４２はダイ部４３と連結されているので、
カソード電極と直結され、アノード電極３５は金、アル
ミニウム又は銅等のボンディングワイヤ４５によりアノ
ードリード４６と電気的に接続される。
【０００６】また、図８（Ｂ）に示すようにボンディン
グワイヤを使用せず、ダイオード３１表面にＭｏ又はＴ
ｉ等の金属膜３４を設けた後、Ｎｉ等の金属でアノード
電極３５を形成し、別の接続用リード４９によりアノー
ドリード４６と半田接続する方法もある。
【０００７】その後、図９に示すように、金型にリード
フレームをセットして、絶縁性樹脂を注入後、高温・加
圧状態で成形するトランスファモールド等により、ダイ
オード３１とボンディングワイヤ４５およびカソードリ
ード４２、アノードリード４６とを樹脂層５０で封止す
る。
【０００８】
【発明が解決しようとする課題】この構造は、ダイオー
ドとリードの接続に金、アルミニウム、銅等のワイヤを
使用しているため、ワイヤ自体の抵抗が装置のオン抵抗
に加算され、素子の特性を妨げ、ロスの大きい半導体装
置となってしまう。
【０００９】また、パッケージ後のダイオードは通常品
の場合、リード下の樹脂厚が0.1mm、リード厚みが0.1m
m、半導体チップ厚みが0.2mm、ボンディングワイヤの金
線アーチが0.2mm、樹脂表面からボンディングワイヤま
での距離をレーザー印刷の深さを考慮して0.1mmとする
と、完成品の半導体装置の高さは0.7mmとなる。ボンデ
ィングワイヤを使用せず別の接続用リードを半導体チッ
プ表面に接合する場合でも0.6mm程度となり、これ以上
の薄膜化が進まない問題があった。
【００１０】更に、ボンディングワイヤあるいは別の接
続用リードを使用すると水平方向にその分の距離をあけ
る必要があり、小型化にも限界があった。
【００１１】
【課題を解決するための手段】本発明は上述した問題点
に鑑みてなされたものであり、相対向する２主面を有す
る半導体基板と、前記半導体基板の主面から広がる半導
体素子領域と、前記半導体基板の周辺に設けたエッチン
グ溝と、前記半導体基板の前記主面に設け、前記半導体
素子領域と接触し、前記エッチング溝側面まで延在され
た第１電極と、前記半導体基板の裏面に設けた第２電極
とを具備することを特徴とし、半導体素子の表面ではな
く、側面にリードフレームを直接接続することにより、
半導体素子の薄型化を実現するものである。更にボンデ
ィングワイヤまたは接続用リードを使用しないので、接
続に要する余分な領域が省け小型化も実現できる上、ワ
イヤ自体の抵抗が無くなるのでオン抵抗の低減に寄与で
きる半導体装置を提供できる。
【００１２】また、半導体ウエファに半導体素子領域形
成後に半導体素子形成領域を覆う第１の電極を形成する
工程と、半導体ウエファのダイシングストリートをエッ
チングして溝を形成する工程と、溝の側面に第１電極を
延在する工程と、半導体ウエファの裏面に第２電極を形
成後、前記溝の底面をダイシングして個々の半導体素子
に分割する工程とを具備することを特徴とし、小型化・
薄型化を実現し、特性も向上する半導体装置の製造方法
を提供できる。
【００１３】
【発明の実施の形態】図１から図６を参照して本発明の
実施の形態を詳述する。
【００１４】図１は本発明のショットキーバリアダイオ
ードを示す。本発明のダイオード１０は、半導体基板１
と、半導体素子領域３と、エッチング溝７と、第１電極
５と、第２電極８と、リード１２、１６とから構成され
る。
【００１５】半導体基板１は、Ｎ型半導体基板で相対向
する２主面を有する。
【００１６】半導体素子領域３は、半導体基板１表面に
設けた酸化膜又は窒化膜２の一部を開口し、Ｍｏ又はＴ
ｉ等の金属膜４によりショットキー障壁が形成される。
【００１７】エッチング溝７は、半導体素子を個々に分
離する前に、ダイシングストリートをエッチングするこ
とにより半導体基板１の周辺に設けられるようにする。
【００１８】第１電極であるアノード電極５は、半導体
基板１の主面に設け、半導体素子領域３と金属膜４を介
してコンタクトし、エッチング溝７側面まで延在され
る。Ｃｕ、Ｎｉ、Ａｕ、Ａｇ又はＡｌ等の金属で設け
る。
【００１９】第２電極であるカソード電極８は、半導体
基板１の裏面に設けられる。
【００２０】カソードリード１２は、カソード電極８に
接続される。
【００２１】アノードリード１６は、ろう材１９等によ
りアノード電極５に接続される。
【００２２】本発明の特徴は、ショットキーバリアダイ
オードの側面まで延在したアノード電極に有る。
【００２３】これによりボンディングワイヤあるいは接
続用リードを使用せず、アノードリードを直接側面に接
続できるので、薄型化が実現できる。具体的にはボンデ
ィングワイヤの金線アーチの高さ（0.2ｍｍ）又は接続
用リードの厚み（0.1ｍｍ）分低減ができる。また、ボ
ンディングワイヤ等を引き出す必要も無いので小型化が
実現でき、ワイヤ自体の抵抗も無くなるのでロスの少な
い、効率の良いダイオードを提供できる。
【００２４】また、本発明のダイオードの製造方法は、
図２から図６に示すように、半導体ウエファに半導体素
子領域形成後に半導体素子形成領域を覆う第１の電極を
形成する工程と、半導体ウエファのダイシングストリー
トをエッチングして溝を形成する工程と、溝の側面に第
１電極を延在する工程と、半導体素子の裏面に第２電極
を形成後、溝の底面をダイシングして個々の半導体素子
に分割する工程とから構成される。
【００２５】本発明の第１の工程は、図２に示す如く、
半導体ウエファに半導体素子領域形成後に半導体素子形
成領域を覆う第１の電極を形成することである。
【００２６】Ｎ型半導体基板である半導体ウエファ１表
面に酸化膜又は窒化膜２を形成し、半導体素子領域３を
開口する。その後ショットキー障壁を形成するために開
口部を覆い、半導体基板にコンタクトするようＭｏ又は
Ｔｉをスパッタして金属膜４を形成する。その上にＣ
ｕ、Ａｌ、Ｎｉ、Ａｕ又はＡｇ等をスパッタしてアノー
ド電極５となる第１電極を形成する。
【００２７】本発明の第２の工程は、図３に示す如く、
半導体ウエファのダイシングストリートをエッチングし
て溝を形成することである。
【００２８】半導体ウエファ１のダイシングストリート
６を100μｍ程度エッチングして溝７を形成し、該溝７
の内壁に酸化膜又は窒化膜２を形成する。これにより、
半導体素子領域３の周囲に設けられた酸化膜又は窒化膜
２が溝７まで延在され、溝７の内壁を覆う形状になる。
【００２９】本発明の第３の工程は、図４に示す如く、
溝の側面に第１電極を延在することである。
【００３０】本工程は、本発明の特徴となる工程であ
り、溝７の底面にレジストによるマスクをかけてアノー
ド電極５と同じ金属をスパッタする。これにより、半導
体素子領域３を覆うアノード電極５が、溝７の側面まで
延在された形状となる。この溝７の側面に延在されたア
ノード電極５は、後の工程で個々のダイオードに分離さ
れたとき、ダイオードの側面電極となる。従って、従来
のようにダイオード表面から電極を取り出すのではな
く、ダイオード側面にリードを直接接続できるので、ボ
ンディングワイヤや、接続用のリードを必要としない。
【００３１】本発明の第４の工程は、図５および図６に
示す如く、半導体ウエファの裏面に第２電極を形成後、
溝の底面をダイシングして個々の半導体素子に分割する
ことである。
【００３２】半導体ウエファの裏面に金属をスパッタし
てカソード電極８となる第２電極を形成し、溝７の底面
をダイシングして個々のダイオード１０に分割する（図
５（Ａ））。これにより、図５（Ｂ）に示すようなアノ
ード電極５を素子側面まで延在したダイオード１０が形
成される。
【００３３】更に、図６に示す如く、リードフレームを
段差のできる形状に変形し、カソードリード１２をダイ
オード１０のカソード電極８に接続し、アノードリード
１６をダイオード１０側面のアノード電極５にろう材１
９等により固着する。その後、トランスファモールド等
により絶縁性樹脂２０で封止してリードを切断する。
【００３４】この工程によりダイオード１０は、側面か
ら電極が取り出せるので、ボンディングワイヤであれば
金線アーチの高さ(0.2mm)、接続用リードでもその厚み
（0.1mm）が低減でき、電極を引き出して接続しないの
で小型化も実現できる。さらに、ボンディングワイヤあ
るいは接続用リード分の抵抗成分を低減できるので、ロ
スの小さい、効率の良い製品を製造することができる。
【００３５】
【発明の効果】以上に説明したように、本発明によれ
ば、第１に、ボンディングワイヤを必要としないのでそ
の抵抗が低減され、ロスの少ない効率の良い半導体装置
を製造できる。
【００３６】第２に、アノード電極５をダイオード１０
側面まで延在して形成することにより、図６に示すよう
に横方向からアノードリード１６を接続することができ
る。これにより、ボンディングワイヤまたは接続用リー
ドを引き出す長さが縮小できるのでパッケージの小型化
が実現できる。
【００３７】また、パッケージ後の完成素子の高さを薄
型にできる。具体的には、半導体装置表面にワイヤボン
ディングした場合に比べて0.2mm、半導体装置表面に直
接別のリードを接続した場合と比較しても0.1mmの低減
となり、高さ制限が必要な製品には大変有効となる。
【００３８】ここで、本発明の実施の形態の半導体装置
はショットキーバリアダイオードであるが、これに限ら
ず、一般のダイオード又はトランジスタについても同様
に実施できる。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】従来の技術を説明するための断面図である。
【図８】従来の技術を説明するための断面図である。
【図９】従来の技術を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｂ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 相対向する２主面を有する半導体基板
    と、 前記半導体基板の主面から広がる半導体素子領域と、 前記半導体基板の周辺に設けたエッチング溝と、 前記半導体基板の前記主面に設け、前記半導体素子領域
    と接触し、前記エッチング溝側面まで延在された第１電
    極と、 前記半導体基板の裏面に設けた第２電極とを具備するこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記半導体基板と前記第１電極の界面に
    ショットキーバリアが形成されることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】 半導体ウエファに半導体素子領域形成
    後、半導体素子形成領域を覆う第１の電極を形成する工
    程と、 前記半導体ウエファのダイシングストリートをエッチン
    グして溝を形成する工程と、 前記溝の側面に第１電極を延在する工程と、 前記半導体ウエファの裏面に第２電極を形成後、前記溝
    の底面をダイシングして個々の半導体素子に分割する工
    程とを具備することを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 前記半導体素子領域と前記第１電極の
    界面にショットキーバリアが形成されることを特徴とす
    る請求項３に記載の半導体装置の製造方法。
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