JP2011054844A - 半導体ウェーハ及び半導体装置 - Google Patents

Abstract

【課題】半導体ウェーハの強度低下を抑制し、製造性の良い半導体ウェーハ及び半導体装置を提供する。
【解決手段】複数の層に形成される基板と、前記基板の一方の面から前記基板の側面にかけて形成される分離溝と、前記分離溝の底に形成される傾斜領域とを備える。
【選択図】図１

Description

本発明は、半導体装置及び半導体ウェーハに関するものである。特に、ＤＭＯＳＦＥＴの半導体リレー（ＳＳＲ）の半導体装置及び半導体ウェーハに関するものである。

図４は、従来の半導体ウェーハ示す構成図である。図４（ａ）は上面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’における断面図である。

図４（ａ）、図４（ｂ）の従来例において、チップ１０１’はウェーハ上に規則的に複数個配置される。分離溝１０２’は、一方のチップ１０１’と他方のチップ１０１’との間に配置され、格子状に形成される。

分離溝１は、底に端部１０３を備える。端部１０３はほぼ直角に形成される。分離溝１０２’は、エッチングによって形成される。

特開２００７−０９６０６１号公報 特開２００７−０９６０７８号公報 特開２００４−３４２８９６号公報

小町他著「ＭＥＭＳプロセスを用いた半導体リレー用３０００Ｖ級ＭＯＳＦＥＴスイッチ」横河技報、Ｖｏｌ．５２ Ｎｏ．４（２００８）

しかしながら、図４の従来例は、折り曲げるような外力に対して、強度が低いという課題がある。ほぼ直角に形成された端部６が切れ目になる。

また、半導体ウェーハの厚みを厚くすると強度が高くなるが、厚い半導体ウェーハは製造性が悪いという課題がある。薄い半導体ウェーハと厚い半導体ウェーハとは共用できず、製造装置の利用効率が低下する。

本発明の目的は、以上説明した課題を解決するものであり、半導体ウェーハの強度低下を抑制し、製造性の良い半導体ウェーハ及び半導体装置を提供することにある。

このような目的を達成する本発明は、次の通りである。
（１）複数の層に形成される基板と、前記基板の一方の面から前記基板の側面にかけて形成される分離溝と、前記分離溝の底に形成される傾斜領域とを備えることを特徴とする半導体ウェーハ。
（２）前記分離溝が格子状に形成され、前記傾斜領域が曲面に形成され、前記分離溝どうしの交点の角部が丸められることを特徴とする（１）に記載の半導体ウェーハ。
（３）複数の層に形成される基板と、前記基板の一方の面から前記基板の側面にかけて形成される分離溝と、前記基板の他方の面から前記基板の側面にかけて形成されるダイシング機構と、前記分離溝と前記ダイシング機構との接続部に形成される傾斜領域とを備える
ことを特徴とする半導体装置。
（４）一つのドリフト層と、前記ドリフト層の一方の面に形成される複数のベース層と、前記ベース層に接続される第１の電極と、前記ドリフト層の他方の面に形成される第２の電極と、前記ドリフト層の側面に形成される低濃度層と、前記低濃度層を覆う絶縁層と、前記低濃度層と前記ダイシング機構との間に形成される分離層とを備え、前記傾斜領域が、前記分離層の傾斜部分と、前記絶縁層の傾斜部分とを備え、縦型ＤＭＯＳＦＥＴであることを特徴とする（３）に記載の半導体装置。

本発明によれば以下のような効果がある。
本発明によれば、半導体ウェーハの応力の集中が緩和され、強度低下が抑制される。本発明によれば、製造性の良い半導体ウェーハ及び半導体装置を提供できる。

本発明の一実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 従来の半導体ウェーハを示す構成図である。

以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。

図１は、本発明の一実施例を示す構成図である。図１（ａ）は上面図であり、図４（ｂ）は図１（ａ）の断面図である。

図１（ａ）、図１（ｂ）の従来例において、チップ（半導体装置）１０１はウェーハ上に規則的に複数個配置される。分離溝１０２は、一方のチップ１０１と他方のチップ１０１との間に配置され、格子状に形成される。

分離溝１０２は、底に端部１０４を備える。端部１０３は傾斜領域１０４を備える。傾斜領域１０４は曲面に形成される。傾斜領域１０４は一定の大きさ以上の曲率半径を備える。傾斜領域１０４は、分離溝１０２の底の角を丸める構成である。

分離溝１０２はエッチングによって形成される。詳しくは、ＩＣＰ−ＲＩＥ装置を用いたドライエッチングプロセスを使用し、エッチングプロセスと保護プロセスとの繰り返しによって垂直に基板ウェーハを掘り進めた後、分離溝１０２の底部でプロセス条件を整えて形成する。例えば、深堀の分離溝１０２は３７０ｕｍの深さに形成する。分離溝１０２の底部のウェーハの厚さは２５５ｕｍである。なお、６インチのシリコンウェーハの標準厚さは６２５ｕｍである。

チップ１０１は、隅部１０５を備える。隅部１０５は丸く形成される。隅部１０５は分離溝１０２どうしの交点の角部に対応する。

傾斜領域１０４は、分離溝１０２の底部の応力を分散する作用がある。図１の実施例の強度の低下を抑制する効果がある。標準厚みの低コストのウェーハで、深堀の分離溝１０２を形成できる効果がある。

丸められたチップ１０１の隅部１０５も、応力の集中を緩和する作用がある。

以下に図２に基づいて本発明を詳細に説明する。図２は、本発明の他の実施例を示す構成図である。図１の実施例と同等の構成には同一符号を付し、説明を省略する。

図２の実施例の分離溝１０２は、分離溝１０２の底全体を曲面にする構成１０６を備える。なお、分離溝の底全体を半円筒状にする構成であってもよい。本発明は、分離溝の底の角を丸める構成であってもよい。

図２の実施例の構成は、図１の実施例の構成と同様に、応力を分散し、強度の低下を抑制する効果がある。

以下に図３に基づいて本発明を詳細に説明する。図３は、本発明の他の実施例を示す構成図である。図３の実施例は、図１の実施例の分離溝１０２をダイシングして得られるチップ（半導体装置）である。

図３の実施例の特徴は、傾斜領域２４、２６を備える点にある。

図３の実施例の構成を説明する。図３はｎ型シリコンで形成される縦型ＤＭＯＳＦＥＴの縦断面の構成を示す。構成要素のうち、「ｎ」は電子を多数キャリアとする要素であり、「ｐ」は正孔を多数キャリアとする要素であり、「＋」は比較的高不純物濃度の要素であり、「−」は比較的低不純物濃度の要素である。ｎ−ドリフト層１の不純物濃度が薄く、ｎ−ドリフト層１の厚みが厚い場合、半導体装置の耐圧が高くなる。

ｎ−ドリフト層１の一方の面にｐベース層（ベース層）２が形成される。ｐベース層２の導電型は、ｎ−ドリフト層１の導電型の逆導電型で形成される。一つのｎ−ドリフト層１に対して、複数（３つ以上）のｐベース層２が規則的に配置され形成される。また、ｐベース層２内に高不純物濃度のｐ＋層３と高不純物濃度のｎ＋層４とが形成される。

ゲート電極７は酸化膜６に覆われる。複数のゲート電極７、酸化膜６が、ｎ−ドリフト層１、ｐベース層２、ｎ＋層４に対峙するように配置され形成される。ゲート電極７、酸化膜６は、ｐベース層２に対応して、規則的に配置される。

ソース電極（第１の電極）８は、ゲート電極７、酸化膜６、ｐベース層２、ｐ＋層３、ｎ＋層４を覆うように形成される。ソース電極８は、ｐ＋層３を介してｐベース層２に接続される。

ｎ−ドリフト層１の他方の面にｎ＋層５の一方の面が貼り合わせられる。ドレイン電極（第２の電極）９はｎ＋層５の他方の面に形成される。ｎ−ドリフト層１の他方の面は、ｎ＋層５を介して、ドレイン電極９に接続される。

分離溝１３は、ｎ−ドリフト層１の一方の面からｎ−ドリフト層１の側面、ｎ＋層５の側面にかけて形成される。ダイシング機構２１は、ｎ＋層５の側面、ｎ−ドリフト層１の他方の面からｎ−ドリフト層１の側面にかけて形成される。

ｐ−層（低濃度層）１１は、ｎ−ドリフト層１の側面に形成される。ｐ−層１１の導電型は、ｎ−ドリフト層１の導電型の逆導電型で形成される。

酸化膜（絶縁層）１６は、ｐ−層１１を覆う。酸化膜１６は傾斜部分２６を備える。

ｎ層（分離層）１４は、ｐ−層１１とダイシング機構２１との間に形成される。ｎ層１４の導電型は、ｎ−ドリフト層１の導電型の同導電型で形成される。ｎ層１４は、傾斜部分２４を備える。

また、ｐ−層１１は、ｎ−ドリフト層１とｐベース層２と酸化膜１６とｎ層１４とで囲まれる。ｐベース層２には、ｐ−層１１に接するものと、ｐ−層１１に接しないものとがある。ｐ−層１１に接するｐベース層２は、半導体装置の外側に配置される。ｐ−層１１に接しないｐベース層２は、半導体装置の内側に配置され、一方のゲート電極と他方のゲート電力との間に配置される。傾斜部分２６と傾斜部分２４とからなる傾斜領域は、分離溝１３とダイシング機構２１との接続部に形成される。

このような、図３の実施例の動作を説明する。図３の実施例がゲート電極７に印加されるゲート電圧により、オン状態になると、ｎ−ドリフト層１は導電し、ドレイン電極９からソース電極８へ縦方向に電流が流れる。ｎ−ドリフト層１とｐベース層２とゲート電極７及び酸化膜６との接合部分にチャネルが形成される。

図３の実施例がゲート電極７に印加されるゲート電圧により、オフ状態になると、ｎ−ドリフト層１には、ｐベース層２との接合から空乏層が拡張する。また、オフ状態になると、ｐ−層１１が空乏となる。

図３の実施例は、傾斜部分２６と傾斜部分２４とを備えることにより、分離溝１３とダイシング機構２１との接続部に生ずる応力が小さく、その製造工程において、安定となる。

また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。本発明は、３次元構造を有する半導体デバイスに適用できる。本発明は、シリコンに限定せず、シリコン以外の半導体であってもよい。

１ ｎ−ドリフト層（基板）
２ ｐベース層
３ ｐ＋層
４ ｎ＋層
５ ｎ＋層
６ 酸化膜
７ ゲート電極
８ ソース電極（第１の電極）
９ ドレイン電極（第２の電極）
１１ ｐ−層（低濃度層）
１３、１０１ 分離溝
１４ ｎ層（分離層）
１６ 酸化膜（絶縁層）
２１ ダイシング機構
２４ 分離層の傾斜部分
２６ 酸化膜（絶縁層）の傾斜部分
１０２ チップ（半導体装置）
１０３ 端部
１０４ 傾斜領域
１０５ 隅部
１０６ 分離溝１０２の底全体を曲面にする構成

Claims (4)

1. 複数の層に形成される基板と、
   前記基板の一方の面から前記基板の側面にかけて形成される分離溝と、
   前記分離溝の底に形成される傾斜領域とを備える
   ことを特徴とする半導体ウェーハ。
2. 前記分離溝が格子状に形成され、
   前記傾斜領域が曲面に形成され、
   前記分離溝どうしの交点の角部が丸められる
   ことを特徴とする請求項１に記載の半導体ウェーハ。
3. 複数の層に形成される基板と、
   前記基板の一方の面から前記基板の側面にかけて形成される分離溝と、
   前記基板の他方の面から前記基板の側面にかけて形成されるダイシング機構と、
   前記分離溝と前記ダイシング機構との接続部に形成される傾斜領域とを備える
   ことを特徴とする半導体装置。
4. 一つのドリフト層と、
   前記ドリフト層の一方の面に形成される複数のベース層と、
   前記ベース層に接続される第１の電極と、
   前記ドリフト層の他方の面に形成される第２の電極と、
   前記ドリフト層の側面に形成される低濃度層と、
   前記低濃度層を覆う絶縁層と、
   前記低濃度層と前記ダイシング機構との間に形成される分離層とを備え、
   前記傾斜領域が、前記分離層の傾斜部分と、前記絶縁層の傾斜部分とを備え、
   縦型ＤＭＯＳＦＥＴである
   ことを特徴とする請求項３に記載の半導体装置。

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