CN111430229A - 切割方法 - Google Patents
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Abstract
本发明实施例提供了一种切割方法,提供晶圆;通过半导体工艺在所述晶圆上形成了多个芯片,且在所述晶圆上设置有多个间隙区域;芯片之间通过间隙区域隔开;所述间隙区域之间存在重叠区域;在所述多个间隙区域进行切割,形成多个槽道;减薄所述晶圆至显露所述槽道,以分离所述多个芯片区域及第一区域;所述第一区域位于所述重叠区域中,如此,能够改善切割后得到的分离的芯片的角落处破损的现象。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种切割方法。
背景技术
在半导体的制造过程中,首先通过半导体工艺在晶圆(英文可以表达为wafer)上形成了多个芯片,然后通过切割工艺将晶圆切割成一个个分离的芯片(英文可以表达为die),再对这些芯片进行封装,最终得到可以使用的半导体器件。
然而,利用相关技术中的切割方法对晶圆进行切割后,得到的分离的芯片容易产生角落处破损的现象。
发明内容
为解决相关技术问题,本发明实施例提供一种切割方法,能够改善切割后得到的分离的芯片的角落处破损的现象。
本发明实施例的技术方案是这样实现的:
本发明实施例提供了一种切割方法,包括:
提供晶圆;
通过半导体工艺在所述晶圆上形成了多个芯片,且在所述晶圆上设置有多个间隙区域;
芯片之间通过间隙区域隔开;所述间隙区域之间存在重叠区域;
在所述多个间隙区域进行切割,形成多个槽道;
减薄所述晶圆至显露所述槽道,以分离所述多个芯片及第一区域;所述第一区域位于所述重叠区域中。
上述方案中,所述减薄所述晶圆至显露所述槽道,包括:
所述多个槽道形成在所述晶圆正面;
用研磨机对晶圆背面进行研磨,以减薄所述晶圆直至显露所述槽道。
上述方案中,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域中的每个间隙区域进行第一切割;
在所述重叠区域,进行第二切割;
在进行所述减薄后,所述第一区域被分离成多个第一子区域。
上述方案中,所述第一切割形成的槽道深度小于或等于所述第二切割形成的槽道深度。
上述方案中,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域中的每个间隙区域进行第三切割;
在进行所述减薄后,所述第一区域以一个完整区域的形式被分离。
上述方案中,所述第一区域形成的形状包括:圆形、菱形、或者四角星形。
上述方案中,所述第一区域形成的形状包括:圆形、或者菱形;
所述方法还包括:
对所述多个槽道中用于分离所述多个芯片的槽道进行倒角处理。
上述方案中,所述第一区域所形成的形状的几何中心与所述重叠区域的几何中心重合。
上述方案中,所述多个槽道中除去形成所述第一区域的槽道后的槽道包括有直线型槽道,或者包括有曲线型槽道。
上述方案中,在所述减薄所述晶圆至显露所述槽道,以分离所述多个芯片及第一区域时,还包括:
减薄所述晶圆至显露所述槽道,以分离所述多个芯片、第一区域及多个第二区域;所述多个第二区域设置在所述多个间隙区域中。
上述方案中,所述第二区域形成的形状包括圆形。
上述方案中,所述在所述多个间隙区域进行切割,包括:利用激光切割所述晶圆;
其中,在所述多个间隙区域,通过控制所述激光的路径沿预设轨迹进行切割。
上述方案中,在芯片的第一位置处设置有焊盘;所述第一位置为所述晶圆被切割时,所述芯片上靠近所述第一区域的位置。
上述方案中,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域,利用隐形切割工艺,对所述晶圆进行切割。
本发明实施例提供的切割方法,提供晶圆;通过半导体工艺在所述晶圆上形成了多个芯片,且在所述晶圆上设置有多个间隙区域;芯片之间通过间隙区域隔开;所述间隙区域之间存在重叠区域;在所述多个间隙区域进行切割,形成多个槽道;减薄所述晶圆至显露所述槽道,以分离所述多个芯片区域及第一区域;所述第一区域位于所述重叠区域中。本发明实施例中,在对晶圆进行切割时,在晶圆上的芯片之间的间隙区域中的重叠区域中形成了缓冲区域,该缓冲区域能够减轻研磨过程中产生的应力对与该缓冲区域相邻各芯片的挤压作用。换句话说,该缓冲区域被设置在相邻芯片的相邻角落区域,该缓冲区域的存在可以避免相邻芯片的相邻角落处在切割后可能存在的紧密接触,并减轻研磨过程中芯片振动而产生应力对相邻芯片的相邻角落处的挤压作用,从而降低相邻芯片的相邻角落处因相互激烈碰撞而产生的破损的概率,如此,能够改善切割后得到的分离的芯片的角落处破损的现象。
附图说明
图1为本发明实施例中一种晶圆表面的俯视图;
图2a为本发明实施例中利用激光隐形切片机进行隐形切割的示意图;
图2b为本发明实施例中用隐形切割工艺在晶圆内部形成改质层的示意图;
图3a为图1中A区域的放大示意图;
图3b为实际应用中,相邻待分离的芯片的相邻角落处发生了破损的实物示意图;
图3c为相关技术中切割后得到的分离的芯片的角落处产生破损的示意图;
图4为本发明应用实施例提供的切割方法的实现流程示意图;
图5a-图5d为本发明应用实施例提供的切割方法形成的槽道及分离后的芯片及第一区域的示意图一;
图6a-图6c为本发明应用实施例提供的切割方法形成的槽道及分离后的芯片的示意图二;
图7a-图7c为本发明应用实施例提供的切割方法形成的槽道及分离后的芯片的示意图三;
图8为本发明应用实施例提供的切割方法形成的槽道的示意图四;
图9a为本发明应用实施例提供的切割方法形成的槽道的示意图五;
图9b为本发明应用实施例提供的切割方法形成的槽道的示意图六;
图10a为本发明应用实施例提供的切割方法形成的槽道的示意图七;
图10b为本发明应用实施例提供的切割方法形成的槽道的示意图八;
图11a为相关技术与本发明实施例中的焊盘设置与打线设置的俯视图;
图11b为相关技术与本发明实施例中的打线设置的侧视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对发明的具体技术方案做进一步详细描述。
图1示出了晶圆与芯片的关系,图1为一个晶圆的俯视图。所述晶圆包括正面及与所述正面相对的背面;其中,所述正面上设置有多个芯片和多个间隙区域,芯片之间通过间隙区域隔开。这里,所述间隙区域可以包括如图1所示的规则排列的多个芯片间的多个横向区域及纵向区域,这些横向区域和纵向区域存在交叠区域。这里的间隙区域也可以被称为切割道(英文可以表达为Saw Street)。实际应用中,在多个间隙区域中的每个间隙区域的中间位置(如图1中虚线所示)进行切割后,可以实现对芯片的分离。这里,晶圆的正面是指在半导体衬底上形成元件、叠层、连接线以及焊盘等的表面。
需要说明的是,分离后的芯片包括芯片部分及芯片四周环绕的部分间隙区域。
具体的晶圆切割的方法包括:首先利用隐形切割工艺等切割宽度很小的切割方式在多个间隙区域中的每个间隙区域进行切割,以在晶圆中形成裂缝,之后利用研磨工艺使晶圆背面减薄,当晶圆减薄到达裂缝处时,芯片被分离。这里,所述隐形切割工艺的原理为由激光束聚集在晶圆内部形成改质层(也可以简称为SD层),在改质层形成的同时,会形成向晶圆正反两个表面延伸的龟裂(英文可以表达为Backside Half Crack,也可以简称为BHC),再对晶圆施以外力使晶圆实现分割。利用激光隐形切片机进行隐形切割的示意图如图2a所示;利用隐形切割工艺在晶圆内部形成改质层的示意图如图2b所示。
在利用隐形切割工艺等切割宽度很小的切割方式对晶圆进行切割后,相邻待分离的芯片(这里,待分离的芯片可以理解为芯片+芯片四周环绕的切割槽道到芯片边缘之间的区域)之间几乎没有间距。为了使芯片分离,在切割后还需要进行研磨减薄。实际应用中,一般利用研磨机的磨轮对晶圆进行背面减薄,基于此,在研磨过程中,在磨轮的作用下,晶圆上待分离的芯片会产生振动,相邻待分离的芯片之间(特别在待分离的芯片的直角部位)容易发生碰撞而导致相邻待分离的芯片的相邻角落处发生破损,从而最终得到的分离的芯片的角落处也会产生破损。图3a为图1中A区域的放大示意图,图3a中相邻待分离的芯片的相邻角落处因碰撞发生了破损;图3b为图3a对应的实际应用中,相邻待分离的芯片的相邻角落处发生了破损的实物图;图3c为最终得到的分离的芯片的角落处产生破损的示意图。
隐形切割工艺等切割宽度很小的切割方式可以极大的缩减切割道的宽度,从而在晶圆面积一定的情况下,可以增加芯片的产量。因此,针对隐形切割工艺等切割宽度很小的切割方式,如何在研磨过程中改善或避免待分离的芯片的角落处破损,具有十分积极的意义。换句话说,克服待分离的芯片的角落处破损可以便于更加充分发挥隐形切割工艺等切割宽度很小的切割方式的长处。
基于此,在本发明实施例的各种实施例中,在对晶圆进行切割时,在晶圆上的芯片之间的间隙区域中的重叠区域中形成了缓冲区域,该缓冲区域能够减轻研磨过程中产生的应力对与该缓冲区域相邻各芯片(待分离的芯片)的挤压作用。换句话说,该缓冲区域被设置在相邻芯片的相邻角落区域,该缓冲区域的存在可以避免相邻芯片(待分离的芯片)的相邻角落处在切割后可能存在的紧密接触,并减轻研磨过程中芯片振动而产生应力对相邻芯片(待分离的芯片)的相邻角落处的挤压作用,从而降低相邻芯片的相邻角落处因相互激烈碰撞而产生的破损的概率,如此,能够改善切割后得到的分离的芯片的角落处破损的现象。
本发明实施例提供一种切割方法,图4为本发明实施例切割方法的实现流程示意图。如图4所示,所述方法包括以下步骤:
步骤401:提供晶圆;通过半导体工艺在所述晶圆上形成了多个芯片,且在所述晶圆上设置有多个间隙区域;芯片之间通过间隙区域隔开;所述间隙区域之间存在重叠区域;
步骤402:在所述多个间隙区域进行切割,形成多个槽道;
步骤403:减薄所述晶圆至显露所述槽道,以分离所述多个芯片及第一区域;所述第一区域位于所述重叠区域中。
本发明实施例中,所述晶圆与芯片的关系可以参考图1。但需要说明的是,本发明实施例中晶圆上芯片的形状不限定为四边形,还可以是其它形状,如六边形、八边形等,但在后文的描述中,涉及的晶圆上芯片的形状均以四边形为例进行说明。
实际应用时,在一些实施例中,所述减薄所述晶圆至显露所述槽道,包括:
所述多个槽道形成在所述晶圆正面;
用研磨机对晶圆背面进行研磨,以减薄所述晶圆直至显露所述槽道。
这里,所述晶圆包括两个表面,可以定义两个表面中形成有多个芯片的一个表面为正面,另一个表面为背面。为了便于切割且保证切割后的得到的分离的芯片的功能正常,需要从所述晶圆的正面进行切割,且从所述晶圆的背面进行研磨。
需要说明的是,本发明实施例适用于利用切割宽度很小的切割方式对晶圆进行切割后,相邻待分离的芯片之间间距很小,相邻待分离的芯片的相邻角落处容易在研磨时发生碰撞的情况,尤其适用于利用隐形切割工艺进行切割的场景。
基于此,在一些实施例中,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域,利用隐形切割工艺,对所述晶圆进行切割。
这里,所述槽道可以是进行切割后,在晶圆上留下的具有一定深度的裂纹。所述重叠区域可以为间隙区域之间的交叠处。实际应用中,所述重叠区域可以为相邻四个芯片相邻角落处的区域,如图1中示出的重叠区域。所述与第一区域相邻各芯片可以理解为与第一区域相邻的待分离的芯片(这里,待分离的芯片可以理解为芯片+芯片四周环绕的切割槽道到芯片边缘之间的区域)。实际应用中,所述与第一区域相邻各芯片可以为图5b中示出的与四角星形的第一区域相邻的四个待分离的芯片。
这里,所述第一区域可以是在对晶圆进行切割时,在所述重叠区域中形成的一个特定形状的区域,该区域的设置可以改变相关技术中待分离的芯片角落处的形状(如,图1中示出的直角形状),从而可以改善相关技术中待分离的芯片角落处应力集中的情况,从而增强待分离的芯片本身的强度;同时,该区域的设置相当于在相邻待分离的芯片的相邻角落区域增加了一个缓冲区域,该缓冲区域可以避免研磨过程中来自待分离的芯片的角落处的挤压力直接作用在其它相邻待分离的芯片的角落处,从而改善相邻待分离的芯片的相邻角落处之间的挤压作用。
实际应用时,分离后的第一区域可以包含多个子区域,也可以是一个完整的区域,不同的切割方法得到的分离后的第一区域的形式不同。
在一些实施例中,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域中的每个间隙区域进行第一切割;
在所述重叠区域,进行第二切割;
在进行所述减薄步骤之后,所述第一区域被分离成多个子区域。
这里可以理解的是,形成多个槽道需要进行两种类型的切割,即第一切割和第二切割,具体地,第一切割是在晶圆的多个间隙区域中的每个间隙区域均进行的切割,这里,第一切割的切割方向可以是沿多个间隙区域中的每个间隙区域的中部位置进行切割。对于一个间隙区域,当第一切割完成后开始进行第二切割。第二切割是在晶圆的重叠区进行的切割,且第一切割后形成的槽道中的部分槽道与第二切割后形成的槽道一起形成第一区域的槽道。在进行第一切割和第二切割后,第一区域以多个子区域的形式被分离。
下面结合实际应用中一种具体实现方式来进一步说明上述第一切割和第二切割。
如图5所示,上述的多个间隙区域中的每个间隙区域的中部位置可以参考图5a,图5a中虚线示出了多个间隙区域中的一个间隙区域的中部位置,可以理解的是,需要对每个间隙区域均进行类似图5a中虚线所示的切割,即在图5中,芯片在晶圆中横、纵向规则排列,第一切割的切割方向为横向及纵向;图5b中虚线示出了一种进行第一切割和第二切割形成的槽道的示意图,可以理解的是,晶圆上存在多个类似图5b的槽道,并且第二切割在重叠区域中,且与第一切割后的槽道存在交汇,第一切割后形成的槽道中的部分槽道与第二切割后形成的四角星形的槽道一起形成第一区域的槽道。图5c中示出了一种第一区域被分离后多个子区域的外轮廓示意图;图5d中则示出了分离后芯片的外轮廓示意图。这里,芯片四个角落部位的圆角形轮廓将减少应力集中,从而提高芯片本身的强度,同时重叠区域中的第一区域包括四个小裂块,四个小裂块分别与四个待分离的芯片对应,可以吸收可能导致待分离的芯片碰撞的应力,从而保护芯片。
实际应用中,所述第一切割形成的槽道与第二切割形成的槽道的深度可以相同,也可以不同。若是所述第一切割形成的槽道与第二切割形成的槽道的深度相同,则第一区域会与芯片同时分离。若是所述第一切割形成的槽道深度小于第二切割形成的槽道的深度,则第一区域会先行从晶圆上分离。二者都能达到吸收应力,减少相邻芯片的挤压,从而保护芯片的作用。
基于此,在一些实施例中,所述第一切割形成的槽道深度小于或等于所述第二切割形成的槽道深度。
实际应用时,第一区域形成的形状并不限于上述的四角星形,可以理解的是第一区域形成的形状可以根据芯片的形状和排列特征进行调整。
在一些实施例中,所述第一区域形成的形状包括:圆形、菱形、或者四角星形。
实际应用中,当第一区域形成的形状为菱形时,如图6所示。图6a中虚线示出了当第一区域形成的形状为菱形时,进行第一切割和第二切割形成的槽道的示意图,可以理解的是,晶圆上存在多个类似图6a的槽道,并且第二切割在重叠区域中,第一切割后形成的槽道中的部分槽道与第二切割后形成的菱形的槽道一起形成第一区域的槽道;图6b中示出了分离后芯片的外轮廓示意图。这里,芯片四个角落部位的斜边形轮廓将减少应力集中,从而提高芯片本身的强度,同时重叠区域中的第一区域由四个小裂块组成,四个小裂块分别与四个待分离的芯片对应,可以吸收可能导致待分离的芯片碰撞的应力,从而保护芯片。
实际应用中,当第一区域形成的形状为圆形时,如图7所示。图7a中虚线示出了当第一区域形成的形状为圆形时,进行第一的切割和第二切割形成的槽道的示意图,可以理解的是,晶圆上存在多个类似图7a的槽道,并且第二切割在重叠区域中,第一切割后形成的槽道中的部分槽道与第二切割后形成的圆形的槽道一起形成第一区域的槽道;图7b中示出了分离后芯片的外轮廓示意图。这里,芯片四个角落部位的凹形轮廓将减少应力集中,从而提高芯片本身的强度,同时重叠区域中的第一区域由四个小裂块组成,四个小裂块分别与四个待分离的芯片对应,可以吸收可能导致待分离的芯片碰撞的应力,从而保护芯片。
实际应用中,图6b和图7b中,分离后芯片的四个角落部位为斜边形轮廓或凹形轮廓时,此时分离后芯片的四个角落部位仍存在不圆滑的部分,还是会存在应力集中的情况,为了获得与第一区域形成的形状为四角星形类似的保护效果,可以在研磨步骤之前对不圆滑的部分进行倒角处理。
其中,在一些实施例中,所述第一区域形成的形状包括:圆形、或者菱形;
所述方法还包括:
对所述多个槽道中用于分离所述多个芯片的槽道进行倒角处理。
实际应用中,所述倒角处理即对多个槽道中用于分离所述多个芯片的槽道的不圆滑的部分,即待分离的芯片的四个角落部位中存在的不圆滑的部分进行倒圆角处理。这里,倒圆角处理后的示意图可参考图6c、图7c;其中,图6c为图6b中B区域倒圆角处理后的放大示意图;图7c为图7b中C区域倒圆角处理后的放大示意图。
实际应用时,可以通过激光实现上述切割,并且通过控制所述激光的移动轨迹来实现第一切割、第二切割及倒角处理。
基于此,在一些实施例中,所述在所述多个间隙区域进行切割,包括:利用激光切割所述晶圆;
其中,在所述多个间隙区域,通过控制所述激光的路径沿预设轨迹进行切割。
这里,所述预设轨迹可以根据晶圆在芯片上的排列规则及第一区域预设的形状来进行调整。举个例子来说,对于图6a,所述预设轨迹可以是首先逐行横向移动,以完成所有横向缝隙区域中部位置的切割,然后逐列纵向移动,以完成所有纵向缝隙区域中部位置的切割,此时完成了第一切割;再在多个交叠区域中分别按第一区域所形成的预设形状,即菱形进行移动,此时完成了第二切割;最后在对多个槽道中用于分离所述多个芯片的槽道的不圆滑的部分进行移动,此时完成倒角处理。
实际应用时,所述第一区域所形成的形状还可以是正方形、长方形等。
实际应用时,当第一区域沿所述重叠区域对称时,第一区域包含的多个子区域沿第一种类型的切割后形成的槽道中交叉点对称,此时多个子区域形成的形状一致,多个子区域中每个子区域经一定角度的旋转可与子区域重合,从而各子区域吸收可能导致待分离的芯片碰撞的应力的能力相同,保护效果较不对称的情况更佳。
基于此,在一些实施例中,所述第一区域所形成的形状的几何中心与所述重叠区域的几何中心重合。
实际应用时,二者的几何中心重合可以理解为,第一区域中包含的多个子区域形成的形状一致,且与第一区域相邻的多个待分离的芯片一一对应。
在一些实施例中,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域中的每个间隙区域进行第三切割;
在进行所述减薄步骤后,所述第一区域以一个完整区域的形式被分离。
这里可以理解的是,形成多个槽道仅需要进行一种类型的切割,即第三切割,这里,所述第三切割根据晶圆在芯片上的排列规则及第一区域预设的形状来进行调整。在进行第三切割后,第一区域以一个完整区域的形式被分离。
下面结合实际应用中一种具体实现方式来进一步说明上述第三切割。
如图8所示,图8中虚线示出了一种进行第三切割形成的槽道的示意图,可以理解的是,晶圆上存在多个类似图8的槽道,进行第三切割后即形成的用于分离芯片的槽道,并同时形成了第一区域(即四角星形)的槽道。这里,芯片四个角落部位的圆角形轮廓将减少应力集中,从而提高芯片本身的强度,同时重叠区域中的第一区域包括一个四角星形的裂块,可以吸收可能导致待分离的芯片碰撞的应力,从而保护芯片。
在利用第三切割的方式进行切割后,所述第一区域形成的形状包括:圆形、菱形、或者四角星形。
这里,在形成圆形和菱形的槽道时,其方式与形成四角星形时类似,这里不再赘述。
在利用第三切割的方式进行切割后,当所述第一区域形成的形状包括:圆形、或者菱形时;
所述方法还包括:
对所述多个槽道中用于分离所述多个芯片的槽道进行倒角处理。
实际应用中,分离后芯片的四个角落部位为斜边形轮廓或凹形轮廓时,此时分离后芯片的四个角落部位仍存在不圆滑的部分,还是会存在应力集中的情况,为了获得与第一区域形成的形状为四角星形类似的保护效果,可以在研磨步骤之前对不圆滑的部分进行倒角处理。
在利用第三切割的方式进行切割时,利用激光切割所述晶圆;
其中,在所述多个间隙区域,通过控制所述激光的路径沿预设轨迹进行切割。
这里,所述预设轨迹可以根据晶圆在芯片上的排列规则及第一区域预设的形状来进行调整。举个例子来说,对于图8,所述预设轨迹可以依次是横向、横向向纵向过渡的圆弧的方向、纵向、回移、纵向向横向过渡的圆弧的方向、横向向纵向过渡的圆弧的方向,重复前述过程,完成对所有间隙区域的处理,此时完成了第三切割。
实际应用中,在一些实施例中,所述第一区域所形成的形状的几何中心与所述重叠区域的几何中心重合。
实际应用时,当所述第一区域所形成的形状的几何中心与所述重叠区域的几何中心重合时,第一区域沿第一种类型的切割后形成的槽道中交叉点对称,从而第一区域吸收可能导致待分离的芯片碰撞的应力的能力相同,保护效果较不对称的情况更佳。
实际应用中,所述第一切割形成的槽道可以为直线型槽道(如图5a所示),也可以为曲线型槽道(如图9a所示波浪形槽道);同时,所述第三切割形成的槽道除去形成所述第一区域的槽道后的槽道同样可以为直线型槽道(如图8所示),也可以为曲线型槽道(如图9b所示波浪形槽道)。可以理解的是当相应槽道即间隙区域的沟槽为曲线型槽道时,可以更好地缓解相连芯片之间断裂时候产生的应力。
基于此,在一实施例中,所述多个槽道中除去形成所述第一区域的槽道后的槽道包括有直线型槽道,或者包括有曲线型槽道。
实际应用中,为了缓解相连芯片之间断裂时候产生的应力,还可以在间隙区域设置第二区域。
基于此,在一实施例中,在所述减薄所述晶圆至显露所述槽道,以分离所述多个芯片及第一区域时,还包括:
减薄所述晶圆至显露所述槽道,以分离所述多个芯片、第一区域及多个第二区域;所述多个第二区域设置在所述多个间隙区域中。
其中,在一实施例中,所述第二区域形成的形状包括圆形。
实际应用时,所述第二区域可以均匀的分布在多个间隙区域中。第二区域的形成的形状可以包括多种,如圆形。第二区域的数量可以根据实际情况进行调整。在对晶圆进行切割,形成包括第二区域的槽道时,同样包括两种方式,一种是分步骤依次切割完成,最后形成的槽道示意图如图10a所示;另一种是一次切割完成,最后形成的槽道示意图如图10b所示。
相关技术中,由于待分离的芯片角落处受到应力的情况未知,因此在进行芯片设计时,一般不会将焊盘设置在芯片角落处(待分离的芯片角落处受到的应力情况直接会影响芯片角落处受到的应力)。而在使用了本发明实施例提供的切割方法后,待分离的芯片角落处受到应力的情况得到了很好的改善,此时,可以考虑直接将焊盘设置在芯片角落处,以使焊盘设计排布更加灵活。并且,在将将焊盘设置在芯片角落处后,还可以使芯片角落处焊盘与芯片外焊盘(如,邦德手指上焊盘)之间距离较相关技术中二者之间的距离变短,从而减小了打线难度。图11a中示出相关技术(实线焊盘与打线)与本发明实施例(虚线焊盘与打线)中的焊盘设置与打线的设置的俯视图。图11b中示出相关技术(实线打线)与本发明实施例(虚线打线)中的打线的设置的侧视图,从图11b可以看出,本发明实施例中的打线较相关技术中的打线弧高降低、弧长缩短,从而便于更好管控打线质量,提高良率。
基于此,在一些实施例中,在芯片的第一位置处设置有焊盘;所述第一位置为所述晶圆被切割时,所述芯片上靠近所述第一区域的位置。
实际应用时,图11a中虚线方框示出了第一位置的位置。
本发明实施例提供的切割方法,提供晶圆;通过半导体工艺在所述晶圆上形成了多个芯片,且在所述晶圆上设置有多个间隙区域;芯片之间通过间隙区域隔开;所述间隙区域之间存在重叠区域;在所述多个间隙区域进行切割,形成多个槽道;减薄所述晶圆至显露所述槽道,以分离所述多个芯片区域及第一区域;所述第一区域位于所述重叠区域中。本发明实施例中,在对晶圆进行切割时,在晶圆上的芯片之间的间隙区域中的重叠区域中形成了缓冲区域,该缓冲区域能够减轻研磨过程中产生的应力对与该缓冲区域相邻各芯片的挤压作用。换句话说,该缓冲区域被设置在相邻芯片的相邻角落区域,该缓冲区域的存在可以避免相邻芯片的相邻角落处在切割后可能存在的紧密接触,并减轻研磨过程中芯片振动而产生应力对相邻芯片的相邻角落处的挤压作用,从而降低相邻芯片的相邻角落处因相互激烈碰撞而产生的破损的概率,如此,能够改善切割后得到的分离的芯片的角落处破损的现象。
需要说明的是:“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。
另外,本发明实施例所记载的技术方案之间,在不冲突的情况下,可以任意组合。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。
Claims (14)
1.一种切割方法,其特征在于,所述方法包括:
提供晶圆;
通过半导体工艺在所述晶圆上形成了多个芯片,且在所述晶圆上设置有多个间隙区域;
芯片之间通过间隙区域隔开;所述间隙区域之间存在重叠区域;
在所述多个间隙区域进行切割,形成多个槽道;
减薄所述晶圆至显露所述槽道,以分离所述多个芯片及第一区域;所述第一区域位于所述重叠区域中。
2.根据权利要求1所述的方法,其特征在于,所述减薄所述晶圆至显露所述槽道,包括:
所述多个槽道形成在所述晶圆正面;
用研磨机对晶圆背面进行研磨,以减薄所述晶圆直至显露所述槽道。
3.根据权利要求1所述的方法,其特征在于,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域中的每个间隙区域进行第一切割;
在所述重叠区域,进行第二切割;
在进行所述减薄后,所述第一区域被分离成多个第一子区域。
4.根据权利要求3所述的方法,其特征在于,所述第一切割形成的槽道深度小于或等于所述第二切割形成的槽道深度。
5.根据权利要求1所述的方法,其特征在于,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域中的每个间隙区域进行第三切割;
在进行所述减薄后,所述第一区域以一个完整区域的形式被分离。
6.根据权利要求1所述的方法,其特征在于,所述第一区域形成的形状包括:圆形、菱形、或者四角星形。
7.根据权利要求1所述的方法,其特征在于,所述第一区域形成的形状包括:圆形、或者菱形;
所述方法还包括:
对所述多个槽道中用于分离所述多个芯片的槽道进行倒角处理。
8.根据权利要求1所述的方法,其特征在于,所述第一区域所形成的形状的几何中心与所述重叠区域的几何中心重合。
9.根据权利要求1所述的方法,其特征在于,所述多个槽道中除去形成所述第一区域的槽道后的槽道包括有直线型槽道,或者包括有曲线型槽道。
10.根据权利要求1所述的方法,其特征在于,在所述减薄所述晶圆至显露所述槽道,以分离所述多个芯片及第一区域时,还包括:
减薄所述晶圆至显露所述槽道,以分离所述多个芯片、第一区域及多个第二区域;所述多个第二区域设置在所述多个间隙区域中。
11.根据权利要求10所述的方法,其特征在于,所述第二区域形成的形状包括圆形。
12.根据权利要求1所述的方法,其特征在于,所述在所述多个间隙区域进行切割,包括:利用激光切割所述晶圆;
其中,在所述多个间隙区域,通过控制所述激光的路径沿预设轨迹进行切割。
13.根据权利要求1所述的方法,其特征在于,在芯片的第一位置处设置有焊盘;所述第一位置为所述晶圆被切割时,所述芯片上靠近所述第一区域的位置。
14.根据权利要求1所述的方法,其特征在于,所述在所述多个间隙区域进行切割,包括:
在所述多个间隙区域,利用隐形切割工艺,对所述晶圆进行切割。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115870641A (zh) * | 2023-02-20 | 2023-03-31 | 湖北三维半导体集成创新中心有限责任公司 | 一种芯片及其制造方法、封装结构 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040102023A1 (en) * | 2002-08-13 | 2004-05-27 | Fuji Electric Co., Ltd. | Semiconductor device and method of relaxing thermal stress |
US20060278957A1 (en) * | 2005-06-09 | 2006-12-14 | Zong-Huei Lin | Fabrication of semiconductor integrated circuit chips |
CN101251453A (zh) * | 2008-04-15 | 2008-08-27 | 北京航空航天大学 | 臂上开缝且中心区减薄型十字形试件 |
US20090098712A1 (en) * | 2007-10-15 | 2009-04-16 | Shinko Electric Industries Co., Ltd. | Substrate dividing method |
JP2011054844A (ja) * | 2009-09-03 | 2011-03-17 | Yokogawa Electric Corp | 半導体ウェーハ及び半導体装置 |
CN104465513A (zh) * | 2013-09-12 | 2015-03-25 | 英飞凌科技股份有限公司 | 半导体器件和用于制造半导体器件的方法 |
CN104979286A (zh) * | 2014-04-10 | 2015-10-14 | 株式会社迪思科 | 晶片的加工方法 |
US20160240439A1 (en) * | 2015-02-13 | 2016-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device and Method |
CN106544634A (zh) * | 2015-09-17 | 2017-03-29 | 宁波江丰电子材料股份有限公司 | 一种膜层的形成方法、靶材及靶材制作方法 |
JP2017073424A (ja) * | 2015-10-05 | 2017-04-13 | 日本特殊陶業株式会社 | 配線基板及びその製造方法 |
CN109445245A (zh) * | 2018-10-15 | 2019-03-08 | 上海华虹宏力半导体制造有限公司 | 一种掩模板、晶圆、晶粒以及等离子刻蚀裂片的方法 |
WO2019208824A1 (ja) * | 2018-04-27 | 2019-10-31 | ローム株式会社 | 結晶切断方法およびSiC半導体装置の製造方法ならびにSiC半導体装置 |
CN209804655U (zh) * | 2019-05-16 | 2019-12-17 | 珠海格力电器股份有限公司 | 一种半导体晶圆及具有其的电子装置 |
-
2020
- 2020-04-28 CN CN202010350593.XA patent/CN111430229B/zh active Active
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040102023A1 (en) * | 2002-08-13 | 2004-05-27 | Fuji Electric Co., Ltd. | Semiconductor device and method of relaxing thermal stress |
US20060278957A1 (en) * | 2005-06-09 | 2006-12-14 | Zong-Huei Lin | Fabrication of semiconductor integrated circuit chips |
US20090098712A1 (en) * | 2007-10-15 | 2009-04-16 | Shinko Electric Industries Co., Ltd. | Substrate dividing method |
CN101251453A (zh) * | 2008-04-15 | 2008-08-27 | 北京航空航天大学 | 臂上开缝且中心区减薄型十字形试件 |
JP2011054844A (ja) * | 2009-09-03 | 2011-03-17 | Yokogawa Electric Corp | 半導体ウェーハ及び半導体装置 |
CN104465513A (zh) * | 2013-09-12 | 2015-03-25 | 英飞凌科技股份有限公司 | 半导体器件和用于制造半导体器件的方法 |
CN104979286A (zh) * | 2014-04-10 | 2015-10-14 | 株式会社迪思科 | 晶片的加工方法 |
US20160240439A1 (en) * | 2015-02-13 | 2016-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device and Method |
CN106544634A (zh) * | 2015-09-17 | 2017-03-29 | 宁波江丰电子材料股份有限公司 | 一种膜层的形成方法、靶材及靶材制作方法 |
JP2017073424A (ja) * | 2015-10-05 | 2017-04-13 | 日本特殊陶業株式会社 | 配線基板及びその製造方法 |
WO2019208824A1 (ja) * | 2018-04-27 | 2019-10-31 | ローム株式会社 | 結晶切断方法およびSiC半導体装置の製造方法ならびにSiC半導体装置 |
CN109445245A (zh) * | 2018-10-15 | 2019-03-08 | 上海华虹宏力半导体制造有限公司 | 一种掩模板、晶圆、晶粒以及等离子刻蚀裂片的方法 |
CN209804655U (zh) * | 2019-05-16 | 2019-12-17 | 珠海格力电器股份有限公司 | 一种半导体晶圆及具有其的电子装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115870641A (zh) * | 2023-02-20 | 2023-03-31 | 湖北三维半导体集成创新中心有限责任公司 | 一种芯片及其制造方法、封装结构 |
CN115870641B (zh) * | 2023-02-20 | 2023-05-23 | 湖北三维半导体集成创新中心有限责任公司 | 一种芯片及其制造方法、封装结构 |
Also Published As
Publication number | Publication date |
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