KR20180029931A - 반도체 칩, 반도체 장치, 반도체 웨이퍼, 및 반도체 웨이퍼의 다이싱 방법 - Google Patents

반도체 칩, 반도체 장치, 반도체 웨이퍼, 및 반도체 웨이퍼의 다이싱 방법 Download PDF

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Abstract

반도체 칩의 유효 영역을 충분히 확보하면서, 치핑을 방지하는 것이 가능한 반도체 칩, 반도체 웨이퍼, 반도체 장치, 및 반도체 웨이퍼의 다이싱 방법을 제공한다. 반도체 칩이 되는 반도체 칩 영역은, 직사각형 형상을 가지며, 임의의 한 변의 양단에 위치하는 두 개의 모서리부에만 회로 소자가 배치되어 있지 않은 비유효 영역을 구비하고, 반도체 웨이퍼에는, 복수의 반도체 칩 영역이 각각의 비유효 영역이 모두 제2 다이싱 공정의 다이싱 블레이드의 진행 방향과 정면으로 마주하도록 배열되어 있다.

Description

반도체 칩, 반도체 장치, 반도체 웨이퍼, 및 반도체 웨이퍼의 다이싱 방법{SEMICONDUCTOR CHIP, SEMICONDUCTOR DEVICE, SEMICONDUCTOR WAFER, AND METHOD OF DICING SEMICONDUCTOR WAFER}
본 발명은, 반도체 칩, 반도체 장치, 반도체 웨이퍼, 및 반도체 웨이퍼의 다이싱 방법에 관한 것이다.
일반적으로, 반도체 웨이퍼의 반도체 칩으로의 개편화는, 복수의 반도체 칩 영역과 복수의 다이싱 라인이 종횡으로 정렬하여 형성된 반도체 웨이퍼에 대해, 다이싱 라인을 따라 다이싱함으로써 행해진다.
이러한 다이싱 공정에 있어서는, 반도체 칩의 모서리부에 결락이나 금 등(이하 총칭하여 「치핑」이라고도 한다)이 발생하기 쉬운 것이 알려져있다.
이러한 치핑을 방지하는 방법으로서, 특허 문헌 1에는, 개편화를 행하기 전에, 다이싱 라인의 교점에, 개편화되는 반도체 칩의 4개의 모서리부를 모따기하는 관통 구멍을 형성해 두는 것이 제안되어 있다.
일본국 특허공개 2009-99681호 공보
그러나, 특허 문헌 1의 방법에서는, 다이싱 라인의 교점에서 반도체 칩의 모든 모서리를 모따기하기 위해, 모따기한 부분은 비유효 영역(회로 소자를 배치하지 않는/할 수 없는 영역)이 되어 버리기 때문에, 반도체 칩 내의 유효 영역(회로 소자를 배치하는 영역)이 감소해 버린다. 따라서, 필요한 유효 영역을 확보하기 위해서는, 칩 사이즈를 크게 해야 한다.
따라서, 본 발명은, 반도체 칩의 유효 영역을 충분히 확보하면서, 치핑을 방지하는 것이 가능한 반도체 칩, 반도체 장치, 반도체 웨이퍼, 및 반도체 웨이퍼의 다이싱 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 반도체 칩은, 직사각형 형상을 가지며, 임의의 한 변의 양단에 위치하는 두 개의 모서리부에만 설치되고, 회로 소자가 배치되어 있지 않은 비유효 영역과, 상기 비유효 영역을 제외한 나머지 영역에 설치되고, 회로 소자가 배치된 유효 영역을 구비하는 것을 특징으로 한다.
또, 본 발명의 반도체 웨이퍼는, 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 교대로 정렬하여 배치된 복수의 반도체 칩 영역 및 복수의 다이싱 라인을 가지며, 상기 복수의 반도체 칩 영역의 각각은, 직사각형 형상을 가지며, 상기 제1 방향을 따른 한 변의 양단에 위치하는 두 개의 모서리부에만 설치되고, 회로 소자가 배치되어 있지 않은 비유효 영역과, 상기 비유효 영역을 제외한 나머지 영역에 설치되고, 회로 소자가 배치된 유효 영역을 포함하고, 각 반도체 칩 영역의 상기 한 변은, 상기 제1 방향에 있어서 같은 열에 늘어서 있는 다른 반도체 칩 영역의 상기 한 변과 동일 직선 상에 위치하고, 상기 비유효 영역은, 상기 제2 방향에 있어서, 등간격으로 배치되어 있는 것을 특징으로 한다.
또, 본 발명의 반도체 웨이퍼의 다이싱 방법은, 복수의 반도체 칩 영역과 복수의 다이싱 라인이 교대로 종횡으로 정렬하여 배치된 연장되는 준비하는 공정과, 상기 복수의 다이싱 라인 중, 제1 방향으로 연장되는 다이싱 라인을 따라 다이싱 블레이드에 의해 다이싱을 행하여, 상기 반도체 웨이퍼를 긴 직사각형으로 하는 제1 다이싱 공정과, 상기 복수의 다이싱 라인 중, 상기 제1 방향과 수직인 제2 방향으로 연장되는 다이싱 라인을 따라 다이싱 블레이드에 의해 다이싱을 행하여, 상기 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하는 제2 다이싱 공정을 갖는 반도체 웨이퍼의 다이싱 방법으로서, 상기 복수의 반도체 칩 영역의 각각은, 직사각형 형상을 가지며, 상기 제2 다이싱 공정에 있어서의 상기 다이싱 블레이드의 진행 방향과 정면으로 마주하는 두 개의 모서리부에만 배치되고, 회로 소자가 배치되어 있지 않은 비유효 영역과, 상기 비유효 영역을 제외한 나머지의 영역에 설치되고, 회로 소자가 배치된 유효 영역을 구비하고 있는 것을 특징으로 한다.
본 발명에서는, 반도체 칩 영역의 네 개의 모서리 모두에 비유효 영역을 설치하는 것이 아니라, 다이싱 블레이드의 진행 방향과 정면으로 마주하는 모서리부인 반도체 칩 영역의 한 변의 양단에 위치하는 두 개의 모서리부에만 비유효 영역을 설치하고 있다. 따라서, 치핑을 방지함과 더불어, 나머지의 두 개의 모서리부는 유효 영역으로서 사용할 수 있기 때문에, 팁 사이즈를 작게 하는 것이 가능해진다.
도 1은, 본 발명의 제1 실시 형태의 반도체 웨이퍼의 부분 확대도이다.
도 2는, 도 1에 나타내는 반도체 웨이퍼의 다이싱 공정을 설명하기 위한 부분 확대도이다.
도 3은, 본 발명의 제2 실시 형태의 반도체 웨이퍼의 부분 확대도이다.
도 4는, 도 3에 나타내는 크랙 스토퍼 영역을 설명하기 위한 단면도이다.
도 5는, 본 발명의 실시 형태에 있어서의 비유효 영역의 다른 예를 나타내는 부분 확대도이다.
도 6은, 본 발명의 실시 형태에 있어서 개편화된 반도체 칩이 탑재되고, 수지 봉지된 반도체 장치를 나타내는 개략 평면도이다.
도 7은, 본 발명의 제2 실시 형태의 반도체 웨이퍼의 변형예를 나타내는 부분 확대도이다.
도 8은, 반도체 웨이퍼를 반도체 칩으로 개편화하는 일반적인 방법을 설명하기 위한 도면이다.
도 9는, 반도체 웨이퍼를 반도체 칩으로 개편화하는 일반적인 방법을 설명하기 위한 도면이다.
도 10은, 반도체 웨이퍼를 반도체 칩으로 개편화하는 일반적인 방법을 설명하기 위한 도면이다.
도 11은, 반도체 웨이퍼를 반도체 칩으로 개편화하는 일반적인 방법에 있어서 생기는 문제를 설명하기 위한 도이다.
본 발명의 실시 형태를 설명하기 전에, 본 발명자가 본 발명을 도출하기에 이른 경위를 설명한다.
도 8~10은, 반도체 웨이퍼(반도체 기판)를 반도체 칩으로 개편화하는 일반적인 방법을 설명하기 위한 도면이다.
우선, 도 8(a)에 나타내는 바와 같이, 소자가 형성된 반도체 웨이퍼(W)와, 다이싱 링(DR)과 다이싱 테이프(DT)를 준비한다.
다음에, 다이싱 테이프(DT) 상에 다이싱 링(DR)과 반도체 웨이퍼(W)를 도 8(b)에 나타내는 바와 같이 부착한다. 이 부착은, 기포없이, 균일하게 행해지는 것이 중요하고, 대책으로서, 도시와 같이 다이싱 테이프(DT)에 텐션을 걸면서 반도체 웨이퍼(W)가 부착된다.
그 후, 다이싱 링(DR)의 주위에 있는 다이싱 테이프(DT)를 제거함으로써, 도 8(c)에 나타내는, 다이싱 테이프(DT) 상에 부착된 다이싱 링(DR)과 반도체 웨이퍼(W)를 얻을 수 있고, 이것을 다이싱 장치(도시 생략)에 세트한다.
도 9는, 다이싱 테이프(DT) 상에 부착되고, 이로부터 다이싱이 행해지는 반도체 웨이퍼(W)의 부분 확대도이며, 복수의 반도체 칩 영역(410)과 이것들을 각 칩으로 개편화하기 위한 다이싱 라인(420)이 설치되어 있다. 여기서, 부호 411은, 반도체 칩 영역(410) 내의 유효 영역을 나타내고 있다. 즉, 본 예에서는, 반도체 칩 영역(410) 전체가 유효 영역(회로 소자가 배치되어 있는 영역)이다.
도 10은, 반도체 웨이퍼(W)의 다이싱(개편화) 공정을 도중까지 행한 상태를 나타내고 있다.
반도체 웨이퍼(W)의 다이싱 공정에 있어서는, 다이싱 블레이드(도시 생략)에 의해, 우선, X방향으로, 다이싱 라인(420)을 따라, 반도체 웨이퍼(W)를 순차적으로 절단함으로써(이하, 「제1 다이싱 공정」이라고도 한다) 긴 직사각형으로 분할한다. 다음에, 같은 다이싱 블레이드에 의해, 긴 직사각형으로 된 반도체 웨이퍼(W)를 Y방향으로, 다이싱 라인(420)을 따라, 순차적으로 절단한다(이하, 「제2 다이싱 공정」이라고도 한다). 이와 같이 하여, 모든 다이싱 라인(420)을 따라 절단함으로써, 반도체 웨이퍼(W)를 반도체 칩(430)으로 개편화할 수 있다. 또한, 도면에 있어서, 흰색으로 표시하고 있는 부분은, 절단이 완료된 부분을 나타내고 있다.
그러나, 상술과 같은 반도체 웨이퍼의 개편화 방법에 있어서는, 도 11에 나타내는 문제가 발생하는 경우가 있다.
도 11은, 제1 다이싱 공정이 종료하고, 제2 다이싱 공정을 행하고 있는 도중 의 상태(도면에 있어서, 파선 화살표 y1까지 절단한 상태)를 나타내고 있다.
도 8(b)를 이용하여 설명한 바와 같이, 반도체 웨이퍼(W)는, 다이싱 테이프(DT)에 텐션을 걸면서 부착되어 있기 때문에, 반도체 웨이퍼(W)를 절단해 가면, 다이싱 테이프(DT)의 텐션이 개방되어, 다이싱 중에 반도체 웨이퍼(W)의 분할된 영역이 어긋나는 현상이 생긴다.
즉, 도 11에 나타내는 바와 같이, 제1 다이싱 공정이 종료한 다음은, Y방향에 인접하는 반도체 칩 영역(410) 사이에 어긋남(S)이 발생하기 쉽다. 도 11에서는, 일례로서 반도체 칩 영역(410a)이 반도체 칩 영역(410b)에 대해서 X방향(도면에 있어서의 우측 방향)으로 어긋난 경우를 나타내고 있다.
이러한 어긋남(S)에 의해, 반도체 칩 영역(410a)은, 다이싱 블레이드가 화살표 DB의 방향으로 진행해가면, 반도체 칩 영역(410a)의 점선으로 둘러싼 모서리부(CP)에 부딪혀 버린다. 이로 인해, 모서리부(CP)에 결락이나 금 등 치핑이 발생해 버리게 된다.
이와 같이, 치핑는, 제2 다이싱 공정의 다이싱 블레이드의 진행 방향(Y방향) 에 있어서 반도체 칩 영역(410)간에 어긋남이 발생함으로써 발생하는 것을 알 수 있다.
본 발명은, 이러한 지견에 기초하여 이루어진 것이다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
도 1은, 본 발명의 제1 실시 형태에 의한 반도체 웨이퍼(100)를 나타내는 부분 확대도이다.
반도체 웨이퍼(100)에는, X방향(이하, 「제1 방향」이라고도 한다) 및 X방향과 수직인 Y방향(이하, 「제2 방향」)이라고도 한다)으로 교대로 정렬하여 배치된 복수의 반도체 칩 영역(110)과 복수의 다이싱 라인(120)이 형성되어 있다.
복수의 반도체 칩 영역(110)의 각각은, 직사각형 형상(여기에서는 정방형 형상)을 이루고 있다. 각 반도체 칩 영역(110)은, X방향을 따른 변(110x)의 양단에 위치하는 두 개의 모서리부에 각각 비유효 영역(112)을 구비하고 있다. 여기서, 비유효 영역이란, 회로 요소로서 기능하는 회로 소자나, 회로 요소가 정확하게 동작하기 위해 필요한 요소가 배치되어 있지 않은 영역을 의미한다. 따라서, 비유효 영역(112)에는, 더미 패턴이나 얼라이먼트 마크 등, 다이싱 종료 후에는 파괴되거나 소실되거나 해도 상관없는 것은 형성되어 있어도 된다.
반도체 칩 영역(110) 중, 비유효 영역(112) 이외의 영역은 유효 영역(111)이다. 여기서, 유효 영역이란, 회로 요소로서 기능하는 회로 소자나, 회로 요소가 정확하게 동작하기 위해 필요한 요소가 배치되어 있는 영역을 의미한다.
비유효 영역(112)은, 반도체 칩 영역(110)의 상술의 두 개의 모서리부에만 설치되어 있고, 나머지 두 개의 모서리부에는 설치되어 있지 않기 때문에, 그 부분은 유효 영역으로 되어 있다. 따라서, 특허 문헌 1과 같이, 반도체 칩 영역의 네 개의 모서리 전부에 비유효 영역을 설치하는 것과 비교해서, 유효 영역을 넓게 취하는 것이 가능하게 되어 있다.
각 반도체 칩 영역(110)의 변(110x)은, X방향에 있어서 같은 열에 늘어서 있는(인접하는) 복수의 반도체 칩 영역(110)의 변(110x)과 동일 직선 상에 위치해 있다.
또, 비유효 영역(112)은, Y방향에 있어서, 등간격으로 배치되어 있다. 즉, 어느 반도체 칩 영역(110)에 있어서나, 변(110x)(도 1에 있어서의 하변)에 가까운 측에 설치되어 있다.
비유효 영역(112)의 형상은, 각각, Y방향으로 길고, 직각부가 반도체 칩 영역(110)의 모서리부와 일치한 직각 삼각형이다.
다음에, 반도체 웨이퍼(100)의 다이싱 공정에 대해서, 도 2를 이용하여 설명한다. 도 2는, 제1 다이싱 공정이 종료하고, 제2 다이싱 공정을 행하고 있는 도중의 상태(도에 있어서, 파선 화살표 y1까지 절단한 상태)를 나타내고 있다.
우선, 도 1에 나타내는 반도체 웨이퍼(100)를 다이싱 장치(도시 생략)에 세트한다.
다음에, 제1 다이싱 공정으로서, 복수의 다이싱 라인(120) 중, X방향으로 연장되는 다이싱 라인(120)을 따라 다이싱 블레이드(도시 생략)에 의해 다이싱을 행하고, 반도체 웨이퍼(100)를 긴 직사각형으로 분할한다.
계속해서, 제2 다이싱 공정으로서, Y방향으로 연장되는 다이싱 라인(120)을 따라 다이싱 블레이드에 의해 다이싱을 행하고, 반도체 웨이퍼(100)를 복수의 반도체 칩(130)으로 개편화한다. 이 제2 다이싱 공정은, 다이싱 블레이드의 진행 방향을 비유효 영역(112)이 설치되어 있는 두 개의 모서리부에 대해서 정면으로 마주하는 방향(도에 있어서의 화살표 DB의 방향)으로 하여 행해진다.
이상과 같이 함으로써, 도 11에 나타낸 것과 같이, 제1 다이싱 공정이 종료한 후, Y방향으로 인접하는 반도체 칩 영역(110) 사이에 어긋남(S)이 생긴 경우라도, 본 실시 형태에 의하면, 유효 영역(111) 내에 치핑이 발생하는 것을 방지할 수 있다.
즉, 화살표 DB와 같이 진행한 다이싱 블레이드는, 비유효 영역(112)에 부딪치고, 비유효 영역(112)에 크랙(CK)이 발생하지만, 이 크랙(CK)은, 비유효 영역(112) 내에 머물기 때문에, 유효 영역(111)에까지 미쳐, 유효 영역(111) 내의 배선을 절단하는 등, 회로 소자에 영향을 주는 것을 억제할 수 있다.
본 실시 형태에서는, 비유효 영역(112)의 형상은, 상술한 바와 같이, Y방향으로 긴 직각 삼각형으로 하고 있다. 이것은, 크랙(CK)은, 제2 다이싱 공정에 있어서의 다이싱 블레이드의 진행 방향(Y방향)을 따라 발생하기 때문에, 비유효 영역(112)은, X방향으로는 Y방향만큼의 길이(폭)를 가질 필요가 없기 때문이다.
이와 같이, Y방향으로 길고, X방향의 폭을 좁게 하는 형상으로 함으로써, 유효 영역(111)을 보다 넓게 하는 것을 가능하게 하고 있다.
다음에, 본 발명의 제2 실시 형태에 대해, 도 3 및 4를 이용하여 설명한다.
도 3은, 본 발명의 제2 실시 형태의 반도체 웨이퍼(200)의 부분 확대도이다.
또한, 도 1에 나타내는 반도체 웨이퍼(100)와 동일한 구성 요소에는 동일한 부호를 붙이고, 중복되는 설명은 적절히 생략한다.
반도체 웨이퍼(200)는, 반도체 웨이퍼(100)의 구성에 더하여, 크랙 스토퍼 영역(201)을 구비하고 있다. 크랙 스토퍼 영역(201)은, 비유효 영역(112)의 각각의 네 변을 따라, 즉, 비유효 영역(112)과 유효 영역(111)의 각 경계부를 따라서 설치되어 있다.
도 4(a)~(c)는, 도 3의 N-N선을 따른 단면도이며, 크랙 스토퍼 영역(201)의 구체적인 구성예를 나타내고 있다.
도 4(a)는, 크랙 스토퍼 영역(201)이 벽형상 구조물(201W)을 갖는 예이다. 벽형상 구조물(201W)은, 반도체 기판(10) 상에 설치된 금속 플러그(MPL)와 금속 패턴(MPT)의 적층 구조에 의해 구성되어 있다. 벽형상 구조물(201W)은, 절연막(11)으로 덮여 있다.
도 4(b)는, 크랙 스토퍼 영역(201)이 홈(201T)을 갖는 예이다. 홈(201T)은, 반도체 기판(10) 상의 절연막(11)을 에칭함으로써 형성되어 있다.
도 4(c)는, 크랙 스토퍼 영역(201)이 단차(201S)를 갖는 예이다. 단차(201S)는, 반도체 기판(10) 상의 절연막(11)을 에칭함으로써 형성되어 있다.
치핑은, 반도체 웨이퍼가 얇고, 반도체 칩 영역이 작은 경우일수록 발생하기 쉬워지기 때문에, 이러한 경우에, 본 실시 형태와 같이, 크랙 스토퍼 영역(201)을 설치함으로써, 유효 영역(111) 내까지 크랙이 미치는 것을 확실히 방지하는 것이 가능해진다.
또한, 크랙 스토퍼 영역(201)은, 도 4(a)~(c)에 나타낸 구성으로 한정되지 않고, 이들을 복합한 구조, 혹은 다른 구조여도 상관없다.
이상과 같이, 제2 실시 형태에 의하면, 제1 실시 형태보다, 보다 확실히, 유효 영역에 크랙이 이르는 것을 막을 수 있다. 그러나, 반도체 웨이퍼의 두께나 반도체 칩 영역의 크기 등에 따라, 크랙 스토퍼 영역(201)을 설치하지 않아도 치핑으로부터 충분히 유효 영역(111)을 보호하는 것이 가능한 경우는, 제1 실시 형태와 같이, 크랙 스토퍼 영역(201)을 설치하지 않고, 심플한 구성으로 하는 것이 바람직하다.
여기서, 도 5(a)~(c)에, 본 발명의 실시 형태에 있어서의 비유효 영역(112)의 다른 예를 나타낸다.
상기 제1 및 제2 실시 형태에 있어서는, 비유효 영역(112)은, Y방향으로 긴 직각 삼각형으로 하고 있었지만, 이것으로는 한정되지 않고, 예를 들면, 도 5(a)~(c)에 나타내는 형상으로 할 수도 있다.
도 5(a)~(c)에 나타내는 비유효 영역(112)은, 제1 직선부(112x)와 제1 직선부(112x)보다 긴 제2 직선부(112y)로 이루어지는 직각부를 가지며, 상기 직각부가 반도체 칩 영역(110)의 모서리부와 일치하고 있다. 그리고, 제1 직선부(112x)가 반도체 칩 영역(110)의 X방향을 따른 변(110x)을 따라 위치하고, 제1 직선부(112x)의 직각부와 반대측의 단부(112xe)와 제2 직선부(112y)의 직각부와 반대측의 단부(112ye)가 복수의 직선으로 이루어지는 선 또는 곡선(112xy)에 의해 접속된 형상으로 되어 있다.
이러한 형상은, 단부(112xe)와 단부(112ye)를 접속하는 직선(도 중 파선으로 나타낸다)과, 제1 직선부(112x)와, 제2 직선부(112y)에 의해 형성되는 직각 삼각형보다 면적이 작은 형상이다.
이러한 형상으로 함으로서, 비유효 영역(112)의 면적이 직각 삼각형보다 작아지기 때문에, 유효 영역(111)의 면적을 넓히는 것이 가능해진다.
여기서, 도 5(a)~(c)에는, 비유효 영역(112)과 유효 영역(111)의 각 경계부를 따라서 크랙 스토퍼 영역(201)을 설치한 경우를 도시하고 있지만, 크랙 스토퍼 영역(201)은, 제1 실시 형태와 같이 설치하지 않아도 된다.
또한, 상기 실시 형태에 의해 개편화된 반도체 칩(130)은, 도 6에 나타내는 바와 같이, 외부 단자(32)와 접속된 리드 프레임(도시 생략) 상에 탑재되고, 봉지 수지(31)에 의해 수지 봉지되어 반도체 장치(30)가 된다.
이상, 본 발명의 실시 형태에 대해 설명했지만, 본 발명은 상기 실시 형태로 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능한 것은 말할 필요도 없다.
예를 들면, 상기 실시 형태에 있어서는, 반도체 칩 영역이 정방형인 예를 나타내고 있지만, 이것은 장방형이어도 된다.
또, 반도체 웨이퍼(반도체 기판)는 다이싱 테이프에 부착하여 다이싱 블레이드로 개편화할 수 있는 것이면 재질에 제한은 없고, 예를 들면 Si, SiC, GaN, GaAs등이어도 된다.
또한, 본 발명에 있어서, 도 7에 나타내는 바와 같이, 반도체 칩 영역(110)이 시일 링(301)을 포함하는 경우, 유효 영역(111)은, 시일 링(301)을 포함하는 영역을 의미한다. 시일 링은, 반도체 칩 외주 측면으로부터의 수분 침수를 방지하기 위해, 다이싱 후에도 파괴되면 안 되는 것, 즉, 회로 요소가 정확하게 동작하기 위해서 필요한 요소이기 때문에, 유효 영역의 일부라고 한다.
100, 200, W:반도체 웨이퍼 110, 410:반도체 칩 영역
110x:반도체 칩 영역의 X방향을 따른 변 111, 411:유효 영역
112:비유효 영역 112x:비유효 영역의 제1 직선부
112y:비유효 영역의 제2 직선부
112xe:비유효 영역의 제1 직선부의 단부
112ye:비유효 영역의 제2 직선부의 단부
112xy:단부(112xe)와 단부(112ye)를 접속하는 선 또는 곡선
120, 420:다이싱 라인 130, 430:반도체 칩
201:크랙 스토퍼 영역 201W:벽형상 구조물
201T:홈 201S:단차
30:반도체 장치 31:봉지 수지
32:외부 단자 CP:모서리부
CK:크랙 DR:다이싱 링
DT:다이싱 테이프

Claims (16)

  1. 네 변을 갖는 직사각형 형상의 주면을 가지며,
    상기 주면은, 상기 네 변 중 임의의 한 변의 양단에 위치하는 두 개의 모서리부에만 설치되고, 회로 소자가 배치되어 있지 않은 비유효 영역과,
    상기 비유효 영역을 제외한 나머지 영역에 설치되고, 회로 소자가 배치된 유효 영역을 구비하는 것을 특징으로 하는 반도체 칩.
  2. 청구항 1에 있어서,
    상기 비유효 영역의 각각의 형상은, 상기 임의의 한 변에 대해서 수직인 방향으로 길고, 직각부가 상기 모서리부와 일치한 직각 삼각형인 것을 특징으로 하는 반도체 칩.
  3. 청구항 1에 있어서,
    상기 비유효 영역의 각각은, 제1 직선부와 상기 제1 직선부보다 긴 제2 직선부로 이루어지는 직각부를 갖고, 상기 직각부가 상기 모서리부와 일치하고, 상기 제1 직선부가 상기 임의의 한 변을 따라 위치하고, 상기 제1 직선부의 상기 직각부와 반대측의 단부와 상기 제2 직선부의 상기 직각부와 반대측의 단부를 접속하는 직선과, 상기 제1 직선부와, 제2 직선부에 의해 형성되는 직각 삼각형보다 면적이 작은 형상인 것을 특징으로 하는 반도체 칩.
  4. 청구항 1에 있어서,
    상기 비유효 영역과 상기 유효 영역의 각 경계부를 따라 크랙 스토퍼 영역이 설치되어 있는 것을 특징으로 하는 반도체 칩.
  5. 청구항 4에 있어서, 상기 크랙 스토퍼 영역은, 상기 반도체 칩 표면에 설치된 벽형상 구조물, 홈, 또는 단차를 갖는 것을 특징으로 하는 반도체 칩.
  6. 청구항 1 내지 청구항 5 중 어느 1항에 기재된 반도체 칩이 수지 봉지된, 반도체 장치.
  7. 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 교대로 정렬하여 배치된 복수의 반도체 칩 영역 및 복수의 다이싱 라인을 가지며,
    상기 복수의 반도체 칩 영역의 각각은, 직사각형 형상을 가지며, 상기 제1 방향을 따른 한 변의 양단에 위치하는 두 개의 모서리부에만 설치되고, 회로 소자가 배치되어 있지 않은 비유효 영역과, 상기 비유효 영역을 제외한 나머지 영역에 설치되고, 회로 소자가 배치된 유효 영역을 포함하고,
    각 반도체 칩 영역의 상기 한 변은, 상기 제1 방향에 있어서 같은 열에 늘어서 있는 다른 반도체 칩 영역의 상기 한 변과 동일 직선 상에 위치하고,
    상기 비유효 영역은, 상기 제2 방향에 있어서, 등간격으로 배치되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  8. 청구항 7에 있어서,
    상기 비유효 영역의 각각의 형상은, 상기 제2 방향으로 길고, 직각부가 상기 모서리부와 일치한 직각 삼각형인 것을 특징으로 하는 반도체 웨이퍼.
  9. 청구항 7에 있어서,
    상기 비유효 영역의 각각은, 상기 제1 방향과 평행한 제1 직선부와 상기 제1 직선부보다 길고 상기 제2 방향과 평행한 제2 직선부로 이루어지는 직각부를 가지며, 상기 직각부가 상기 모서리부와 일치하고, 상기 제1 직선부의 상기 직각부와 반대측의 단부와 상기 제2 직선부의 상기 직각부와 반대측의 단부를 접속하는 직선과, 상기 제1 직선부와, 제2 직선부에 의해 형성되는 직각 삼각형보다 면적이 작은 형상인 것을 특징으로 하는 반도체 웨이퍼.
  10. 청구항 7에 있어서,
    상기 비유효 영역과 상기 유효 영역의 각 경계부를 따라 크랙 스토퍼 영역이 설치되어 있는 것을 특징으로 하는 반도체 웨이퍼.
  11. 청구항 10에 있어서,
    상기 크랙 스토퍼 영역은, 상기 반도체 칩 영역 표면에 설치된 벽 형상 구조물, 홈, 또는 단차를 갖는 것을 특징으로 하는 반도체 웨이퍼.
  12. 복수의 반도체 칩 영역과 복수의 다이싱 라인이 교대로 종횡으로 정렬하여 배치된 반도체 웨이퍼를 준비하는 공정과,
    상기 복수의 다이싱 라인 중, 제1 방향으로 연장되는 다이싱 라인을 따라 다이싱 블레이드에 의해 다이싱을 행하여, 상기 반도체 웨이퍼를 긴 직사각형으로 하는 제1 다이싱 공정과,
    상기 복수의 다이싱 라인 중, 상기 제1 방향과 수직인 제2 방향으로 연장되는 다이싱 라인을 따라 다이싱 블레이드에 의해 다이싱을 행하여, 상기 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하는 제2 다이싱 공정을 갖는 반도체 웨이퍼의 다이싱 방법으로서,
    상기 복수의 반도체 칩 영역의 각각은, 직사각형 형상을 가지며, 상기 제2 다이싱 공정에 있어서의 상기 다이싱 블레이드의 진행 방향과 정면으로 마주하는 두 개의 모서리부에만 배치되고, 회로 소자가 배치되어 있지 않은 비유효 영역과, 상기 비유효 영역을 제외한 나머지 영역에 설치되고, 회로 소자가 배치된 유효 영역을 구비하고 있는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.
  13. 청구항 12에 있어서,
    상기 비유효 영역의 각각의 형상은, 상기 제2 방향으로 길고, 직각부가 상기 모서리부와 일치한 직각 삼각형인 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.
  14. 청구항 12에 있어서,
    상기 비유효 영역의 각각은, 상기 제1 방향과 평행한 제1 직선부와 상기 제1 직선부보다 길고 상기 제2 방향과 평행한 제2 직선부로 이루어지는 직각부를 가지며, 상기 직각부가 상기 모서리부와 일치하고, 상기 제1 직선부의 상기 직각부와 반대측의 단부와 상기 제2 직선부의 상기 직각부와 반대측의 단부를 접속하는 직선과, 상기 제1 직선부와, 제2 직선부에 의해 형성되는 직각 삼각형보다 면적이 작은 형상인 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.
  15. 청구항 12에 있어서,
    상기 비유효 영역과 상기 유효 영역의 각 경계부를 따라서 크랙 스토퍼 영역이 설치되어 있는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.
  16. 청구항 15에 있어서,
    상기 크랙 스토퍼 영역은, 상기 반도체 칩 영역 표면에 설치된 벽형상 구조물, 홈, 또는 단차를 갖는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.
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