KR20090015454A - 반도체 웨이퍼 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 웨이퍼 및 반도체 소자의 제조 방법에 관한 것이다. 종래의 반도체 웨이퍼에서 테그 패드는 소잉에 의해 버 및 필링이 많이 발생하여 와이어 본딩과 접촉하는 등으로 인해 소자 불량의 원인이 되었다. 본 발명은 소잉에 의해 형성될 절삭선과 테그 패드의 외주가 그 교점에서 이루는 각을 적절히 조절함으로써 버 및 필링의 발생을 현저히 감소시킬 수 있다.
테그 패드, 스크라이브 레인, 절삭선, 예각,

Description

반도체 웨이퍼 및 반도체 소자의 제조 방법{Semiconductor wafer and method of fabricating semiconductor device}
본 발명은 반도체 웨이퍼 및 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 소잉에 의한 버 또는 필링의 발생이 현저히 억제될 수 있는 반도체 웨이퍼 및 반도체 소자의 제조 방법에 관한 것이다.
수많은 단위 반도체 칩이 집적된 반도체 웨이퍼에서, 각 단위 반도체 칩은 스크라이브 레인(scribe lane)에 의해 분리되어 있고, 스크라이브 레인 위에는 각 단위 반도체 칩 상에 형성되어 있는 개별 트랜지스터 소자 등의 특성 평가용 소자와 이러한 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그(TEG: test element group) 패드를 포함한다.
테그 패드는 도 1에 나타낸 바와 같이 형성되는데, 소잉 블레이드를 이용하여 소잉할 때, 도 2a에 나타낸 바와 같이 버(burr)가 발생하거나, 도 2b 및 도 2c에 나타낸 바와 같은 필링(peeling)이 발생하는 경우가 있다. 이와 같은 버 또는 필링의 발생은 추후의 패키징 공정에서 와이어 본딩 등과 접촉하게 됨으로써 소자 불량의 원인이 될 수 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 소잉에 의한 버 또는 필링의 발생이 현저히 억제될 수 있는 반도체 웨이퍼를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 소잉에 의한 버 또는 필링의 발생이 현저히 억제된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 세 번째 기술적 과제는 소잉에 의한 버 또는 필링의 발생이 현저히 억제된 전자 장치를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 반도체 기판 상에 형성된 다수의 단위 반도체 칩들과, 상기 각 단위 반도체 칩들을 절단시키기 위한 스크라이브 레인(scribe lane) 영역을 가지되, 상기 스크라이브 레인 영역 상에 특성 평가용 소자와 상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그(TEG: test element group) 패드를 갖는 반도체 웨이퍼에 있어서, 상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 웨이퍼를 제공한다. 특히, 상기 예각은 10도보다 크고 50도보다 작을 수 있다.
또한, 하나의 상기 테그 패드가 상기 절삭선과 오버랩되는 길이가 40 ㎛ 이하일 수 있으며, 25 ㎛ 이하일 수 있다.
선택적으로, 상기 테그 패드는 실질적으로 직사각형의 형태를 갖고, 상기 직사각형의 이웃하는 두 변 중 적어도 한 변이 상기 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작을 수 있고, 특히, 상기 직사각형은 정사각형일 수 있다. 또한, 상기 테그 패드는 원형 또는 타원형일 수도 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 기판 위에 단위 반도체 칩 영역을 형성하는 단계; 상기 단위 반도체 칩 영역 사이에 스크라이브 레인 영역을 형성하는 단계; 상기 스크라이브 레인 영역 위에 특성 평가용 소자를 형성하는 단계; 및 상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그 패드를 형성하되, 상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작게 되도록 테그 패드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 특히, 상기 예각은 10도보다 크고 50도보다 작게 형성될 수 있다.
또한, 하나의 상기 테그 패드가 상기 절삭선과 오버랩되는 길이는 40 ㎛ 이하일 수 있으며, 25 ㎛ 이하일 수 있다.
선택적으로, 상기 테그 패드는 실질적으로 직사각형의 형태를 갖고, 상기 직사각형의 이웃하는 두 변 중 적어도 한 변이 상기 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작게 되도록 형성될 수 있고, 특히, 상기 직사각형은 정사각형일 수 있다. 또한, 상기 테그 패드는 원형 또는 타원형으로 형성될 수도 있다.
본 발명은 상기 세 번째 기술적 과제를 이루기 위하여, 상기 첫 번째 기술적 과제의 반도체 웨이퍼에 형성된 단위 반도체 칩을 포함하는 전자 장치를 제공한다.
본 발명의 반도체 웨이퍼 및 반도체 소자의 제조 방법에 따르면, 소잉에 의한 버 또는 필링의 발생이 현저히 억제될 수 있는 효과가 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
본 발명의 첫 번째 모습은 반도체 기판 상에 형성된 다수의 단위 반도체 칩들과, 상기 각 단위 반도체 칩들을 절단시키기 위한 스크라이브 레인(scribe lane) 영역을 가지되, 상기 스크라이브 레인 영역 상에 특성 평가용 소자와 상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그(TEG: test element group) 패드를 갖는 반도체 웨이퍼에 있어서, 상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 웨이퍼를 제공한다.
도 3은 본 발명의 일 구현예에 따른 반도체 웨이퍼(100)를 나타낸 개념도이다. 도 3을 참조하면, 본 발명의 일 구현예에 따른 반도체 웨이퍼(100)는 다수의 단위 반도체 칩(190)들과 이들을 분리하는 스크라이브 레인 영역(120)을 갖는다. 상기 스크라이브 레인 영역(120) 내에는 특성 평가용 소자(130)와 상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그 패드(110)가 형성되어 있을 수 있다. 즉, 상기 테그 패드(110)와 상기 특성 평가용 소자(130)는 전기적으로 연결되어 있을 수 있다.
일반적으로 상기 단위 반도체 칩(190a, 190b)은 스크라이브 레인 영역(120)을 따라 소잉(sawing)함으로써 분리되는데, 이와 같은 소잉 결과 절삭선(155)을 따라 정의되는 절삭부(150)가 형성된다. 상기 절삭부(150)의 폭은 커프폭(Kerf width)이라고도 하는데, 스크라이브 레인 영역(120)의 폭보다 좁아야 한다.
도 4는 본 발명의 일구현예를 더욱 상세하게 설명하기 위해 스크라이브 레인영역(120)만을 따로 나타낸 개념도이다. 여기서, 특성 평가용 소자(130)의 도시는 생략되었다. 도 4를 참조하면, 상기 테그 패드(110)는 상기 절삭선(155)과 교차하는 부분이 발생하게 된다.
상기 테그 패드(110)의 크기를 충분히 작게 하여 상기 테그 패드(110)가 절삭부(150) 내에 완전히 들어갈 수 있도록 하면 버 또는 필링과 같은 문제가 발생하지 않겠지만, 이렇게 할 경우 특성 평가용 소자(130)의 특성 평가에 요구되는 프로 브 카드의 가격이 과도하게 비쌀 수 있기 때문에 테그 패드(110)의 크기를 줄이는 것이 항상 바람직한 것은 아니다.
본 발명의 발명자들은 상기 테그 패드(110)의 외주의 적어도 일부분의 연장선과 상기 스크라이브 레인 영역(120)의 경계선이 만나는 부분의 각도를 조절함으로써 버 또는 필링의 발생을 현저히 감소시킬 수 있음을 발견하였다. 즉, 상기 테그 패드(110)의 외주의 적어도 일부의 연장선이 상기 스크라이브 레인 영역(120)의 경계선과 교차하는 교점에서 이루는 두 각(α, β) 중 예각(α)이 0도보다 크고 60도보다 작게 함으로써 버 또는 필링의 발생을 현저히 감소시킬 수 있다. 특히, 상기 예각은 10도보다 크고 50도보다 작을 수 있다. 선택적으로, 상기 테그 패드의 외주의 적어도 일부가 스크라이브 레인의 연장 방향을 따라 소잉(sawing)되어 형성될 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작을 수 있다.
상기 테그 패드(110)는 도 4에 나타낸 바와 같은 정사각형일 수도 있지만, 직사각형일 수도 있고, 마름모일 수도 있으며 원 또는 타원의 형태를 가질 수도 있다. 상기 테그 패드(110)가 원 또는 타원과 같이 곡선 형태의 외주를 갖는 경우에 상기 각도는 절삭선(155)과의 교점에서 원 또는 타원에 접하는 접선과 상기 절삭선(155)이 이루는 각도로 정의한다.
선택적으로, 상기 테그 패드(110)가 실질적으로 직사각형의 형태를 갖고, 상기 직사각형의 이웃하는 두 변 중 적어도 한 변이 상기 절삭선(155)과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작을 수 있다. 상기 직사각형은 정사각형일 수 있다.
이와 같이 테그 패드(110)의 외주와 절삭선(155)이 교차하는 각도를 조절하는 것과 아울러, 테그 패드(110)와 절삭선(155)이 오버랩되는 길이도 버 또는 필링의 발생에 큰 영향을 미치는 것을 발견하였다. 하나의 상기 테그 패드(110)가 상기 절삭선(155)과 오버랩되는 길이(도 4의 B)는 40 ㎛ 이하일 수 있으며, 특히 25 ㎛ 이하일 수 있다.
도 5는 도 4의 V-V'선을 따라 자른 단면을 나타낸다. 도 5에서 보는 바와 같이 테그 패드(110)는 기판(101) 위에 형성되면서, 가장자리가 산화막과 같은 절연막(102) 내에 삽입되어 있다. 절연막(102)은 자신과 인접한 부분의 테그 패드(110)가 절삭될 때 버 또는 필링이 발생하는 것을 억제하는 효과가 어느 정도 있는 것으로 추정된다. 따라서, 도 3 및 도 4에서와 같이 테그 패드(110)의 외주가 절삭선(155)과 소정 각도를 이루는 경우에는 절연막(102)의 상기 효과로 인하여 버 또는 필링의 발생이 억제되는 범위가 종래 기술에서와 같이 수직으로 형성될 때보다 넓게 테그 패드(110) 내부 쪽으로 형성되기 때문에 본 발명에서 목적하는 효과가 얻어지는 것으로 추정된다.
아울러, 도 1의 A와 도 4의 B를 비교하면 알 수 있는 바와 같이 버 또는 필링이 발생할 수 있는 길이 자체가 본 발명의 경우에 있어서 훨씬 더 짧고, 그 결과 버 또는 필링이 적게 발생함을 알 수 있다.
본 발명의 두 번째 모습은 반도체 기판 위에 단위 반도체 칩 영역을 형성하는 단계; 상기 단위 반도체 칩 영역 사이에 스크라이브 레인 영역을 형성하는 단계; 상기 스크라이브 레인 영역 위에 특성 평가용 소자를 형성하는 단계; 및 상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그 패드를 형성하되, 상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작게 되도록 테그 패드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
반도체 기판 위에 단위 반도체 칩 영역을 형성하는 단계, 단위 반도체 칩 영역 사이에 스크라이브 레인 영역을 형성하는 단계, 스크라이브 레인 영역 위에 특성 평가용 소자를 형성하는 단계 각각은 당 업계에 알려진 방법에 의하여 이루어질 수 있다.
상기 테그 패드의 외주가 스크라이브 레인의 연장 방향을 따라 소잉되어 형성될 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작게 되도록 테그 패드를 형성하는 단계는 테그 패드를 형성하기 위해 기판 위에 증착 등의 방법으로 테그 패드 층을 형성하고, 이를 식각하기 위한 식각 마스크를 형성할 때, 테그 패드의 외주가 상기한 바와 같은 각도를 절삭선과 이룰 수 있도록 설계된 노광 마스크를 이용함으로써 달성될 수 있다.
그 외의 사항은 상기 첫 번째 모습에서 설명한 바와 동일하기 때문에 여기서는 생략한다.
본 발명의 세 번째 모습은 상기 본 발명에 따른 반도체 웨이퍼에 형성된 단위 반도체 칩을 포함하는 전자 장치를 제공한다. 상기 전자 장치는 DRAM이나 플래시 메모리와 같은 기억장치일 수도 있고, MP3 플레이어와 같은 음향기기, 텔레비전, PMP, 모니터 등과 같은 표시장치일 수도 있고, 휴대전화 등과 같은 통신기기일 수도 있으며, 특별히 한정되지 않는다.
상기 본 발명에 따른 반도체 웨이퍼에 형성되었다가 개별 전자 장치에 채용된 단위 반도체 칩은 가장자리 근방에 테그 패드의 흔적이 남아 있으며, 그 테그 패드의 외주가 절삭 부위(단위 반도체 칩의 가장자리)와 앞서 설명한 바와 같은 소정 각도를 이루는지의 여부를 확인함으로써 식별될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상에서 설명한 바와 같이, 본 발명은 반도체 웨이퍼 및 반도체 소자의 제조 방법에 유용하다.
도 1은 종래 기술에 따른 테그 패드를 나타낸 사진이다.
도 2a 내지 도 2c는 종래 기술에 따른 테그 패드를 소잉하여 발생한 버 및 필링 현상을 나타낸 사진이다.
도 3은 본 발명의 일 구현예에 따른 반도체 웨이퍼와 그의 부분 확대도이다.
도 4는 본 발명의 일구현예를 더욱 상세하게 설명하기 위해 도 3의 스크라이브 레인 영역(120)만을 따로 나타낸 개념도이다.
도 5는 도 4의 V-V' 선을 따라 절개한 면을 개념적으로 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 웨이퍼 101: 기판
102: 절연막 110: 테그 패드
120: 스크라이브 레인 130: 특성 평가용 소자
150: 절삭부 155: 절삭선
190, 190a, 190b: 단위 반도체 칩

Claims (17)

  1. 반도체 기판 상에 형성된 다수의 단위 반도체 칩들과, 상기 각 단위 반도체 칩들을 절단시키기 위한 스크라이브 레인(scribe lane) 영역을 가지되, 상기 스크라이브 레인 영역 상에 특성 평가용 소자와 상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그(TEG: test element group) 패드를 갖는 반도체 웨이퍼에 있어서,
    상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 웨이퍼.
  2. 제 1 항에 있어서, 상기 예각이 10도보다 크고 50도보다 작은 것을 특징으로 하는 반도체 웨이퍼.
  3. 제 1 항에 있어서, 상기 테그 패드의 외주의 적어도 일부가 스크라이브 레인의 연장 방향을 따라 소잉(sawing)되어 형성될 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 웨이퍼.
  4. 제 1 항 내지 제 3 항의 어느 한 항에 있어서, 하나의 상기 테그 패드가 상기 절삭선과 오버랩되는 길이가 40 ㎛ 이하인 것을 특징으로 하는 반도체 웨이퍼.
  5. 제 4 항에 있어서, 상기 길이가 25㎛ 이하인 것을 특징으로 하는 반도체 웨이퍼.
  6. 제 1 항에 있어서, 상기 테그 패드가 실질적으로 직사각형의 형태를 갖고, 상기 직사각형의 이웃하는 두 변 중 적어도 한 변이 상기 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 웨이퍼.
  7. 제 6 항에 있어서, 상기 직사각형이 정사각형인 것을 특징으로 하는 반도체 웨이퍼.
  8. 제 1 항에 있어서, 상기 테그 패드가 원형 또는 타원형인 것을 특징으로 하는 반도체 웨이퍼.
  9. 반도체 기판 위에 단위 반도체 칩 영역을 형성하는 단계;
    상기 단위 반도체 칩 영역 사이에 스크라이브 레인 영역을 형성하는 단계;
    상기 스크라이브 레인 영역 위에 특성 평가용 소자를 형성하는 단계; 및
    상기 특성 평가용 소자를 테스트하기 위한 테스트 신호를 인가하기 위한 테그 패드를 형성하되, 상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작 게 되도록 테그 패드를 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 예각이 10도보다 크고 50도보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서, 상기 테그 패드의 외주의 적어도 일부의 연장선이 스크라이브 레인의 적어도 일부와 교차하는 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 웨이퍼.
  12. 제 9 항 또는 제 11 항 중의 어느 한 항에 있어서, 하나의 상기 테그 패드가 상기 절삭선과 오버랩되는 길이가 40 ㎛ 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 길이가 25㎛ 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 9 항에 있어서, 상기 테그 패드가 실질적으로 직사각형의 형태를 갖고, 상기 직사각형의 이웃하는 두 변 중 적어도 한 변이 상기 절삭선과의 교점에서 이루는 예각이 0도보다 크고 60도보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 직사각형이 정사각형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 9 항에 있어서, 상기 테그 패드가 원형 또는 타원형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 1 항 내지 제 8 항 중의 어느 한 항에 따른 반도체 웨이퍼에 형성된 단위 반도체 칩을 포함하는 전자 장치.
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