CN104576560B - 裸片和芯片 - Google Patents

裸片和芯片 Download PDF

Info

Publication number
CN104576560B
CN104576560B CN201410545017.5A CN201410545017A CN104576560B CN 104576560 B CN104576560 B CN 104576560B CN 201410545017 A CN201410545017 A CN 201410545017A CN 104576560 B CN104576560 B CN 104576560B
Authority
CN
China
Prior art keywords
bare die
contact pad
transverse edge
protection structure
slim
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201410545017.5A
Other languages
English (en)
Other versions
CN104576560A (zh
Inventor
B·克尼普费尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN104576560A publication Critical patent/CN104576560A/zh
Application granted granted Critical
Publication of CN104576560B publication Critical patent/CN104576560B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02245—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29311—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29316—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的各个实施例涉及裸片和芯片。根据实施例的一种裸片包括：接触焊盘，其被配置用于提供至裸片中包括的电路元件的电接触；横向边缘，其最接近于接触焊盘；以及覆盖层，其包括保护结构，该保护结构包括至少一个细长结构，其中覆盖层包括提供对接触焊盘的接入的开口，以便将接触焊盘与外部接触电气耦合，其中保护结构被布置在横向边缘与接触焊盘之间。通过使用实施例，可以在制造和封装芯片期间降低对裸片顶侧的污染的风险。

Description

裸片和芯片
技术领域
本发明的各个实施例涉及裸片和芯片。
背景技术
现今，包括集成电路(IC)、传感器和其它更复杂的器件的而且还包括分立电子器件的电子和电气器件，通常基于薄膜和半导体或半导体相关技术来实现。相应结构典型地形成在衬底材料诸如半导体材料上，或集成至衬底材料诸如半导体材料中。制造过程典型地在晶片级上执行，随后将晶片划片成单独裸片。裸片随后典型地被封装形成芯片。
在封装框架中，裸片通常被安装至载体诸如引线框架上。通常，使用包括焊膏的一些形式的粘合剂将裸片安装至载体上。
然而，通常这些粘合剂包含了趋向于爬行(creep)至裸片的顶表面上的一些形式的助焊剂或其它组分。可是，这会引起在进一步制造期间不期望的结果和问题，引起不期望的器件性能或者其它器件相关性能。
由于裸片的大小典型地直接涉及制造工艺效率，因此存在减小相应裸片的大小的趋向。因此，用于例如使得相应的电子或电气器件能够与外部元件通信的接触焊盘趋向于更紧密地集成至相应裸片的横向边缘。因此，不希望的对接触焊盘的污染的风险趋向于增加。
发明内容
因此，在制造和封装芯片期间需要减少裸片顶侧的污染的风险。
根据实施例的一种裸片包括：接触焊盘，其被配置用于提供至裸片中包括的电路元件的电接触；横向边缘，其最接近于接触焊盘；以及覆盖层，其包括保护结构，该保护结构包括至少一个细长结构。保护结构布置在横向边缘与接触焊盘之间。
根据实施例的一种裸片包括：接触焊盘，其被配置用于提供至裸片中包括的电路元件的电接触；横向边缘，其最接近于接触焊盘；以及保护结构，其包括至少一个细长结构，其中保护结构布置在横向边缘与接触焊盘之间。
根据实施例的一种芯片包括载体和裸片，该裸片包括：接触焊盘，其被配置用于提供与裸片中包括的电路元件的电接触；横向边缘，其最接近于接触焊盘；以及保护结构，保护结构包括至少一个细长结构，其中保护结构被布置在横向边缘与接触焊盘之间。裸片通过使用焊膏来安装至载体上。
在阅读以下详细描述以及在查看附图之后，本领域的技术人员将认识到另外的特征和优点。
附图说明
本发明的若干实施例将在附图中进行描述。在附图中：
图1示出根据实施例的包括根据实施例的裸片的芯片的示意性平面图；
图2示出根据另一个实施例的裸片的示意性平面图；
图3示出图2的裸片沿着图2中示出的虚线的截面图；
图4示出包括若干接触焊盘的更常规的裸片的示意性图；以及
图5示出说明污染的风险的更常规的方法。
具体实施方式
以下，根据本发明的实施例将进行更详细的描述。在此上下文中，概括性的参考符号将被用于同时描述若干对象，或者用于描述这些对象的共同的特征、尺寸、特性等等。概括性的参考符号基于它们的特有的参考符号。此外，在若干实施例或若干附图中出现、但就它们的至少一些功能或结构特征的而言相同或至少类似的对象，将以相同或类似的参考符号指示。为了避免不必要的重复，涉及这类对象的描述的部分也会涉及不同实施例或不同附图中的对应对象，除非在考虑说明书和附图的上下文的情况下另外明确或者隐含地表明。因此，类似或相关的对象能够通过至少一些相同或类似的特征、尺寸以及特性实现，但也可能实现为具有不同的性能。
在有时也被称为微芯片的芯片中，裸片通常通过使用粘合剂诸如焊膏安装至载体诸如引线框架上。当使用这类粘合剂时，存在该粘合剂或其组分例如助焊剂从裸片背侧沿着横向边缘爬行至裸片顶侧的风险。然而，这可能引起关于进一步的制造工艺操作、封装操作、或者由芯片实现的相应电气或电子器件的进一步的性能的不期望的效果。
例如，当裸片被焊接至包括助焊剂而助焊剂又包括锡(Sn)或铅(Pb)的引线框架时，包含这些原子的助焊剂可以从裸片背侧沿着裸片的横向边缘爬行至该裸片的前侧或顶侧。在这种情况下，助焊剂可以与裸片前侧金属化结构(FSM)相互作用，这会引起锡(Sn)或铅(Pb)原子侵蚀或扩散至前侧金属化结构的金属中的过程。
然而，锡或铅原子扩散至前侧金属化结构中会引起金属化结构相对于它们机械性能的机械不稳定性。例如，金属化结构对布置在金属化结构下方的电介质的粘附力可以减小至这样的水平，使得在随后的键合接线张紧期间，金属化结构可以在键合接线的合金化之后出现松动。键合接线以及键合球(bond ball)可以从电介质分离并被撕掉，从而引起所谓的剥落金属效应。
然而，不仅在使用焊膏时而且还在使用其它粘合剂时，在使用其它粘合剂或者其它键合或安装技术以将裸片安装在载体诸如引线框架上时，可能会发生类似的或其它的不希望的效果。
如以下将概述，通过使用实施例，可能降低在制造和封装芯片期间对裸片顶侧的污染以及例如对布置在顶侧上的接触焊盘的污染的对应风险。
图1示出了根据一个实施例的包括裸片110的芯片100的示意性平面图。除了裸片110之外，芯片100还包括载体120，该载体可以例如被实现为引线框架130。此外，芯片100可以包括包封裸片110和载体120以形成包封的芯片100的模制化合物140。替代使用模制技术以将裸片110与其载体120一起包封，自然地，也可使用任何其它包封技术。
裸片110典型地是具有基本上为矩形或方形的形式的衬底。沿着第一方向150以及沿着第二方向160，裸片包括显著沿大于第三方向170的长度或延伸，该第三方向基本上垂直于第一方向150和第二方向160两者。第一和第二方向150、160典型地还相对于彼此垂直。相对于第三方向170的延伸也称为裸片110的厚度。通常，裸片110的厚度比裸片110沿着第一和第二方向150、160的长度更小至少五倍。
在原则上，裸片110可以是适合于集成或提供相应电气电路元件或者电气或电子电路的任何材料。例如，裸片110可以包括电绝缘材料、导电材料或者其组合。例如，裸片110可以包括半导体材料，诸如硅(Si)、砷化锗(GeAs)、碳化硅(SiC)等等。在已经进行了制造工艺中的至少一些之后，可以将裸片110、或者包括裸片110的相应材料的类似结构，从晶片划片下来。
在制造工艺期间，典型地还提供接触焊盘180，该接触焊盘使得能够建立至裸片110中包括的电路元件的电接触。由于电路元件的更高实现密度、并且从而使得裸片尺寸缩小的趋势的影响，与更常规的设计方法相比，沿着裸片110的横向边缘190-1更紧密地布置至少一些接触焊盘。在图1所示示例中，横向边缘190-1是最接近接触焊盘180的横向边缘。换言之，在在沿着垂直于相应横向边缘190的方向上、从接触焊盘180至裸片110的任何横向边缘190的距离中，关于侧缘190-1的距离是最小的。
除了横向边缘190-1之外，裸片110进一步包括横向边缘190-2、190-3和190-4。横向边缘190-1和190-3平行地布置，并基本上取向成垂直于第一方向150并且因此平行于第二方向160。相反地，横向边缘190-2、190-4布置成基本上垂直于第二方向160且因此平行于第一方向150。而且，这两个横向边缘也基本上平行地布置。
裸片110进一步包括保护结构200-1，该保护结构可以例如被配置和布置成，使得在不毁坏或损坏保护结构200-1的情况下，可以经由保护结构200-1，来避免通过键合接线的至裸片中的任何电路或任何电路元件的任何电接触。例如，保护结构200-1可以被实现为，使得通过保护结构避免所描述的电接触。保护结构200-1被布置在最接近的横向边缘190-1与接触焊盘180之间。
在此上下文中，术语“包括”可以涵盖，被集成至裸片110中的、被设置在裸片110上例如在裸片110的表面上的电路或电路元件、或者其任何组合的任何可能实现形式。换言之，电路或电路元件可以被完全地布置在裸片110的表面上，可被集成至裸片110的材料中，或者其可以包括被集成至裸片110中的一个或多个部分，而相应电路或电路元件的至少一个另外部分被布置在裸片110的顶表面上或上方。
如下文将更详细地陈述，保护结构200-1可以被配置成，导致沿着垂直于接触焊盘180(最接近的)横向边缘190-1的第一方向150的、对裸片110的顶表面210剖面(profile)的调节(modulation)。剖面本身在此情况中是沿着第三方向170截得。更一般地来说，保护结构200-1导致了沿着垂直于所讨论的横向边缘190的方向的、对裸片110顶表面210剖面的调节。例如，剖面可以从在垂直于第三方向170的参考平面上方的第一水平面，改变至平行于第一水平面但不同于第一水平面的第二水平面，并且返回至第一水平面。换言之，剖面包括第一水平面、不同于第一水平面的第二水平面，以及再一次包括第一水平面。
保护结构200-1包括至少一个细长结构220，该细长结构可以包括平行于所讨论的横向边缘190-1的延伸，该延伸比朝向接触焊盘180的延伸更长。在图1所示示例中，保护结构200-1包括两个细长结构220-1、220-2。自然地，在其它实施例中，细长结构220的数量可以不同。例如，保护结构200可以包括仅单个细长结构220或者甚至多于仅两个的细长结构220。然而，在其它实施例中，甚至可以并不要求保护结构200包括任何细长结构。换言之，保护结构220可以至少在接触焊盘180旁边平行于横向边缘190-1延伸，使得保护结构200-1的至少一个细长结构220中的至少一个被布置为在垂直于横向边缘190-1的方向150上在横向边缘190-1与接触焊盘180之间。
极为通常的是，细长结构220沿着相应横向边缘190-1(第二方向160)的延伸，显著大于细长结构220在垂直于相应横向边缘190-1(第一方向150)的方向上的宽度。例如，细长结构220沿着相应横向边缘190的方向的长度，可以比细长结构220垂直于相应横向边缘190-1的对应宽度更大至少5倍、至少10倍、至少20倍、至少50倍或者至少100倍。换言之，至少一个细长结构220可以包括平行于横向边缘190-1(沿着第二方向160)的第一延伸、以及在垂直于横向边缘190-1的方向上(沿着第一方向150)的从横向边缘190-1至接触焊盘180的第二延伸，使得第一延伸相对于第二延伸的比率为大于5、大于或等于10、大于或等于20、大于或等于50、以及大于或等于100中的至少一个。
保护结构200-1可以被配置用于减小焊膏或者其它粘合剂爬行越过(最接近的)横向边缘190-1而污染接触焊盘180的风险。为了实现这个目的，保护结构200不仅可以被设计和配置成，导致沿着垂直于横向边缘的方向(第一方向150)的、对裸片100的顶表面210的剖面的前述调节；而且如下实现保护结构200也可以是可取的，使得保护结构或其至少一个细长结构220沿着接触焊盘180延伸得更远，在横向边缘190-1情况下是沿着第二方向160延伸，延伸比在图1所描绘的情况下接触焊盘180的平行于最接近的横向边缘190-1的长度更远。为了进一步降低焊膏或另一种粘合剂爬行越过横向边缘190-1而污染接触焊盘180的风险，进一步如下实现保护结构200-1可能是可取的，使保护结构200-1包括不只一个细长结构220，如图1所示。如图1所示，保护结构200可以包括多个平行地布置的细长结构220。
保护结构200可以例如基于覆盖层230实现。覆盖层230可以被设置在裸片110的上表面上，其方式为使得覆盖层230形成裸片110的顶表面210。覆盖层230可以包括开口240，该开口240提供对接触焊盘180的接入，以便将接触焊盘180电气耦合至外部部件250，诸如接触，在此仅举一个示例。如图1所示，外部部件250可以例如是，用于键合接线270的键合焊盘260、或者引线框架130的载体120的另一接触区域.
根据覆盖层230所使用的具体材料，覆盖层230可以例如将裸片110的位于覆盖层230下方的表面电气绝缘，避免不希望的短路以及电气接触。额外或者备选地，覆盖层230还可起到应力消除层的作用。
根据考虑到的应用以及边界条件，覆盖层230可由有机材料、无机材料、或者两者的组合形成。例如，覆盖层230可以包括聚酰胺、聚酰亚胺、完全酰亚胺化(imidize)的聚酰亚胺、完全酰亚胺化的聚酰亚胺-酰胺、聚酰胺酸剂型(formulation)、聚酰亚胺酸剂型、聚苯并恶唑、氧化硅(SiO2)、氮化硅(Si3N4)、氧化锗(GexOy)、以及氮化锗(GexNY)中的至少一种。自然地，任何前述材料或者其它有机或无机材料的组合同样也可用于形成覆盖层230。例如，覆盖层230可以包括多于一个的层。
就将保护结构200容易地实现至制造或者处理操作中而言，基于光敏前体(precursor)或者基于自启动(self-priming)非光敏剂型制来造覆盖层230可能是引人关注的。在第一情况下，光敏前体可以例如被实现为正性(positive-acting)光刻胶或者负性(negative-acting)光刻胶，其可使用例如步进机来光刻地图案化。
此情况下，在光敏前体上进行旋涂之后，可选地，可以随后进行前烘(soft-bake)工艺，之后使用例如步进器来使用紫外辐射进行曝光。然后，可以随后进行显影工艺，包括可选地漂洗衬底并且使其干燥。最后，可以随后进行固化工艺。
根据所使用的材料，可以基于这类光敏前体工艺，来获得小于1μm上至几十微米并且甚至上至大于100μm的厚度，从而形成例如包括聚酰亚胺的覆盖层230。
在保护结构200被实现在覆盖层230中的情况下，保护结构200可以包括至少一个槽状结构作为细长结构220。通过实现槽状结构结构，不仅裸片110的顶表面210的剖面以所描述的方式被调节，而且槽状结构也可用于输送爬行越过横向边缘190至裸片110的顶表面210上的粘合剂或焊膏，使其可以更均匀地分布或者甚至被输送远离接触焊盘。然而，槽状结构可以用作收集助焊剂或粘合剂的凹槽。
根据实现形式，实现具有至少为1的深宽比的槽状结构可以是可取的。在其它实施例中，深宽比可以至少为2、至少为3、或者更多。深宽比可以是沿着槽状结构的垂直于顶表面210的高度与其宽度的比率。
自然地，也如图1可选地示出的，裸片110可以包括分别沿着多个横向边缘190-1、190-2、190-3、190-4布置的多个保护结构200-1、200-2、200-3和200-4，以便避免粘合剂或焊膏经由任何横向边缘190-1、190-2、190-3、190-4爬行至裸片110的顶表面210上，到达接触焊盘180、或者在裸片110上布置的其它接触焊盘。每个保护结构200可以包括细长结构220，如前所描述。
例如，在该接触焊盘180包括金属的(metallic)材料例如铝-硅-铜(AlSiCu)的情况下，实现根据实施例的保护结构200可能是可取的。在使用了焊膏的情况下，在此情况下焊膏中包括的原子会损坏如前所描述金属的材料，从而导致金属化结构就其机械和/或电气性能而言的不稳定化。然而，而且在使用其它粘合剂或材料将裸片110安装至载体120上的情况下，在根据实施例的裸片110或芯片100中使用保护结构200可能是可取的，以便改进例如制造和封装工艺的产率，或者以便避免或以便减小器件性能的下降。换言之，通过应用根据实施例的裸片110或芯片100，保护结构200可以避免或者至少降低焊膏的助焊剂可以到达顶表面210(接触焊盘180)上的前侧金属化结构所在的区域的风险，以便避免前述的剥落金属效应。
图2示出包括接触焊盘180和覆盖层230的裸片110的简化平面图示，该覆盖层包括允许对接触焊盘180进行接入的开口240。然而，沿着图2中由虚线所指示的横向边缘190，实现包括多个槽状细长结构220的保护结构200。稍更具体地，细长结构220在覆盖层230中形成，充当钝化结构层的保护格栅(grating)。除了保护结构200之外，如图2所示裸片110进一步包括在接触焊盘180上方和下方的另外的保护结构200′和200″，这些另外的保护结构各自包括至少两个槽状细长结构220，这些槽状细长结构也实现为覆盖层230中的沟槽。
图3示出裸片110沿着图2中示出的虚线280的截面图。图3示出了，不仅开口240，而且示出保护结构200的槽状细长结构220也形成为覆盖层230中的开口。如以下将更详细地陈述，通过将这些沟槽或格栅集成到现有工艺中以实现这类保护格栅，可以通过对钝化工艺的可以比较地小的布局来实现。
图2和图3中示出的用于避免对键合焊盘诸如接触焊盘180的侵蚀的多槽保护结构200的实施例利用了以下事实：钝化结构层或覆盖层230被放置至前侧金属化结构上，以至少部分形成接触焊盘180。钝化结构层可以由单层形成，或者可以包括更多的层或膜；这类层或膜可以被光刻图案化，其方式为，借助蚀刻工艺、显影工艺或者另一材料去除工艺来在特定位置处将覆盖层230的材料去除。
常规地，这被用来形成钝化结构层中的提供对前侧金属化结构的接入的开口240，在此，例如在封装或安装到芯片的外壳中的封装或安装工艺之前，为了测试目的，可以使得裸片电接触。在封装工艺期间，开口240可以额外或者备选地用来使得裸片110与例如包括载体120(图2和图3中未示出)的外壳机械或电气地接触。
实施例包括了添加特殊布局结构(保护结构200)，这种特殊布局结构可以在用于钝化结构层的现有图案化工艺期间进行处理。连同钝化结构层的旨在例如用于设置至相应接触焊盘180的键合接线270的常规开口240一起，保护结构200可以在相对于裸片110的横向边缘190的上游处(upstream)实现。
如图1至图3的上下文所描述，保护结构200可以包括在充当例如钝化结构层的覆盖层230中的若干槽状开口(细长结构220)。这能够提供仅仅略微修正所形成的钝化结构层的实现形式的可能性。可能的是，既不实现显著的工艺变化也不实现额外的技术参与的工艺操作，该工艺变化以及该工艺操作可能引起用于制造和封装芯片100或裸片110的可变成本的增加。用于实现实施例的固定成本例如可以包括，用于新光刻掩膜的成本、以及就单独的探测接触的布置而言的对探测器进行的可能修改的成本，可以针对许多产品容易地并及其成本有效地实现这些固定成本。对于新开发的产品，实现根据实施例的裸片110或芯片100甚至就成本和劳力而言可以是完全无变化的。
如前述已示出，裸片110和芯片100的实施例中使用的保护结构200基于改变裸片110的顶表面210的拓扑。通过实现保护结构200并且从而修改了裸片110的顶表面210的剖面，充当例如钝化结构层的覆盖层230的有效台阶高度(step height)可以增加，以使另一种粘合剂或者焊膏的助焊剂需要登上(surmount)这些额外的结构，以到达裸片110的顶表面210或者前侧。通过将保护结构200实现为多槽结构可以增强这种效果。此外，沟槽可以充当用于助焊剂或粘合剂的收集凹槽或引导结构。因此，可以使得相应材料更难以爬行远离相应横向边缘190至顶表面210；或者如果给定足够数量的细长结构220或沟槽，那么可以完全避免相应材料爬行至顶表面210。根据例如用于将裸片110安装至载体120上的边界条件，如图2和图3中所示钝化布局的改变可以是足够的。
在一些示例中，保护结构200可以通过以下方式变得目视可见：至少部分去除芯片100的外壳，以获得对裸片110的顶表面210的接入，从而使得能够对覆盖层230进行目视检查。
因此，图2和图3示出沿着图2中从A到B的线280所形成的交界的深度剖面的俯视图和侧视图，这些图示出了也被称为接线键合区的接触焊盘金属化结构，其中接触焊盘的钝化结构完全开口。保护格栅(保护结构200的细长结构220)被蚀刻或显影成钝化结构层(覆盖层230)。自然地，裸片110的其它区域仍可以由覆盖层230(一个或多个钝化结构层)覆盖。如所概述，通过采用包括保护格栅的经修改的聚酰亚胺布局，以通过避免或者至少减小焊膏和其它粘合剂到达接触焊盘180上的风险来改进产率，是可能的。
图4示出用于完整芯片诸如功率MOSFET(金属氧化物半导体场效应晶体管)的钝化布局的更常规的示例。图4示出包括在引线框架320上的裸片310的芯片300的透视图。裸片310由钝化结构层330覆盖，该钝化结构层覆盖除了若干接触焊盘340外的整个裸片表面，这些接触焊盘是由钝化结构和源金属化结构(source metallization)覆盖，无论钝化结构何时被非有意地开口或者去除。例如，在图4的上部中，裸片310示出三个接触焊盘340-1、340-2、340-3，分别与三个钝化结构开口350-1、350-2、350-3一起，其可以用作用于源金属化结构的探针焊盘。此外，裸片310进一步包括若干额外的钝化结构开口350-X以及对应的接触焊盘340-X，其在封装工艺期间可以用作接触焊盘活着可以用于例如探测裸片310的另外结构。
钝化结构开口350距离裸片310的横向边缘可以比较地远，从而使得被焊膏的助焊剂污染的机率显著降低，因为助焊剂的爬行距离可以比较地大。然而，这可能不一直可行，因为它会引起结构问题，诸如更高芯片面积需求、包括键合接线所要求的距离的就组件设计规则而言的限制、以及其它不太受欢迎的结果。换言之，实现足够高的爬行距离可能要求可比较地大的裸片和芯片，以便提供用于布置并定位对应接触焊盘340的对应的自由度。
然而，这可能不总是可能的。为了说明这种情况，图4示出位于裸片310的横向边缘380附近的另一接触焊盘360连同另一钝化结构开口370。另一钝化结构开口370，在对应钝化结构层330被实现为聚酰亚胺层的情况下也被称为酰亚胺开口，典型地实现成实际覆盖整个的对应的另一接触焊盘360，其例如可以是栅极焊盘。因此，包括诸如锡(Sn)和/或铅(Pb)的扩散原子或污染原子的、焊膏390的助焊剂，可能经由横向芯片边缘380爬行至裸片310的顶表面400上，如由图4中的粗箭头所指示。
转至图5，图5示出另一接触焊盘360区域(接线键合区)连同另一钝化结构开口370的放大图。由于焊膏390(图5中未示出)的助焊剂的影响，另一接触焊盘360的区域可能会被扩散原子或污染原子所污染，从而导致另一接触焊盘360的前侧金属化结构的侵蚀状的不稳定。
常规地，使用不太易受诸如锡或铅的污染的金属也是可能的。例如，替代使用这类材料系统诸如铝-硅-铜(AlSiCu)，备选地可以使用不太敏感的材料系统诸如铝-铜(AlCu)作为前侧金属化结构材料。然而，当例如要实现用于金属化结构的多层布置时，这可使得制造工艺显著复杂。这会导致更复杂的工艺，并且因此引起较低的产率以及较的高芯片制造成本。
实施例可例如用于分立器件。分立器件可以形成可以被容易地处理并且集成到更复杂的电子电路中或者安装到印刷电路板或另一载体上的单个单元。典型地，根据实施例的分立器件的尺寸为至多50mm、至多30mm、或者至多20mm，例如4mm。自然地，分立器件可以包括多于一个衬底或裸片110。换言之，其可被实现为包括被容纳在相同封装中的两个或更多个裸片110的多芯片式模块。两个或更多个衬底可以相对于彼此平行或正交地布置。例如，一个或多个裸片可以被布置为垂直的定位，而另一裸片可以水平地布置。根据具体实现形式，不同裸片110可以包括用于不同目的的电路。
换言之，分立器件可以依据其电路系统而言被包含，或者形成在单个衬底或裸片110上。然而，其也可以分布在若干衬底或裸片110之上，其中这些衬底被布置或包含在单个封装中。例如，器件的所有部分可在单个工艺序列中制造，诸如处理半导体晶片以制造相应器件。有时，该器件的部分可在典型的微电子晶片制造工艺之后制造。例如，另外结构可以用于并布置在这种分立器件的框架中。
为了开始进行晶片制造，这些部件可以紧接在更标准的晶片工艺之后实现，并且这些处理操作仍然可以与实际晶片制造紧密联系，尤其是在其后应用了保护电路和传感器的最终钝化结构层的情况下。
自然地，可能的实现形式可以是这样的：器件可以在其被组装在更复杂的系统中之前经历电气或者其它测试过程。这些测试过程可以包括，允许验证器件是否工作以及性能是否处于预期限制内的经简化的测试。换言之，测试可以用于了解，额外的校准可能会是不必要的、可取的、或者可能甚至是必要的。然而，尝试避免额外的校准以便避免实施额外的存储器或其它系统，可能是引人关注的。这可以例如通过使用，具有在指定的以及应用特定的范围内的类似性能和/或特性的一组类似结构来实现。例如，相应结构可以在相同的工艺步骤期间形成或者制造。换言之，分立器件诸如根据实施例的芯片100，可以被实现为包括一个或多个裸片110。
使用实施例就可以在制造和封装芯片期间降低对裸片顶侧的污染的风险。换言之，实施例可以通过在最接近于接触焊盘180的横向边缘190与接触焊盘180之间实现保护结构200，来降低接触焊盘180的污染的风险。
本描述和附图仅仅示出本发明的原理。因此，应当理解的是，本领域的技术人员将能构想出各种布置，这些布置虽然在此并未明确描述或者示出，但是体现了本发明的原理并且被包括在本发明的精神和范围之内。此外，本文所引用的所有示例，在原则上明确旨在仅仅为了教学的目的，以便辅助读者理解本发明的原理以及发明人所贡献的改进现有技术的概念，并且应理解为没有将本发明限制于这类具体所引用的示例和条件。此外，列举了本发明的原理、方面和实施例、及其具体示例的所有说明，都旨在涵盖其等同。
本文所描述方法可以被实现为软件，例如实现为计算机程序。子工艺可以由这类程序通过例如写入到存储器位置中来执行。类似地，读出或接收数据可以通过从相同的或另一个存储器位置读出来执行。存储器位置可以是适当硬件的寄存器或者另一个存储器。附图中示出的包括被标记为“装置”、“用于形成……的装置”、“用于确定……的”等等任何功能区块的各种元件的功能，可以通过使用专用硬件诸如“形成器”、“确定器”等等、以及能够与适当软件相关联地执行软件的硬件来提供。在由处理器提供时，功能可由单个专用处理器、单个共享处理器、或者其中一些可被共享的多个单独处理器来提供。此外，术语“处理器”或“控制器”的明确使用，不应被理解为专门是指能够执行软件的硬件，并且可隐含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件的只读存储器(ROM)、随机存取存储器(RAM)、和非易失性存储器件。也可包括常规的和/或定制的其它硬件。类似地，附图中示出的任何开关都仅仅是概念性的。它们的功能可通过程序逻辑操作、通过专用逻辑、通过程序控制与专用逻辑的交互来实现，具体技术可以由实施者选择，如从上下文中更具体地理解。
本领域的技术人员应当了解，本文任何框图都只表示包含本发明的原理的说明性电路的概念图。类似地，将会了解，任何的流程图、流程示意图、状态转移图、伪代码等等，表示基本上可以表示可以基本上表示在计算机可读介质中并且因此由计算机或处理器执行的各种过程，无论这类计算机或处理器是否被明确示出。
此外，所附权利要求书由此并入至“具体实施方式”中，其中每条权利要求自身充当单独的实施例。虽然每条权利要求自身充当单独的实施例，但应注意，尽管从属权利要求在权利要求书中可以指与一条或多条其它权利要求的具体组合，其它实施例也可以包括从属权利要求与每条其它从属权利要求的主题的组合。本文提出了这类组合，除非表明并不期望有具体的组合。此外，也旨在包括从属于任何其它独立权利要求的权利要求的特征，即使这条权利要求并不直接地从属于该独立权利要求。
另外，应当注意，本说明书或权利要求书中公开的方法可由具有用于执行这些方法中的每个相应步骤的装置的一种器件实现。
另外，应当理解，对于本说明书或权利要求书中所公开的多个步骤或功能的公开，可以不理解为要按照具体的次序。因此，对多个步骤或功能的公开将不使得这些步骤或功能限制于特定的次序，除非这类步骤或功能出于技术原因不可互换。
此外，在一些实施例中，单个步骤可以包括或者可以被分解成多个子步骤。可以包括这类子步骤，并且可以包括单个步骤的部分公开内容，除非明确排除在外。

Claims (22)

1.一种裸片，包括：
接触焊盘，被配置用于提供至所述裸片中包括的电路元件的电接触；
横向边缘，最接近于所述接触焊盘；以及
覆盖层，包括保护结构，所述保护结构包括至少一个细长结构，所述至少一个细长结构形成保护格栅，
其中所述保护结构被布置在所述横向边缘与所述接触焊盘之间，并且所述保护结构的所述保护格栅的远离所述接触焊盘的最外边缘与所述横向边缘对齐。
2.根据权利要求1所述的裸片，其中所述保护结构至少在所述接触焊盘旁边平行于所述横向边缘地延伸，使得所述保护结构的所述至少一个细长结构中的至少一个在垂直于所述横向边缘的方向上被布置为在所述横向边缘与所述接触焊盘之间。
3.根据权利要求1所述的裸片，其中所述至少一个细长结构包括平行于横向边缘的第一延伸、以及在垂直于所述横向边缘的方向上的从所述横向边缘至所述接触焊盘的第二延伸，使得所述第一延伸相对于所述第二延伸的比率为大于1、大于或等于2、大于或等于5、以及大于或等于10中的一个。
4.根据权利要求1所述的裸片，其中所述保护结构包括被平行地布置的多个细长结构。
5.根据权利要求1所述的裸片，其中所述保护结构包括至少一个槽状结构，所述至少一个槽状结构基本上平行于所述横向边缘延伸。
6.根据权利要求1所述的裸片，其中所述接触焊盘包括金属的材料。
7.根据权利要求1所述的裸片，其中所述保护结构被配置和布置成经由所述保护结构来避免通过键合接线至所述裸片中包括的任何电路或任何电路元件的电接触。
8.根据权利要求1所述的裸片，其中所述保护结构被配置用于，导致沿着垂直于所述横向边缘的方向对所述裸片的顶表面的剖面的调节。
9.一种裸片，所述裸片包括：
接触焊盘，被配置用于提供至所述裸片中包括的电路元件的电接触；
横向边缘，最接近于所述接触焊盘；以及
保护结构，包括至少一个细长结构，所述至少一个细长结构形成保护格栅，
其中所述保护结构被布置在所述横向边缘与所述接触焊盘之间，并且所述保护结构的所述保护格栅的远离所述接触焊盘的最外边缘与所述横向边缘对齐。
10.根据权利要求9所述的裸片，其中所述保护结构被配置用于，导致沿着垂直于所述横向边缘的方向对所述裸片的顶表面的剖面的调节。
11.根据权利要求9所述的裸片，其中所述保护结构至少在所述接触焊盘旁边平行于所述横向边缘地延伸，使得所述保护结构的所述至少一个细长结构中的至少一个在垂直于所述横向边缘的方向上被布置在所述横向边缘与所述接触焊盘之间。
12.根据权利要求9所述的裸片，其中所述至少一个细长结构包括平行于横向边缘的第一延伸、以及在垂直于所述横向边缘的方向上的从所述横向边缘至所述接触焊盘的第二延伸，使得所述第一延伸相对于所述第二延伸的比率为大于1、大于或等于2、大于或等于5、以及大于或等于10中的一个。
13.根据权利要求9所述的裸片，其中所述保护结构包括被平行地布置的多个细长结构。
14.根据权利要求9所述的裸片，进一步包括覆盖层，所述覆盖层包括所述保护结构，并且其中所述覆盖层包括开口，所述开口提供对所述接触焊盘的接入，以便将所述接触焊盘电耦合至外部部件。
15.根据权利要求14所述的裸片，其中所述覆盖层被配置用于使所述裸片的表面电气绝缘以及提供应力消除中的至少一方面。
16.根据权利要求14所述的裸片，其中所述覆盖层包括有机材料和无机材料中的至少一种。
17.根据权利要求14所述的裸片，其中所述覆盖层包括聚酰胺、聚酰亚胺、完全酰亚胺化的聚酰亚胺、完全酰亚胺化的聚酰亚胺-酰胺、聚酰胺酸剂型、聚酰亚胺酸剂型、聚苯并恶唑、氧化硅、氮化硅、氧化锗、和氮化锗中的至少一种。
18.根据权利要求17所述的裸片，其中所述覆盖层由光敏前体或者由自启动非光敏剂型制造。
19.根据权利要求14所述的裸片，其中所述保护结构包括至少一个槽状结构，所述至少一个槽状结构基本上平行于所述横向边缘地延伸。
20.根据权利要求9所述的裸片，包括多个横向边缘，以及沿着每个所述多个横向边缘包括至少一个保护结构。
21.一种芯片，包括：
载体；以及
裸片，包括：接触焊盘，被配置用于提供至所述裸片中包括的电路元件的电接触；横向边缘，最接近于所述接触焊盘；以及保护结构，所述保护结构包括至少一个细长结构，所述至少一个细长结构形成保护格栅，
其中所述保护结构被布置在所述横向边缘与所述接触焊盘之间，并且所述保护结构的所述保护格栅的远离所述接触焊盘的最外边缘与所述横向边缘对齐；以及
其中所述裸片通过使用焊膏被安装至所述载体。
22.根据权利要求21所述的芯片，其中所述保护结构被配置用于，导致沿着垂直于所述横向边缘的方向对所述裸片的顶表面的剖面的调节。
CN201410545017.5A 2013-10-16 2014-10-15 裸片和芯片 Expired - Fee Related CN104576560B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/054,931 2013-10-16
US14/054,931 US9190364B2 (en) 2013-10-16 2013-10-16 Die and chip

Publications (2)

Publication Number Publication Date
CN104576560A CN104576560A (zh) 2015-04-29
CN104576560B true CN104576560B (zh) 2018-10-16

Family

ID=52738192

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410545017.5A Expired - Fee Related CN104576560B (zh) 2013-10-16 2014-10-15 裸片和芯片

Country Status (3)

Country Link
US (1) US9190364B2 (zh)
CN (1) CN104576560B (zh)
DE (1) DE102014115064A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105810649B (zh) * 2014-12-29 2018-11-27 格科微电子（上海）有限公司 半导体装置键合结构及其键合方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150725A (en) * 1997-02-27 2000-11-21 Sanyo Electric Co., Ltd. Semiconductor devices with means to reduce contamination
CN101088162A (zh) * 2004-12-29 2007-12-12 艾格瑞系统有限公司 用于电子模块的封装

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329722B1 (en) * 1999-07-01 2001-12-11 Texas Instruments Incorporated Bonding pads for integrated circuits having copper interconnect metallization
US7433192B2 (en) * 2004-12-29 2008-10-07 Agere Systems Inc. Packaging for electronic modules
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US20090194890A1 (en) * 2008-01-31 2009-08-06 Knut Kahlisch Integrated Circuit and Memory Module
TWI364820B (en) * 2008-03-07 2012-05-21 Chipmos Technoligies Inc Chip structure
DE102010042567B3 (de) * 2010-10-18 2012-03-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines Chip-Package und Chip-Package
US20140048766A1 (en) * 2012-08-15 2014-02-20 SemiLEDs Optoelectronics Co., Ltd. Method for fabricating light emitting diode (led) dice using bond pad dam and wavelength conversion layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150725A (en) * 1997-02-27 2000-11-21 Sanyo Electric Co., Ltd. Semiconductor devices with means to reduce contamination
CN101088162A (zh) * 2004-12-29 2007-12-12 艾格瑞系统有限公司 用于电子模块的封装

Also Published As

Publication number Publication date
US9190364B2 (en) 2015-11-17
DE102014115064A1 (de) 2015-04-16
US20150102493A1 (en) 2015-04-16
CN104576560A (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
TWI316740B (en) Package having exposed integrated circuit device
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
US20080157344A1 (en) Heat dissipation semiconductor pakage
CN103378040B (zh) 半导体器件封装件及半导体器件封装方法
CN100539054C (zh) 芯片封装结构及其制作方法
US7394151B2 (en) Semiconductor package with plated connection
TWI481001B (zh) 晶片封裝結構及其製造方法
TWI356478B (en) Substrate package structure
JP3173006U (ja) センサ素子
CN104299898A (zh) 半导体晶片、半导体ic芯片及其制造方法
US20080290340A1 (en) Method for fabricating a semiconductor device having embedded interconnect structures to improve die corner robustness
TWI794670B (zh) 半導體封裝及其製造方法和印刷電路板組件
CN111725146A (zh) 电子封装件及其制法
CN104576560B (zh) 裸片和芯片
US20150035130A1 (en) Integrated Circuit with Stress Isolation
US9947612B2 (en) Semiconductor device with frame having arms and related methods
TW495893B (en) Substrate for semiconductor device and semiconductor device fabrication using the same
US9281243B2 (en) Chip scale package structure and manufacturing method thereof
JP4357278B2 (ja) 集積回路ダイ製作方法
KR100556351B1 (ko) 반도체 소자의 금속 패드 및 금속 패드 본딩 방법
TWI559470B (zh) 無基板的半導體封裝結構及其製造方法
TWI585869B (zh) 半導體封裝結構及其製法
US11694950B2 (en) Semiconductor package
US8912046B2 (en) Integrated circuit packaging system with lead frame and method of manufacture thereof
TWI249214B (en) Assembly process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181016

Termination date: 20201015