TWI794670B - 半導體封裝及其製造方法和印刷電路板組件 - Google Patents

半導體封裝及其製造方法和印刷電路板組件 Download PDF

Info

Publication number
TWI794670B
TWI794670B TW109137748A TW109137748A TWI794670B TW I794670 B TWI794670 B TW I794670B TW 109137748 A TW109137748 A TW 109137748A TW 109137748 A TW109137748 A TW 109137748A TW I794670 B TWI794670 B TW I794670B
Authority
TW
Taiwan
Prior art keywords
cut
molding compound
lead
die
semiconductor package
Prior art date
Application number
TW109137748A
Other languages
English (en)
Other versions
TW202119577A (zh
Inventor
林宥緯
范秩逢
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW202119577A publication Critical patent/TW202119577A/zh
Application granted granted Critical
Publication of TWI794670B publication Critical patent/TWI794670B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明公開一種半導體封裝,包括:晶粒附接焊盤;引線端子,佈置在該晶粒附接焊盤周圍;半導體晶粒,安裝在該晶粒附接焊盤上;模塑料,密封該引線端子、該半導體晶粒和該晶粒附接焊盤;以及階梯切口,沿著半導體封裝的底表面的周邊鋸切進該模塑料,其中該階梯切口穿透該引線端子的整個厚度,從而該引線端子中的至少一個具有在該階梯切口處暴露的外端。

Description

半導體封裝及其製造方法和印刷電路板組件
本發明涉及半導體技術領域,尤其涉及一種半導體封裝及其製造方法和印刷電路板組件。
許多積體電路(integrated circuit,IC)用於存儲敏感或機密資訊,例如個人或財務資訊。逆向工程積體電路的技術已經發展到可以從運行中的微電路讀取單個電路狀態的程度。例如,諸如四方扁平無引腳(四方平面無引腳,Quad Flat No-lead,QFN)封裝之類的引腳框架(leaded frame)晶片封裝通常具有位於封裝邊緣的引腳(或周邊焊盤),並且容易受到物理探測或硬體攻擊。
保護積體電路免受這種入侵的侵擾變得越來越重要,這種侵擾可能允許訪問敏感或機密資訊。因此,在這個行業中一直需要提供一種改進的引腳框架晶片封裝,該封裝能夠降低駭客對於具有這種週邊焊盤的IC封裝進行物理探測的能力。
有鑑於此,本發明提供一種半導體封裝及其製造方法和印刷電路板組件,以解決上述問題。
根據本發明的第一方面,公開一種半導體封裝,包括:晶粒附接焊盤;引線端子,佈置在該晶粒附接焊盤周圍; 半導體晶粒,安裝在該晶粒附接焊盤上;模塑料,密封該引線端子、該半導體晶粒和該晶粒附接焊盤;以及階梯切口,沿著半導體封裝的底表面的周邊鋸切進該模塑料,其中該階梯切口穿透該引線端子的整個厚度,從而該引線端子中的至少一個具有在該階梯切口處暴露的外端。
根據本發明的第二方面,公開一種印刷電路板組件,包括:印刷電路板,包括晶片安裝面;以及如上任一所述之半導體封裝,安裝在該晶片安裝面上。
提供具有和底表面的基板;在該基板的該頂表面上安裝半導體裝置,其中,在該半導體裝置和該基板的該頂表面之間提供間隙;以及在該基板的該頂表面上圍繞該半導體裝置的周邊形成層壓環氧樹脂。
根據本發明的第三方面,公開一種用於製造半導體封裝的方法,包括:提供引線框架條,該引線框架條填充有複數個引線框架,其中,複數個引線框架中的每一個包括支撐在中心區域中的晶粒附接焊盤和設置在該晶粒附接焊盤周圍的引線端子;在該晶粒附接焊盤上安裝半導體晶粒;將該半導體晶粒與該引線端子電耦合;用模塑料封裝該引線端子、該半導體晶粒和該晶粒附接焊盤;使用階梯切口鋸切寬度沿該引線端子周圍的周邊將階梯切口鋸切到該模塑料中;以及執行進行鋸切製程,以使用鋸切寬度沿著該階梯切口鋸切該模塑 料,其中該階梯切口鋸切寬度比該鋸切寬度寬。
本發明的半導體封裝由於具有:階梯切口,沿著半導體封裝的底表面的周邊鋸切進該模塑料,其中該階梯切口穿透該引線端子的整個厚度,從而該引線端子中的至少一個具有在該階梯切口處暴露的外端。本發明的上述結構使得模塑料相對於該階梯切口突出,從而在將半導體封裝安裝在電路板等上時,模塑料可以保護階梯切口,使得階梯切口不容易被探針等接觸到,從而降低駭客進行物理探測或硬體攻擊的可能性。
1:半導體封裝
1a,210a:頂表面
1b,210b:底表面
10:半導體晶粒
101:I/O焊盤
131:接合引線
200:引線端子
200a:外端
210:晶粒附接焊盤
220:接地環
300:模塑料
h:高度
d:寬度
t:厚度
S1,S2,S3,S4:側壁
ST:階梯切口
SP:焊膏
4:印刷電路板
410:絕緣材料層
412:阻焊層
412a:焊料開口
420:金屬跡線
420p:焊盤
F:焊料填角
20:引腳框架
200r:半蝕刻區域
206:連接部分
206a:端面
306:剩餘部分
110:黏合劑層
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明,本實施例參照附圖給出,其中:
圖1是示出根據本發明實施例的示例性引線框晶片封裝的示意性截面圖;圖2是圖1的倒裝引腳框架晶片封裝的透視圖。
圖3是示出根據本發明的一個實施例的示例性印刷電路板組件(PCBA)的示意性截面圖。
圖4是圖3中的PCBA的局部透視圖。
圖5A至圖5F是根據本發明的各個實施例的引線框晶片封裝的仰視圖;圖6至圖10是示出根據本發明實施例的製造圖1和圖2中的引線框晶片封裝的方法的示意性截面圖。和圖11至圖15是示出根據本發明另一實施例的引線框晶片封裝的製造方法的示意性截面圖。
以下描述是實施本發明的最佳構想模式。進行該描述是為了說明本發明的一般原理,而不應被認為是限制性的。本發明的範圍由所附申請專利範圍書確定。
在下文中參考附圖充分描述了本發明構思,在附圖中示出了本發明構思的示例性實施例。根據以下示例性實施例,本發明構思的優點和特徵以及實現這些優點和特徵的方法將變得顯而易見,所述實施例將參考附圖進行更詳細地描述。然而,應當注意,本發明構思不限於以下示例性實施例,並且可以以各種形式實現。因此,提供示例性實施例僅是為了公開發明構思,並且使所屬技術領域具有通常知識者知道發明構思的類別。而且,所示的附圖僅是示意性的,並且是非限制性的。在附圖中,出於說明目的,一些元件的尺寸可能被放大並且未按比例繪製。在本發明的實踐中,尺寸和相對尺寸不對應於實際尺寸。
在此使用的術語僅是出於描述特定實施例的目的,並不旨在限制本發明。如本文所使用的,單數術語“一”,“一個”和“該”也旨在包括複數形式,除非上下文另外明確指出。如本文所使用的,術語“和/或”包括一個或複數個相關聯的所列專案的任何和所有組合。應當理解,當一個元件被稱為“連接”或“接觸”到另一個元件時,它可以直接連接或接觸到另一個元件,或者可以存在中間元件。
類似地,應該理解的是,當諸如層、區域或基板的元件被稱為在另一元件“上”時,它可以直接在另一元件上,或者可以存在中間元件。相反,術語“直接”是指不存在中間元件。應該理解的是,當在本文中使用時,術語“包括”和/或“包含”規定了所述特徵、整體(integer)、步驟、操作、元件和/或組件的存在,但是不排除存在或添加一個或複數個其他特徵、整體、步驟、操作、元素、組件和/或其組合。
此外,為了便於描述,本文中可以使用空間相對術語,例如“在...下方”,“在...下面”,“下方的”,“在...上方”,“上方的”等,以描述如圖所示的一個元件或特徵與另一個或複數個元件或特徵的關係。除了在圖中描述的方位之外,空間相對術語還意圖涵蓋設備在使用或操作中的不同方位。應當理解,儘管在這裡可以使用術語第一、第二、第三等來描述各種元件,但是這些元件不應受到這些術語的限制。這些術語僅用於區分一個元素和另一個元素。因此,在不脫離本發明的教導的情況下,在一些實施例中的第一元件可以在其他實施例中被稱為第二元件。本文中解釋和說明的本發明構思的各方面的示例性實施例包括它們的互補對等物。在整個說明書中,相同或相似的附圖標記或參考標記表示相同或相似的元件。
業界存在各種基於引腳框架的表面安裝組件,例如四方扁平無引腳(quad flat no-lead,QFN)封裝,高級QFN(advanced QFN,aQFN)封裝,薄型四方扁平封裝(low-profile quad flat package,LQFP)等。可以透過例如將封裝焊接到印刷電路板(printed circuit board,PCB)來將其連接到PCB。封裝(即封裝的積體電路)與PCB的連接產生了印刷電路板組件(printed circuit board assembly,PCBA),可用作電腦、可擕式設備(如手機、平板電腦、筆記型電腦等)中的主機板。
通常,引腳(或引線)框架條或帶(leadframe strip)中裝有複數個引線框架。半導體晶粒或微電子器件可以安裝在每個引線框架上,並用模塑料密封。引線框架在分割期間被分割開,以形成單獨的半導體封裝。半導體封裝的一種類型是平面封裝(flat-pack)無引線(no-lead)封裝。通常,在分割帶期間的鋸切(sawing)過程通常導致在每個引線端子的外端或切割端(cut end)或側面(flank)上具有至少一些暴露的基底金屬。通常,上述切割端與封裝的側壁表面或模塑料的側壁表面垂直齊平。本實施例中每個安裝有半導體晶粒或微電 子件的引線框架在分割期間被分割開之後,每個引線端子在封裝的底部和側面暴露。本實施例中,在分割引線框架帶期間的鋸切過程導致引線端子在每個引線端子的外端或切割端(cut end)(切割端未必一定是切割或鋸切而留下的端,也可以是經過其他製程而形成的端,例如光刻、蝕刻、研磨等等)或每個引線端子的側面上具有至少一些暴露的基底金屬。結合圖1所示,本實施例前述切割端(本發明上下文中也可以稱為外端或引線端子的外端)與封裝的側壁表面或模塑料的側壁表面垂直齊平(例如與封裝的下半部分的側壁齊平、與模塑料的下半部分的側壁齊平),或者切割端(外端)與模塑料的側壁表面不齊平(例如與封裝的上半部分的側壁不齊平、與模塑料的上半部分的側壁不齊平),例如相對於模塑料的上半部分的的側壁表面向內凹陷,形成缺口(即相對於模塑料的側壁表面凹陷的缺口)。其中封裝的上半部分、模塑料的上半部分在圖1中是尺寸較大的部分,封裝的下半部分、模塑料的下半部分是圖1中尺寸較小的部分。
四方扁平無引腳或小外形無引腳封裝的術語表示引線沒有懸臂式(cantilevered)引腳(或引線),而是扁平引腳(flat lead),扁平引腳通常沿著封裝器件的週邊排列。引腳的金屬可以透過焊料材料(solder material)連接到外部的各個接觸焊盤(contact pad)的金屬。QFN封裝通常使用銅引腳框架進行晶粒組裝和PCB互連。
請參考圖1及圖2。圖1為根據本發明一實施例的示範性引腳框架晶片封裝1(或半導體封裝1)的剖面示意圖。圖2是圖1的倒裝引腳框架晶片封裝1的透視圖。如圖1和圖2所示,諸如QFN封裝的引腳框架晶片封裝1可包括圍繞晶粒附接焊盤210佈置的複數個引線端子(或引腳)200,支撐(或安裝)在引腳框架晶片封裝1的中心區域中的晶粒附接焊盤210。引腳框架晶片封裝1可以具有矩形輪廓。引線框晶片封裝1可以具有頂表面1a、底表面1b以及在頂表面1a和底表面 1b之間的四個側壁S1-S4。第一側壁S1與第三側壁S3相對,第二側壁S2與第四側壁S4相對。可選地,接地環220可以設置在複數個引線端子200和晶粒附接焊盤210之間。應當理解,引線端子的數量和引腳框架晶片封裝的尺寸僅用於說明目的。
根據一個實施例,至少一個半導體晶粒10安裝在晶粒附接焊盤210的頂表面210a上。半導體晶粒10包括沿著半導體晶粒10的周邊佈置的複數個輸入/輸出(input/output,I/O)焊盤101。根據一個實施例,例如,半導體晶粒10的I/O焊盤101可以透過接合引線131電連接到引線端子200。複數個引線端子200、半導體晶粒10、接合引線131和晶粒附接焊盤210由包括例如環氧樹脂和填料的模塑料300密封。在一些實施例中,至少一個半導體晶粒10可以以倒裝晶片的方式安裝在封裝內。
根據一個實施例,沿著引腳框架晶片封裝1(或半導體封裝1)的底表面1b的周邊將階梯切口ST(或稱為缺口ST)鋸入模塑料300中(也即將模塑料300的周圍形成階梯切口ST)。階梯切口ST可以穿透複數個引線端子200中的每一個的整個厚度(階梯切口ST的高度大於引線端子200的高度,使得引線端子200的外端200a此時可以全部暴露出來)。因此,複數個引線端子200中的每一個在階梯切口ST處至少具有暴露的外端200a或側面。暴露的外端200a在階梯切口ST處縮回並陰影化,因此外端200a不存在於引線框晶片封裝1的四個側壁S1-S4上。本實施例中,四個側壁S1-S4是模塑料300的上半部分(如圖1所示尺寸較大的部分)的側壁(半導體封裝的側壁也是指此處),模塑料300的下半部分也有四個側壁,下半部分的四個側壁與四個側壁S1-S4分別對應,並且下半部分的四個側壁相對於對應的四個側壁S1-S4分別凹陷下去,形成階梯切口ST或形成缺口。階梯切口ST可以為一個(例如連續的一個切口),或者可以是複數個(例如複數個沒有連通的切口),為複數個切口時,各個切口之間的尺寸(例如高度和寬度)可以相同或者不同。形成的階梯切口ST或缺口使得模塑料300具有相對於階 梯切口ST或缺口具有延伸部分(或屋簷部分),從而在將封裝安裝在電路板等上時,模塑料300的延伸部分(或屋簷部分)可以遮住階梯切口ST或缺口,從而遮住引線端子200的外端200a或側面(或者下文中的焊料填角F),這樣使得入侵者無法直接使用探針等工具接觸到引線端子200的外端200a或側面(或者焊料填角F),因此本發明的設計可以避免引腳外露,這樣就可以保護封裝,降低駭客對封裝進行物理探測和硬體攻擊的風險,改善被破解的問題。
根據一個實施例,引線框晶片封裝1可以具有大於0.4mm的厚度t。在其他實施例中,引線框晶片封裝1可以具有大約1.0-2.0mm(例如1.4mm)的厚度t。根據一個實施例,階梯切口ST可以具有大約0.1-0.3mm(例如0.2mm)的高度h,和大約0.2-0.4mm(例如0.3mm)的鋸切寬度d,但是不限於此。根據實施例,階梯切口ST的高度h可以大於複數個引線端子200的厚度。階梯切口ST可以具有大約0.1-0.3mm(例如0.2mm)的高度h可以使得切口的高度不會太大,從而使得入侵者無法直接使用探針等工具接觸到引線端子200的外端200a或側面(或者焊料填角F),降低駭客對封裝進行物理探測和硬體攻擊的風險。階梯切口ST的大約0.2-0.4mm(例如0.3mm)的鋸切寬度d可以讓引線端子200的外端200a或側面(或者焊料填角F)藏的深度合適,使得引線端子200的外端200a或側面(或者焊料填角F)不易於被外界探針接觸到。
根據一個實施例,晶粒附接焊盤210的底表面210b可以從引線框晶片封裝1的底表面1b暴露,並且可以連接到接地平面和/或印刷電路板(PCB)中的散熱塞(heat-dissipating plug)(未示出)。根據一個實施例,接地環220從底表面1b被半蝕刻,並且不從引線框晶片封裝1的底表面1b暴露。
請簡要地參考圖3和圖4。圖3是示出根據本發明的一個實施例的示例性印刷電路板組件(printed circuit board assembly,PCBA)的示意性截面圖。圖4是圖3中的PCBA的局部透視圖。
如圖3所示,PCBA 5包括圖1和圖2所示的引線框晶片封裝1和印刷電路板4。引線框晶片封裝1焊接到印刷電路板4。印刷電路板4可以是由絕緣材料層410和由絕緣材料層410隔開的諸如銅跡線之類的金屬跡線420的層製成的層壓板。金屬跡線420可以用於在安裝在絕緣材料層410上的器件之間建立電連接、傳遞熱量或提供接地。在印刷電路板4的晶片安裝面4a上,設置有焊盤420p,並且在阻焊層412中形成有焊料開口412a,以分別在焊盤420p上限定焊料區域。
為了將引線框晶片封裝1焊接到印刷電路板4上,可以在限定區域內將焊膏SP施加到焊盤420p的表面上。可以透過絲網印刷(stencil printing)方法將焊膏SP施加到印刷電路板4上,但不限於此。在施加焊膏SP之後,可以將引線框晶片封裝1放置在印刷電路板4上,並且可以將PCBA 5放入烤箱中並加熱。加熱導致焊料熔化,導致潤濕(wetting)和芯吸(wicking,或稱為毛細、爬錫)。印刷電路板4上的阻焊層412可以在加熱期間控制焊膏SP。阻焊層412放置在印刷電路板4上,並且焊膏SP施加到印刷電路板4的將要附接有引線框晶片封裝1的不受阻焊層412保護的區域。
根據一個實施例,可以在階梯切口ST處在暴露的外端200a上觀察到焊料填角(solder fillet)F。根據一個實施例,焊料填角F不突出超過四個側壁S1-S4(半導體封裝1的四個側壁或模塑料的四個側壁,具體來說是模塑料的相對於階梯切口ST突出部分的側壁)。根據一個實施例,焊料填角F與暴露的外端200a直接接觸。根據一個實施例,芯吸到裸露的外端200a的焊料填角F可以具有半球形輪廓或彎曲的外表面,但不限於此,例如焊料填角F的外形還可以是其他形狀或不規則的形狀。在一些實施例中,焊料填角F可以從半導體封裝或印刷電路板組件之外觀察到。從圖4可以看出,暴露的外端200a和焊料填角F在階梯切口ST處由模塑料300遮蔽,這裡的遮蔽可以認為是肉眼難以觀察到,或者雖然可以看到,但是無法使用探針等工具接觸到外端200a或焊料填角F,因此遮蔽具有保護的用 意。應當理解,在一些實施例中,取決於PCB的設計,在露出的外端200a上可能未觀察到焊料填角F。
儘管圖2中所示的階梯切口ST是沿著引線框晶片封裝1的底表面1b的周邊凹入模塑料300中的連續環形區域,但是可以理解,在某些情況下,階梯切口ST可以是取決於設計要求的不連續區域(例如沒有完全地圍繞晶粒附接焊盤210)。圖5A至圖5F是根據本發明的各個實施例的引腳框架晶片封裝的底視圖,其中,相似的層、區域或元件由相似的數字或標籤表示。
如圖5A所示,階梯切口ST是沿著引線框晶片封裝1的底表面1b的周邊凹入模塑料300中的連續環形區域。引線端子200的切口端200a不暴露在側壁S1-S4上。
如圖5B所示,階梯切口ST是沿著引線框晶片封裝1的底表面1b的周邊鋸入模塑料300中的C形區域,並且僅形成在三個側壁S2-S4的下方。引線端子201具有從側壁S1暴露的切割端201a。本實施例中有一個側面未設置階梯切口ST或缺口,在其他實施例中,可以是其他數量的側面未設置階梯切口ST或缺口,這些都可以根據需求自由設計。
如圖5C所示,階梯切口ST是沿著引腳框架晶片封裝1的底表面1b的周邊鋸切到模塑料300中的不連續的環形區域。在不連續處,引線端子201具有從側壁S1露出的切口端201a。引線端子201可以具有與引線端子200的長度不同的長度。
如圖5D所示,引腳框架晶片封裝1包括沿引腳框架晶片封裝1的底表面1b的周邊鋸切成模塑料300的L形階梯切口ST1和階梯切口ST2。201具有從側壁S1和S3暴露的切割端201a。引線端子201可以具有與引線端子200的長度不同的長度。本實施例中可以設置為至少一個側面的部分未設置階梯切口ST或缺口,在其他實施例中,可以是其他數量的側面的部分未設置階梯切口ST或缺口,這 些都可以根據需求自由設計。
如圖5E所示,引線框晶片封裝1包括僅與側壁S4相鄰的階梯切口ST。引線端子201具有從側壁S1,S3和S2暴露的切割端201a。
如圖5F所示,引線框晶片封裝1包括與側壁S4相鄰的階梯切口ST1和與側壁S2相鄰的階梯切口ST2。引線端子201具有從側壁S1和S3暴露的切割端201a。本實施例中,還可以設置為三個側面未設置階梯切口ST或缺口,或者,僅有一個側面設置有部分階梯切口ST或缺口。當然階梯切口ST或缺口在不同側面的設置可以根據需求自由設置,本發明上述示例僅用於舉例說明。
圖6至圖10是示出根據本發明實施例的製造圖1和圖2中的引線框晶片封裝1的方法的示意性截面圖,其中,相同的層、區域或元件由相同的標號或標籤表示。
如圖6所示,提供了填充有複數個引腳框架20的引腳框架帶(或載體)2。根據一個實施例,引腳框架帶2可以由金屬片或金屬層例如銅層組成。複數個引腳框架20中的每一個包括支撐在中心區域中的晶粒附接焊盤210和設置在晶粒附接焊盤210周圍的引線端子200。儘管在圖中未示出,但是應當理解,可以透過在四個角落處延伸的四個拉杆(tie-bar)來支撐晶粒附接焊盤210,並且可以在晶粒附接焊盤210和引線端子200之間形成間隙GP。根據實施例,引腳框架20可以在引線端子200之間包括半蝕刻區域200r。在一個實施例中,半蝕刻區域200r設置在連接部分206下方。
如圖7所示,將半導體晶粒10安裝在晶粒附接焊盤210的頂表面210a上。例如,可以透過使用黏合劑層110將半導體晶粒10固定到晶粒附接焊盤210的頂表面210a上,但不限於此。半導體晶粒10包括沿著半導體晶粒10的周邊佈置的複數個I/O焊盤101。根據一個實施例,例如,半導體晶粒10的I/O焊盤101可以透過接合線131電連接到引線端子200。
如圖8所示,複數個引線端子200、半導體晶粒10、接合引線131和晶粒附接焊盤210由模塑料300封裝。根據一個實施例,模塑料300可以包括:例如環氧樹脂和填料,但不限於此。根據一個實施例,晶粒附接焊盤210的底表面210b可以暴露。根據實施例,半蝕刻區域200r和間隙GP可以用模塑料300填充。
如圖9所示,將階梯切口ST沿著引線端子200周圍的周邊鋸入模塑料300中。根據一個實施例,去除半蝕刻區域200r內的模塑料300。根據一個實施例,去除連接部分206。可以透過使用階梯切口鋸寬度W1來形成階梯切口ST。根據一個實施例,階梯切口鋸的寬度W1可以為大約0.9mm,但不限於此。根據一個實施例,階梯切口ST可以具有大約0.1-0.3mm,例如0.2mm的高度h。根據實施例,階梯切口ST的高度h可以大於複數個引線端子200的厚度。根據實施例,在形成階梯切口ST之後,每個引線端子200具有暴露的外部。在階梯切口ST處的末端200a或側面。
如圖10所示,隨後,執行鋸切製程以沿著階梯切口ST鋸切模塑料300。根據一個實施例,可以使用小於階梯切口的鋸切寬度W1的鋸切寬度W2來執行鋸切過程。在一些實施例中,鋸切寬度W2約為0.2-0.4mm,例如0.3mm。
圖11至圖15是示出根據本發明的另一實施例的引線框晶片封裝的製造方法的示意性截面圖,其中,相同的層、區域或元件由相同的數字或標籤表示。
如圖11所示,提供了填充有複數個引腳框架20的引腳框架帶2。複數個引腳框架20中的每一個包括支撐在中心區域中的晶粒附接焊盤210和設置在晶粒附接焊盤210周圍的引線端子200。儘管在圖中未示出,但是應當理解,可以透過在四個角處延伸的四個拉杆來支撐晶粒附接焊盤210,並且可以在晶粒附接焊盤210和引線端子200之間形成間隙GP。根據實施例,引腳框架20可以在引線端子200之間包括半蝕刻區域200r。在一個實施例中,半蝕刻區域200r設置在連接部 分206下方。
如圖12所示,半導體晶粒10安裝在晶粒附接焊盤210的頂表面210a上。例如,可以透過使用黏合劑層110將半導體晶粒10固定到晶粒附接焊盤210的頂表面210a上,但不限於此。半導體晶粒10包括沿著半導體晶粒10的周邊佈置的複數個I/O焊盤101。根據一個實施例,例如,半導體晶粒10的I/O焊盤101可以透過接合線131電連接到引線端子200。
如圖13所示,複數個引線端子200、半導體晶粒10、接合引線131和晶粒附接焊盤210由模塑料300封裝。根據一個實施例,模塑料300可以包括:例如,環氧樹脂和填料,但不限於此。根據一個實施例,晶粒附接焊盤210的底表面210b可以被暴露。根據實施例,半蝕刻區域200r和間隙GP可以用模塑料300填充。
如圖14所示,將階梯切口ST沿著引線端子200周圍的周邊鋸切到模塑料300中。階梯切口ST可以透過使用階梯切口鋸寬度W3來形成。根據一個實施例,階梯切口鋸的寬度W3可以小於0.9mm,但不限於此。根據一個實施例,階梯切口ST可以具有大約0.1-0.3mm(例如0.2mm)的高度h。根據實施例,階梯切口ST的高度h可以大於複數個引線端子200的厚度。根據實施例,半蝕刻區域200r內的模塑料300沒有完全去除。半蝕刻區域200r內的模塑料300的剩餘部分306遮蓋引線端子200的側面。根據一個實施例,將連接部分206切掉,從而使端面206a暴露在半蝕刻區域200r內的模塑料300的剩餘部分306上方(從圖中看是上方)。
如圖15所示,隨後,執行鋸切製程以沿著階梯切口ST鋸切模塑料300。根據實施例,可以使用小於階梯切口的切割寬度W3的切割寬度W2來執行鋸切過程。
儘管已經對本發明實施例及其優點進行了詳細說明,但應當理解的是,在不脫離本發明的精神以及申請專利範圍所定義的範圍內,可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而 並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
1:半導體封裝
1a,210a:頂表面
1b,210b:底表面
10:半導體晶粒
101:I/O焊盤
131:接合引線
200:引線端子
200a:外端
210:晶粒附接焊盤
220:接地環
300:模塑料
h:高度
d:寬度
t:厚度
S1,S3:側壁
ST:階梯切口

Claims (15)

  1. 一種半導體封裝,包括:晶粒附接焊盤;引線端子,佈置在該晶粒附接焊盤周圍;半導體晶粒,安裝在該晶粒附接焊盤上;模塑料,密封該引線端子、該半導體晶粒和該晶粒附接焊盤;以及階梯切口,沿著半導體封裝的底表面的周邊鋸切進該模塑料,其中該階梯切口穿透該引線端子的整個厚度,從而該引線端子中的至少一個具有在該階梯切口處暴露的外端,以直接暴露該引線端子的基底金屬;該階梯切口具有0.1-0.3mm的高度以及0.2-0.4mm的鋸切寬度,該階梯切口的該鋸切寬度大於該階梯切口的該高度。
  2. 如請求項1之半導體封裝,其中,該半導體晶粒包括沿著該半導體晶粒的周邊佈置的輸入/輸出焊盤,並且其中,該半導體晶粒的該輸入/輸出焊盤透過接合引線電連接到該引線端子。
  3. 如請求項1之半導體封裝,其中,該半導體封裝的厚度大於0.4mm。
  4. 如請求項1之半導體封裝,其中,該階梯切口的高度大於該引線端子的厚度。
  5. 如請求項1之半導體封裝,其中,該晶粒附接焊盤的底表面從該半導體封裝的底表面暴露。
  6. 如請求項1之半導體封裝,其中,該模塑料的剩餘部分遮蓋該引線端子的側表面。
  7. 一種印刷電路板組件,包括:印刷電路板,包括晶片安裝面;以及如請求項1至6任一所述之半導體封裝,安裝在該晶片安裝面上; 其中,在該階梯切口處,在該暴露的外端上設置有焊料填角,該焊料填角與該引線端子的基底金屬直接接觸。
  8. 如請求項7之印刷電路板組件,其中,該焊料填角未突出到該半導體封裝的四個側壁之外。
  9. 如請求項7之印刷電路板組件,其中,該焊料填角具有半球形輪廓或彎曲的外表面。
  10. 如請求項7之印刷電路板組件,其中,在該階梯切口處,該模塑料將該暴露的外端和該焊料填角遮蔽。
  11. 一種用於製造半導體封裝的方法,包括:提供引線框架條,該引線框架條填充有複數個引線框架,其中,複數個引線框架中的每一個包括支撐在中心區域中的晶粒附接焊盤和設置在該晶粒附接焊盤周圍的引線端子;在該晶粒附接焊盤上安裝半導體晶粒;將該半導體晶粒與該引線端子電耦合;用模塑料封裝該引線端子、該半導體晶粒和該晶粒附接焊盤;使用階梯切口鋸切寬度沿該引線端子周圍的周邊將階梯切口鋸切到該模塑料中;以及執行進行鋸切製程,以使用鋸切寬度沿著該階梯切口鋸切該模塑料,其中該階梯切口鋸切寬度比該鋸切寬度寬,從而該引線端子中的至少一個具有在該階梯切口處暴露的外端,以直接暴露該引線端子的基底金屬;該階梯切口具有0.1-0.3mm的高度以及0.2-0.4mm的鋸切寬度,該階梯切口的該鋸切寬度大於該階梯切口的該高度。
  12. 如請求項11之方法,其中,該引線框架包括在該引線端子之間的半蝕刻區域。
  13. 如請求項12之方法,其中,該引線端子之間透過連接部分連接,並且其中,該半蝕刻區域設置在該連接部分下方。
  14. 如請求項13之方法,其中,去除該半蝕刻區域內的模塑料,並且當鋸切該階梯切口到該模塑料中時,去除該連接部分。
  15. 如請求項11之方法,其中,該階梯切口鋸切寬度為0.9mm,該鋸切寬度為0.2-0.4mm。
TW109137748A 2019-11-04 2020-10-30 半導體封裝及其製造方法和印刷電路板組件 TWI794670B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962930092P 2019-11-04 2019-11-04
US62/930,092 2019-11-04
US17/070,885 2020-10-14
US17/070,885 US11562948B2 (en) 2019-11-04 2020-10-14 Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package

Publications (2)

Publication Number Publication Date
TW202119577A TW202119577A (zh) 2021-05-16
TWI794670B true TWI794670B (zh) 2023-03-01

Family

ID=73039815

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137748A TWI794670B (zh) 2019-11-04 2020-10-30 半導體封裝及其製造方法和印刷電路板組件

Country Status (4)

Country Link
US (2) US11562948B2 (zh)
EP (1) EP3817033A3 (zh)
CN (1) CN112786580A (zh)
TW (1) TWI794670B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230098907A1 (en) * 2021-09-30 2023-03-30 Texas Instruments Incorporated Package geometries to enable visual inspection of solder fillets
CN117238781B (zh) * 2023-11-16 2024-02-23 江苏芯德半导体科技有限公司 一种晶圆级超薄四边无引脚芯片封装方法及芯片封装结构

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207275A (ja) * 2002-12-20 2004-07-22 Sanyo Electric Co Ltd 回路装置およびその製造方法
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
US20160189978A1 (en) * 2013-04-18 2016-06-30 Dai Nippon Printing Co., Ltd. Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device
TW201711231A (zh) * 2015-09-07 2017-03-16 隆達電子股份有限公司 發光二極體封裝件
TW201729377A (zh) * 2015-11-18 2017-08-16 Mitsui High-Tec Inc 導線架、導線架封裝體、及其等之製造方法
US20170271249A1 (en) * 2016-03-17 2017-09-21 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
CN107946259A (zh) * 2017-12-21 2018-04-20 苏州迈瑞微电子有限公司 一种qfn封装结构及其制造方法
TW201830626A (zh) * 2016-11-15 2018-08-16 日商新光電氣工業股份有限公司 導線架與電子構件裝置
US20190051585A1 (en) * 2017-08-08 2019-02-14 UTAC Headquarters Pte. Ltd. Thermally enhanced leadless semiconductor package and method of manufacturing thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7943431B2 (en) * 2005-12-02 2011-05-17 Unisem (Mauritius) Holdings Limited Leadless semiconductor package and method of manufacture
US7898067B2 (en) * 2008-10-31 2011-03-01 Fairchild Semiconductor Corporaton Pre-molded, clip-bonded multi-die semiconductor package
US8841758B2 (en) * 2012-06-29 2014-09-23 Freescale Semiconductor, Inc. Semiconductor device package and method of manufacture

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
JP2004207275A (ja) * 2002-12-20 2004-07-22 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
US20160189978A1 (en) * 2013-04-18 2016-06-30 Dai Nippon Printing Co., Ltd. Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device
TW201711231A (zh) * 2015-09-07 2017-03-16 隆達電子股份有限公司 發光二極體封裝件
TW201729377A (zh) * 2015-11-18 2017-08-16 Mitsui High-Tec Inc 導線架、導線架封裝體、及其等之製造方法
US20170271249A1 (en) * 2016-03-17 2017-09-21 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
TW201830626A (zh) * 2016-11-15 2018-08-16 日商新光電氣工業股份有限公司 導線架與電子構件裝置
US20190051585A1 (en) * 2017-08-08 2019-02-14 UTAC Headquarters Pte. Ltd. Thermally enhanced leadless semiconductor package and method of manufacturing thereof
CN107946259A (zh) * 2017-12-21 2018-04-20 苏州迈瑞微电子有限公司 一种qfn封装结构及其制造方法

Also Published As

Publication number Publication date
US11562948B2 (en) 2023-01-24
CN112786580A (zh) 2021-05-11
US20230123668A1 (en) 2023-04-20
EP3817033A3 (en) 2021-05-12
US20210134707A1 (en) 2021-05-06
TW202119577A (zh) 2021-05-16
EP3817033A2 (en) 2021-05-05

Similar Documents

Publication Publication Date Title
US10943885B2 (en) Method for making semiconductor device with sidewall recess and related devices
TWI316740B (en) Package having exposed integrated circuit device
KR101146973B1 (ko) 패키지 프레임 및 그를 이용한 반도체 패키지
TWI551198B (zh) 具散熱功能之印刷電路板結構
US7394151B2 (en) Semiconductor package with plated connection
US9887102B2 (en) Method for manufacturing multi-chip package
US20230123668A1 (en) Method for forming a semiconductor package
TWI517333B (zh) 具雙重連接性之積體電路封裝系統
KR101440933B1 (ko) 범프 기술을 이용하는 ic 패키지 시스템
KR20060136262A (ko) 패키지 프레임 및 그를 이용한 반도체 패키지
US7208817B2 (en) Semiconductor device
US20070166884A1 (en) Circuit board and package structure thereof
CN106847780B (zh) 框架具有多个臂的半导体器件及相关方法
US11869831B2 (en) Semiconductor package with improved board level reliability
US20080185698A1 (en) Semiconductor package structure and carrier structure
JP2006049694A (ja) 二重ゲージ・リードフレーム
JP2002016193A (ja) パッケージ型半導体装置及びその製造方法
KR20040034313A (ko) 반도체장치 및 그 제조방법
KR20090009137U (ko) 인쇄회로기판
KR20080084075A (ko) 적층 반도체 패키지
JPH07249707A (ja) 半導体パッケージ
KR100600366B1 (ko) 반도체 패키지 및 그 제조 방법
US6838756B2 (en) Chip-packaging substrate
US8399967B2 (en) Package structure
KR101186030B1 (ko) 반도체 디바이스 및 그 제조 방법