KR101146973B1 - 패키지 프레임 및 그를 이용한 반도체 패키지 - Google Patents

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Abstract

많은 수의 리드들을 요하는 소형 반도체 칩을 신뢰성 있게 부착하고, 보드 실장 신뢰성 및 방열 특성을 높일 수 있는 리드 프레임 및 반도체 패키지가 제공된다. 본 발명에 따른 반도체 패키지는, 프레임 바깥에서 내측으로 확장된 상판부 및 상판부를 지지하는 복수의 기둥부들을 갖는 리드들, 리드의 가장자리 부분 상에 부착된 반도체 칩, 리드들과 반도체 칩의 본딩 패드를 연결하는 와이어 및 반도체 칩 및 와이어를 봉합하고 리드들의 하부면이 노출되도록 리드들의 일부분을 봉합하는 몰딩재를 포함한다.

Description

패키지 프레임 및 그를 이용한 반도체 패키지{Package frame and semiconductor package using the same}
도 1 및 도 3은 본 발명의 제 1 실시예에 따른 리드 프레임을 보여주는 저면 개략도들이고;
도 2는 도 1의 리드 프레임의 I-I'선에서 절취한 단면도이고;
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지를 보여주는 저면 개략도이고;
도 5는 도 4의 반도체 패키지의 I-I'선에서 절취한 단면도이고;
도 6은 도 5의 반도체 패키지의 변형된 예이고;
도 7 및 도 8은 도 4의 반도체 패키지를 보드에 실장하는 방법을 보여주는 단면도들이고;
도 9 및 도 11은 본 발명의 제 2 실시예에 따른 리드 프레임을 보여주는 저면 개략도들이고;
도 10은 도 9의 리드 프레임의 II-II'선에서 절취한 단면도이고;
도 12는 본 발명의 제 2 실시예에 따른 반도체 패키지를 보여주는 저면 개략도이고;
도 13은 도 12의 반도체 패키지의 II-II'선에서 절취한 단면도이고;
도 14는 본 발명의 제 3 실시예에 따른 리드 프레임을 보여주는 저면 개략도이고;
도 15 및 도 16은 도 14의 리드 프레임의 III-III'선 및 IV-IV'선에서 각각 절취한 단면도들이고;
도 17은 본 발명의 제 3 실시예에 따른 반도체 패키지를 보여주는 저면 개략도이고;
도 18 및 도 19는 도 17의 반도체 패키지의 III-III'선 및 IV-IV'선에서 각각 절취한 단면도들이고;
도 20은 본 발명의 제 4 실시예에 따른 리드 프레임을 보여주는 저면 개략도이고;
도 21은 도 20의 리드 프레임의 IV-IV'선에서 절취한 단면도이고;
도 22는 본 발명의 제 4 실시예에 따른 반도체 패키지를 보여주는 저면 개략도이고; 그리고
도 23은 도 22의 반도체 패키지의 IV-IV'선에서 절취한 단면도이다.
본 발명은 반도체 칩을 보호하기 위한 반도체 패키지 및 그에 사용되는 리드 프레임(lead frame)에 관한 것으로서, 특히 몰디드 리드리스 패키지(molded leadless package; MLP) 및 그에 사용되는 리드 프레임에 관한 것이다.
반도체 패키지는 리드 프레임 상에 반도체 칩을 부착하고, 몰딩재를 이용하여 반도체 칩을 밀봉한 것을 의미한다. 반도체 칩의 내부 소자에는 일정 크기의 동작 전압이 인가되며, 그에 따라 반도체 칩에서는 상당한 양의 열이 발생한다. 이와 같은 열 발생 문제는 동작 전압이 큰 전력용 반도체 칩의 경우 더욱 심각하다. 따라서, 반도체 칩에서 발생되는 열을 외부 보드 등을 통해 배출시킬 수 있는 능력이 반도체 패키지의 안정성 및 신뢰성에 큰 영향을 끼치게 된다고 할 수 있다. 최근 반도체 칩에서 발생되는 열을 외부로 효과적으로 배출시키고, 패키지 면적을 줄일 수 있는 MLP가 여러 응용분야에서 다양하게 사용되고 있다.
예를 들어, 2001년 5월 11일 출원된 Chun-Jen Su 등에 의한 US 6,437,429호의 "SEMICONDUCTOR PACKAGE WITH METAL PADS(금속 패드를 구비한 반도체 패키지)"를 참조할 수 있다. 이에 따르면, 반도체 칩은 다이 패드 상에 부착되고, 금속 패드는 리드(lead)의 하부면에 형성된다. 리드의 절단면과 금속 패드면 사이에는 하프-에칭(half-etching) 등에 의해 갭(gap)이 형성되어 있고, 반도체 패키지 제작 시 몰딩재로 채워진다. 이에 따라, 리드의 절단면의 두께를 줄일 수 있고, 그 결과 절단 후 금속 패드의 브림(brim)에 날카로운 절단 가장자리가 생성되는 것을 막을 수 있다.
하지만, 반도체 칩의 속도 및 집적도가 증가함에 따라서 반도체 칩의 외부 단자 연결을 위한 본딩 패드의 수가 증가하고 있다. 그 결과, 본딩 패드에 대응하는 반도체 패키지의 리드의 수가 증가될 것이 요구된다. 그러나, 리드의 수 증가는 곧, 반도체 패키지의 크기 증가로 이어진다. 왜냐하면, 리드들 간의 최소 피치는 반도체 패키지에 따라서 거의 정해져 있고, 그 결과 정해진 크기의 반도체 패키지 내에서 리드의 수를 증가시키기는 힘들기 때문이다.
더구나, 최근에는 반도체 칩을 이용한 전자 기기들의 소형화 추세로 인해 반도체 칩 및 반도체 패키지의 크기가 축소될 것이 요구되고 있다. 리드 수를 늘이기 위해 반도체 패키지의 크기를 크게 하면, 고집적 소형 반도체 칩이 리드 위에 제대로 탑재되지 못하는 문제가 발생한다. 설사 탑재된다고 하더라도, 반도체 칩은 하프 에칭된 얇은 리드 위에 놓이게 된다. 따라서, 반도체 칩과 리드 사이의 와이어 본딩 시 바운싱에 의해 리드 또는 반도체 칩이 손상될 수 있다.
또한, 종래 MLP를 솔더를 이용하여 보드에 실장하는 경우에도 문제가 발생할 수 있다. 예를 들어, 반도체 패키지의 가장자리 부분에만 솔더 결합이 형성됨에 따라 반도체 패키지와 보드의 결합 신뢰성이 감소될 수 있다. 또한, 비어 홀이 형성된 보드에 종래 MLP를 실장하는 경우에는 비어 홀에 에어 트랩이 발생할 수도 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 많은 수의 리드를 요하는 소형 반도체 칩을 신뢰성 있게 부착하고, 보드 실장 신뢰성을 높일 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 많은 수의 리드를 요하는 소형 반도체 칩을 신뢰성 있게 부착할 수 있는 반도체 칩용 패키지 프레임을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 제 1 기둥부, 제 2 기둥부 및 상기 제 1 및 제 2 기둥부들을 덮고 있는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들; 적어도 상부면에 복수의 본딩 패드들이 형성되고, 가장자리 부분이 상기 제 1 리드들의 상판부의 가장자리 부분 상에 부착된 반도체 칩; 상기 반도체 칩의 본딩 패드들의 적어도 일부분과 상기 제 1 리드들을 각각 연결하는 복수의 도전성 제 1 와이어들; 및 상기 반도체 칩 및 제 1 와이어들을 봉합하고, 상기 제 1 리드들 각각의 제 1 및 제 2 기둥부의 적어도 하부면을 노출하도록 상기 제 1 리드들의 일부분을 봉합하는 몰딩재를 포함하는 반도체 패키지가 제공된다.
상기 본 발명의 일 태양의 일 측면에 따르면, 상기 반도체 칩의 하부면의 가운데 부분에 부착되고 상기 제 1 리드들의 내측 가운데에 배치된 도전성 패드를 더 포함하고, 상기 몰딩재는 상기 패드의 하부면이 노출되도록 상기 패드의 일부분을 더 봉합하고 있을 수 있다.
상기 본 발명의 일 태양의 다른 측면에 따르면, 상기 패드는 적어도 한 쌍의 상기 제 1 리드들의 상판부에 각각 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 서로 이격된 제 1 기둥부와 제 2 기둥부 및 적어도 상기 제 1 및 제 2 기둥부들을 덮는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들; 제 3 기둥부 및 상기 제 3 기둥부를 덮는 상판부를 각각 포함하고, 상기 제 1 리드들과 하나씩 교대로 이격되어 배치되고, 상기 제 3 기둥부는 상기 제 1 리드들 각각의 제 1 기둥부와 제 2 기둥부 사이에 각각 배치되는 복수의 도전성 제 2 리드들; 적어도 상부면에 복수의 본딩 패드들이 형성되고, 가장자리 부분이 적어도 상기 제 1 리드들의 상판부의 가장자리 부분 상에 탑재된 반도체 칩; 상기 반도체 칩의 본딩 패드들과 상기 제 1 리드들 및 제 2 리드들을 각각 연결하는 복수의 도전성 와이어들; 및 상기 반도체 칩 및 와이어들을 봉합하고, 상기 제 1 리드들 각각의 제 1 및 제 2 기둥부의 적어도 하부면 및 상기 제 2 리드들의 제 3 기둥부의 적어도 하부면을 노출하도록 상기 제 1 리드들 및 제 2 리드들의 일부분을 봉합하는 몰딩재를 포함하는 반도체 패키지가 제공된다.
상기 본 발명의 다른 태양의 일 측면에 따르면, 상기 반도체 칩의 하부면 아래에 부착되고 상기 제 1 리드들 및 제 2 리드들의 내측 가운데에 배치된 도전성 패드를 더 구비하고, 상기 몰딩재는 상기 패드의 하부면이 노출되도록 상기 패드의 일부분을 더 봉합하고 있을 수 있다.
상기 본 발명의 다른 태양의 다른 측면에 따르면, 적어도 한 쌍의 상기 제 1 리드들의 상판부 또는 적어도 한 쌍의 상기 제 2 리드들의 상판부는 상기 패드와 각각 연결될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 서로 이격된 제 1 기둥부와 제 2 기둥부 및 적어도 상기 제 1 및 제 2 기둥부들을 덮는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들; 및 상기 제 1 리드들을 고정시키고, 상기 제 1 리드들을 분리시키기 위한 절단영역 및 반도체 칩 탑재 영역이 정의된 프레임을 포함하는 반도체 패키지용 리드 프레임이 제공된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
제 1 실시예
도 1 및 도 3은 본 발명의 제 1 실시예에 따른 리드 프레임(100)을 보여주는 저면 개략도들이고, 도 2는 리드 프레임(100)의 I-I'선에서 절취한 단면도이다.
도 1을 참조하면, 리드 프레임(100)은 서로 이격되어 배열된 복수의 도전성 리드(120)들을 포함한다. 리드(120)들은 프레임(145)에 의해 고정될 수 있다. 프레임(145) 내에는 리드(120)들을 절단하기 위한 절단 영역(142)과 반도체 칩 탑재 영역(140)이 정의되어 있다. 비록 도면에는 하나의 프레임(145)이 도시되었지만, 복수의 프레임(145)들이 매트릭스로 배열되어 하나의 리드 프레임(100)을 구성할 수 있음은 해당 기술분야에서 통상의 지식을 가진 자에게 자명하다.
예를 들어, 리드 프레임(100)은 소잉(sawing) 방식으로 프레임(145)들을 절단하여 분리할 수 있도록 복수의 프레임(145)들이 배열된 소잉 분리 타입일 수 있다. 다른 예로, 리드 프레임(100)은 펀치(punch) 방식으로 프레임(145)들을 절단하여 분리하 수 있도록 복수의 프레임(145)들이 배열된 펀치 분리 타입일 수도 있다.
도 1 및 도 2를 참조하면, 리드(120)들은 제 1 기둥부(105), 제 2 기둥부(110) 및 그 둘(105, 110)을 덮고 있는 상판부(115)를 포함한다. 제 1 및 제 2 기 둥부(105, 110)들 사이에는 갭(gap, 125)이 형성된다. 기둥부들(105, 110)은 비록 도면에는 사각기둥 형태로 도시되었지만, 그 외 삼각 기둥, 원 기둥 또는 육각 기둥 등 다양한 모양으로 형성될 수 있다. 상판부(115)는 기둥들(105, 110) 바깥으로 더 확장될 수도 있다. 기둥들(105, 110) 및 상판부(115)는 납, 금, 백금, 구리, 주석 또는 그 들의 합금 등 다양한 금속으로 형성될 수 있다.
리드(120)들은 제 2 기둥부(110)가 프레임(145) 내측으로 향하도록 각각 이격되어 배열될 수 있다. 제 1 기둥부(105)는 보드(도 7의 180)의 회로와 연결되는 외부 단자의 역할을 주로 하고, 제 2 기둥부(105)는 외부 단자 또는 탑재되는 반도체 칩(도 5의 155)을 지지하는 역할을 수행할 수 있다. 이러한 의미에서 제 1 기둥부(105) 부분을 아웃(out) 리드, 제 2 기둥부(110) 부분을 포스트(post) 리드라고 부를 수도 있다. 리드(120)들은 프레임(145) 내에서 대칭적으로 배열될 수 있다. 또한, 프레임(145)은 내부, 예컨대 모서리 부분에 제 1 기둥부(105)와 상판부(115)만을 갖는 리드들을 더 포함할 수도 있다.
도 3을 참조하면, 하프 에칭을 이용하여 리드 프레임(100)의 기둥부들(105, 110)을 형성하는 방법을 예시적으로 설명한다. 하프 에칭 영역(A1)을 소정 두께만큼 식각해 냄으로써 갭(125)이 형성된 리드(120)들을 형성할 수 있다. 하프 에칭은 해당 기술 분야에서 통상의 지식을 가진 자에게 알려져 있으므로, 리드 프레임(100)은 기존의 장치 및 방법을 이용하여 제조될 수 있어 경제적이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지(150)를 보여주는 저면 개략도이고, 도 5는 반도체 패키지(150)의 I-I'선에서 절취한 단면도이다. 반도체 패키지(150)는 리드 프레임(100)을 이용하여 형성할 수 있다. 따라서, 리드 프레임(100)의 구성에 대한 설명은 도 1 내지 도 3을 참조할 수 있다.
도 4 및 도 5를 참조하면, 반도체 칩(155)은 리드(120)의 상판부(115) 가장자리 상에 접착제(157)에 의해 부착될 수 있다. 반도체 칩(155)의 상부면에는 복수의 본딩 패드(미도시)가 형성될 수 있다. 반도체 칩(155)의 본딩 패드들은 리드(120)들, 예컨대 상판부(115)에 도전성 와이어(160)들에 의해 연결될 수 있다. 반도체 칩(155), 와이어(160)들은 몰딩재(170)에 의해 봉합된다. 적어도 기둥들(105, 110)의 하부면이 노출되도록, 리드(120)들의 일부분이 몰딩재(170)에 의해 봉합될 수 있다.
보다 구체적으로 보면, 반도체 칩(155)은 제 2 기둥부(110) 상의 상판부(115) 부분에 부착될 수 있다. 이에 따라, 반도체 칩(155)은 제 2 기둥부(110)에 의해 신뢰성 있게 지지될 수 있다. 따라서, 상판부(115)의 길이를 조정하여 소형 크기의 반도체 칩(155)도 리드(120)들 상에 탑재할 수 있다. 그 결과, 많은 수의 리드(120)들을 필요로 하는 고집적 반도체 칩(155)에 대해서는, 리드 프레임(100)의 크기를 크게 하여 리드들(120)의 수를 늘이고 상판부(115)의 길이를 크게 함으로써 리드(120) 상에 반도체 칩(155)을 신뢰성 있게 부착할 수 있다. 더불어, 하프 에칭된 상판부(115)를 제 2 기둥부(110)로 지지할 수 있어, 와이어(160)들의 본딩 시 바운싱에 의한 반도체 칩(155) 또는 리드(120)들의 손상을 방지할 수 있다.
와이어(160)들은 백금, 금, 구리, 납 또는 이들의 합금 등과 같은 다양한 금속으로 형성될 수 있다. 몰딩재(170)는 반도체 칩(155) 및 와이어(160)들을 외부의 물리적인 충격 또는 외부 습기 등으로부터 보호하는 역할을 수행할 수 있다. 하지만, 리드(120)들은 외부 보드와의 전기적인 접촉을 형성할 부분이 몰딩재(170) 바깥으로 노출되어야 한다. 예를 들어, MLP에서는 리드(120)의 하부면이 몰딩재(170) 바깥으로 노출될 수 있다. 이 경우, 기둥들(105, 110) 사이의 갭은 몰딩재(170)로 채워질 수 있다.
또한, 제 1 기둥(105)의 바깥쪽 측면이 리드 프레임(100)의 절단 작업 시 바깥으로 노출될 수 있다. 다른 예로, 도면에 도시된 바와는 다르게, 제 1 기둥(105)의 바깥쪽에도 하프 에칭면이 형성되어 상판부(115)의 일부분이 몰딩재(170)에 의해 노출될 수도 있다. 상판부(115)의 일부분이 노출된 경우의 예는 Chun-Jen Su 등의 US 6,437,429호를 참조할 수 있다.
반도체 패키지(150)의 몰딩재들(170)의 모양은 다양하게 형성될 수 있다. 예를 들어, 몰딩재(170)는 측면 모서리 부분이 반도체 칩(155)에 대해서 거의 수직으로 형성될 수 있다. 이는 복수의 반도체 패키지(150)들이 소잉 방식에 의해서 분리된 결과일 수 있다. 다른 변형된 예로, 도 6을 참조하면, 반도체 패키지(150')의 몰딩재(170')는 측면 모서리 부분이 경사지게 형성될 수 있다. 이는 복수의 리드 프레임(100)을 이용하여 형성된 복수의 반도체 패키지(150')들이 개개로 분리될 때, 펀치(punch) 방식으로 분리되어 형성된 결과일 수 있다.
도 7 및 도 8을 참조하여, 반도체 패키지(150)를 보드들(180, 180')에 실장하는 방법을 설명한다. 보드(180)는 예컨대 인쇄회로기판의 하나일 수 있다. 보드(180) 상에 반도체 패키지(150)를 실장할 때, 제 1 기둥부(105)와 제 2 기둥부 (110)를 모두 보드(180)에 전기적으로 연결시킨다. 예를 들어, 기둥부들(105, 110)과 보드(180)는 솔더(175)에 의해 전기적 결합을 형성할 수 있다. 따라서, 하나의 기둥부, 예컨대 제 1 기둥부(105)만을 이용하여 보드(180)와 반도체 패키지(150)의 전기적인 결합을 형성할 때에 비해서, 결합 능력이 향상될 수 있다.
더욱이, 비어홀(177)이 형성된 보드(180') 상에 반도체 패키지(150)를 신뢰성 있게 실장할 수 있다. 예를 들어, 리드(120)와 보드(180')의 솔더(175)에 의한 결합 부분을 두 기둥들(105, 110)로 이원화하고, 그 사이에 비어홀(177)을 위치시킬 수 있다. 이에 따라, 비어홀(177)에 에어 트랩이 형성되는 것을 방지할 수 있다.
전술한 바와 같이 본 발명의 일 실시예에 따른 반도체 패키지(150)를 이용하면, 본딩 패드들이 많은 소형 크기의 고집적 반도체 칩(155)을 신뢰성 있게 리드(120)들 위에 부착할 수 있다. 또한, 제 2 기둥부(110)를 이용하여 반도체 칩(155)을 지지할 수 있어 와이어(160) 본딩 시 바운싱에 의한 반도체 칩(155) 또는 리드(120)들의 손상을 방지할 수 있다. 나아가, 반도체 패키지(150)는 보드(180)와의 솔더(175)에 의한 결합 능력을 높일 수 있고, 비어홀(177)이 형성된 보드(180') 상에도 신뢰성 있게 실장될 수 있다.
제 2 실시예
도 9 및 도 11은 본 발명의 제 2 실시예에 따른 리드 프레임(200)을 보여주는 저면 개략도이고, 도 10은 리드 프레임(200)의 II-II'선에서 절취한 단면도이다. 리드 프레임(200)은 전술한 제 1 실시예에 따른 리드 프레임(100)의 설명을 참 조할 수 있다. 동일한 참조 부호는 실질적으로 동일한 구성 요소를 나타낸다.
도 9 및 도 10을 참조하면, 리드(120)들의 프레임(145) 내측 가운데 부분에는 도전성 패드(230)가 배치된다. 예를 들어, 패드(230)는 납, 금, 백금, 구리, 주석 또는 그 들의 합금 등 다양한 금속으로 형성될 수 있다. 패드(230)는 한 쌍의 리드(120')들에 연결되어 고정될 수 있다. 예를 들어, 리드(120')들의 상판부(115')가 확장되어 패드(230)의 위쪽 부분에 연결될 수 있다.
한 쌍의 리드(120')들과 패드(230)는 그 위에 탑재될 반도체 칩의 열을 발산하기 위한 방열판 역할을 수행할 수 있다. 또한, 한 쌍의 리드(120')들은 서로 연결되어 있으므로, 공통 접지부의 역할을 할 수도 있다. 이 경우, 한 쌍의 리드(120')들은 일렬로 배열된 것이 패드(230)를 고정시키는 데 효과적일 수 있다. 비록 도면에는 한 쌍의 리드(120')들이 패드(230)와 연결된 것으로 도시되었으나, 부가적인 리드(120')들이 패드(230)와 더 연결되어 패드(230)를 고정시킬 수도 있다.
도 11을 참조하면, 리드 프레임(200)은 하프 에칭법에 의해 형성될 수 있다. 리드 프레임(200)의 하프 에칭 영역(A2)을 바닥면에서부터 소정 깊이까지 식각함으로써, 리드(120)들의 기둥들(105, 110)과 천장(115) 사이 및 리드(120')들의 기둥들(105, 110)과 천장(115') 사이를 분리할 수 있다.
도 12는 본 발명의 제 2 실시예에 따른 반도체 패키지(250)를 보여주는 저면 개략도이고, 도 13은 반도체 패키지(250)를 II-II'선에서 절취한 단면도이다. 반도체 패키지(250)는 리드 프레임(200)을 이용할 수 있다. 따라서, 리드 프레임(200)의 구성에 대한 설명은 도 9 내지 도 11을 참조할 수 있다. 또한, 반도체 패키지 (250)는 제 1 실시예에 따른 반도체 패키지(150)의 설명을 참조할 수 있다. 동일한 참조 부호는 실질적으로 동일한 구성 요소를 나타낸다.
도 12 및 도 13을 참조하면, 반도체 칩(255)은 리드들(120, 120')의 상판부들(115, 115') 가장자리 부분 및 패드(230) 상에 접착제(257)에 의해 부착될 수 있다. 반도체 칩(255)의 상부면에는 복수의 본딩 패드(미도시)가 형성될 수 있다. 반도체 칩(255)의 본딩 패드들은 리드(120, 120')들, 예컨대 상판부들(115, 115')에 도전성 와이어(260)들에 의해 연결될 수 있다. 반도체 칩(255), 와이어(260)들은 몰딩재(270)에 의해 봉합된다. 리드(120, 120')들은 적어도 기둥들(105, 110)의 하부면이 노출되도록 일부분만이 몰딩재(270)에 의해 봉합될 수 있다.
반도체 패키지(250)는 제 1 실시예에 따른 반도체 패키지(150)가 갖는 장점들을 모두 가질 수 있다. 나아가, 반도체 패키지(250)는 반도체 패키지(150)에 비해서 보다 높은 열 발산 능력을 가질 수 있다. 예를 들어, 반도체 칩(255)에서 발생된 열이 패드(230) 및 한 쌍의 리드들(120')을 통해서 외부로 효과적으로 방출될 수 있다. 따라서, 반도체 패키지(250)는 많은 열을 발산하는 고전력 반도체 칩(255)의 패키지로서 적당할 수 있다.
반도체 패키지(250)는 소잉 분리 방식뿐만 아니라, 도 6에서 설명된 바와 같이, 펀치 분리 방식으로 형성될 수도 있다. 반도체 패키지(250)는 도 7 및 도 8에서 설명한 바와 같이, 보드(180, 180')에 실장 시에도 장점을 가질 수 있다.
제 3 실시예
도 14는 본 발명의 제 3 실시예에 따른 리드 프레임(300)을 보여주는 저면 개략도이고, 도 15 및 도 16은 리드 프레임(300)의 III-III'선 및 IV-IV'선에서 각각 절취한 단면도들이다. 리드 프레임(300)은 제 1 실시예에 따른 리드 프레임(100)을 참조할 수 있다.
도 14를 참조하면, 리드 프레임(300)은 서로 이격되어 교대로 배열된 복수의 도전성 제 1 및 제 2 리드들(320, 322)들을 포함한다. 리드들(320, 322)은 프레임(345)에 의해 고정될 수 있다. 프레임(345) 내에는 리드들(320, 322)을 절단하기 위한 절단 영역(342)과 반도체 칩 탑재 영역(340)이 정의되어 있다. 반도체 칩 탑재 영역(340)은 제 1 리드(320)의 가장자리 부분까지 정의될 수 있고, 또는 제 2 리드(322)의 가장자리 부분까지 확장될 수 있다. 리드 프레임(300)은 소잉 분리 타입 또는 펀치 분리 타입일 수 있다.
도 14 내지 도 16을 참조하면, 제 1 리드(320)들은 제 1 기둥부(305), 제 2 기둥부(310) 및 그 둘(305, 310)을 덮고 있는 상판부(315)를 포함한다. 제 1 리드(320)들은 제 2 기둥부(310)가 프레임(345) 내측으로 향하도록 각각 이격되어 배열될 수 있다. 제 1 리드(320)들에 대한 상세한 설명은 전술한 제 1 실시예의 리드(120)들에 대한 설명을 참조할 수 있다.
제 2 리드(322)들은 제 3 기둥부(312)와 이를 덮고 있는 상판부(317)를 포함한다. 제 2 리드(322)들은 제 1 리드(320)들과 프레임(345) 내에서 교대로 배열되고, 제 3 기둥부(312)가 프레임(345) 내측으로 향하도록 배열될 수 있다. 그리고, 제 3 기둥부(312)는 리드들(320, 322)의 수를 효과적으로 늘릴 수 있도록, 제 1 리드(320)의 기둥들(305, 310) 사이에 배치될 수 있다.
리드 프레임(300)은 도 3에서 설명된 바와 같이, 하프 에칭법을 이용하여 형성될 수 있다. 이 경우, 하프 에칭 영역(미도시)은 제 1 리드(320)들의 기둥들(305, 310)에 의해 노출되는 상판부(315)의 저면 영역 및 제 2 리드(322)들의 기둥(312)에 의해 노출되는 상판부(317)의 저면 영역이 될 수 있다.
리드 프레임(300)은 제 1 실시예에 따른 리드 프레임(100)의 장점을 모두 가질 수 있다. 또한, 리드 프레임(300)은 제 1 리드(320)들과 제 2 리드(322)들을 교대로 배치하여, 동일한 프레임(345) 내에서 리드들(320, 322)의 수를 효율적으로 늘릴 수 있다.
도 17은 본 발명의 제 3 실시예에 따른 반도체 패키지(350)를 보여주는 저면 개략도이고, 도 18 및 도 19는 반도체 패키지(350)의 III-III'선 및 IV-IV'선에서 각각 절취한 단면도들이다. 반도체 패키지(350)는 리드 프레임(300)을 이용할 수 있다. 또한, 반도체 패키지(350)는 제 1 및 제 2 실시예에 따른 반도체 패키지들(150, 250)을 참조할 수 있다.
도 17 내지 도 19를 참조하면, 반도체 칩(355)은 제 1 리드(320)들의 상판부(315) 가장자리 부분 및 제 2 리드(322)들의 상판부(317) 가장자리 부분 상에 접착제(357)에 의해 부착될 수 있다. 하지만, 특정 실시예에서, 반도체 칩(355)은 제 1 리드(320)들의 상판부(315) 가장자리 부분 상에만 부착될 수도 있다. 반도체 칩(355)은 제 2 기둥(310)들에 의해 주로 지지될 수 있고, 부가적으로 제 3 기둥(312)에 의해 더욱 신뢰성 있게 지지될 수도 있다. 따라서, 반도체 칩(355)은 반도체 패키지(350) 내에서 신뢰성 있게 고정될 수 있다.
반도체 칩(355)의 상부면에는 복수의 본딩 패드(미도시)가 형성될 수 있다. 반도체 칩(355)의 본딩 패드들의 일부분은 제 1 도전성 와이어(360)들에 의해 제 1 리드(320)들에 연결되고, 다른 부분들은 제 2 도전성 와이어(362)들에 의해 제 2 리드(322)들에 연결될 수 있다. 예를 들어, 와이어들(360, 362)은 리드들(320, 322)의 상판부(315, 317)에 연결될 수 있다.
반도체 칩(355), 와이어들(360, 362)들은 몰딩재(370)에 의해 봉합된다. 제 1 리드(320)들은 적어도 제 1 및 제 2 기둥들(305, 310)의 하부면이 노출되도록 일부분이 몰딩재(370)에 의해 봉합되고, 제 2 리드(322)들은 적어도 제 3 기둥(312)이 노출되도록 일부분이 몰딩재(370)에 의해 봉합될 수 있다. 몰딩재(370)는 제 1 기둥(305)의 적어도 하나의 절단된 측면 및 상판부(317)의 적어도 하나의 절단된 측면을 더 노출할 수 있다.
반도체 패키지(350)는 제 1 실시예에 따른 반도체 패키지(150)의 장점을 모두 가질 수 있다. 또한, 반도체 패키지(350)는 동일한 크기의 다른 반도체 패키지, 예컨대 반도체 패키지(150)에 비해서 리드들(320, 322)의 수를 많게 할 수 있다. 따라서, 반도체 패키지(350)는 소형 크기의 고집적 반도체 칩(355)을 보다 작은 크기로 패키지 할 수 있다. 이에 따라, 반도체 패키지(350)는 고용량 소형 소자들에 응용 분야를 가질 수 있다.
제 4 실시예
도 20은 본 발명의 제 4 실시예에 따른 리드 프레임(400)을 보여주는 저면 개략도이고, 도 21은 리드 프레임(400)의 IV-IV'선에서 절취한 단면도이다. 리드 프레임(400)은 전술한 제 2 및 3 실시예에 따른 리드 프레임들(200, 300)의 설명을 참조할 수 있다. 동일한 참조 부호는 실질적으로 동일한 구성 요소를 나타낸다.
도 20 및 도 21을 참조하면, 제 1 및 제 2 리드들(320, 322, 322')들의 프레임(345) 내측 가운데 부분에는 도전성 패드(430)가 배치된다. 패드(430)는 한 쌍의 제 2 리드(322')들에 연결되어 고정될 수 있다. 예를 들어, 리드(322')들의 상판부(317')가 확장되어 패드(430)의 위쪽 부분에 연결될 수 있다. 비록 도면에는 한 쌍의 제 2 리드(322')들이 패드(430)에 연결된 것으로 도시되어 있으나, 부가적인 리드(322')들이 패드(430)에 더 연결될 수 있다. 나아가, 제 1 리드(320)들이 패드(430)에 연결될 수 있고, 제 1 및 제 2 리드들(320, 322')이 동시에 패드(430)에 연결될 수도 있다.
제 2 실시예에서 설명한 바와 같이, 한 쌍의 리드(322')들과 패드(430)는 그 위에 탑재될 반도체 칩의 열을 발산하기 위한 방열판 역할을 수행할 수 있다. 또한, 한 쌍의 리드(322')들은 서로 연결되어 있으므로, 공통 접지부의 역할을 할 수도 있다. 이 경우, 한 쌍의 리드(322')들은 일렬로 배열된 것이 패드(430)를 고정시키는 데 효과적일 수 있다. 또한, 리드 프레임(400)은 제 1 내지 제 3 실시예에서 설명한 바와 같이, 하프 에칭법에 의해 형성될 수 있다.
도 22는 본 발명의 제 4 실시예에 따른 반도체 패키지(450)를 보여주는 저면 개략도이고, 도 23은 반도체 패키지(450)의 IV-IV'선에서 절취한 단면도이다. 반도체 패키지(250)는 리드 프레임(400)을 이용할 수 있다. 또한, 반도체 패키지(450)는 제 1 및 제 3 실시예에 따른 반도체 패키지(150, 250, 350)의 설명을 참조할 수 있다. 동일한 참조 부호는 실질적으로 동일한 구성 요소를 나타낸다.
도 22 및 도 23을 참조하면, 반도체 칩(455)은 제 1 및 제 2 리드들(320, 322, 322')의 상판부들(315, 317, 315') 가장자리 부분 및 패드(430) 상에 접착제(457)에 의해 부착될 수 있다. 반도체 칩(455)의 본딩 패드(미도시)들의 일부분은 리드들(322')들, 예컨대 상판부(317')에 도전성 와이어(462)들에 의해 연결될 수 있다. 또한, 본딩 패드들의 다른 부분은 다른 도전성 와이어(미도시)에 의해 리드들(320, 322)에 더 연결될 수 있다(도 18 참조). 반도체 칩(455), 와이어(462)들은 몰딩재(470)에 의해 봉합된다. 제 1 및 제 2 리드들(320, 322, 322')들은 적어도 기둥들(305, 310, 312)의 하부면이 노출되도록 일부분이 몰딩재(270)에 의해 봉합될 수 있다.
반도체 패키지(250)는 제 1 실시예에 따른 반도체 패키지(150)가 갖는 장점들을 모두 가질 수 있다. 나아가, 반도체 패키지(250)는 반도체 패키지(150)에 비해서 보다 높은 열 발산 능력을 가질 수 있다. 예를 들어, 반도체 칩(255)에서 발생된 열이 패드(230) 및 한 쌍의 리드들(120')을 통해서 외부로 효과적으로 방출될 수 있다. 따라서, 반도체 패키지(250)는 많은 열을 발산하는 고전력 반도체 칩(255)의 패키지로서 적당할 수 있다.
반도체 패키지(450)는 소잉 분리 방식뿐만 아니라, 도 6에서 설명된 바와 같이, 펀치 분리 방식으로 형성될 수도 있다. 반도체 패키지(450)는 도 7 및 도 8에서 설명한 바와 같이, 보드(180, 180')에 실장 시에도 장점을 가질 수 있다. 반도체 패키지(450)는 제 3 실시예에 따른 반도체 패키지(350)의 장점을 모두 가질 수 있다. 나아가, 반도체 패키지(450)는 패드(430)를 이용하여 반도체 칩(455)의 열을 더욱 효과적으로 발산할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 리드 프레임 및 이를 이용한 반도체 패키지는 다음과 같은 장점을 가질 수 있다.
본 발명에 따른 리드 프레임 및 반도체 패키지는 본딩 패드들이 많은 소형 크기의 고집적 반도체 칩을 상판부의 길이를 조정하여 신뢰성 있게 리드들 위에 부착할 수 있다. 따라서, 소형 반도체 칩에 보다 큰 리드 프레임을 적용한 반도체 패키지 형성이 가능해진다.
본 발명에 따른 리드 프레임 및 반도체 패키지는 프레임 내측으로 확장된 기둥부를 이용하여 반도체 칩을 지지할 수 있어, 와이어 본딩 시 바운싱에 의한 반도체 칩 또는 리드들의 손상을 방지할 수 있다.
본 발명에 따른 리드 프레임 및 반도체 패키지는 동일한 크기의 다른 반도체 패키지에 비해서 리드들의 수를 많게 할 수 있다. 따라서, 반도체 패키지는 소형 크기의 고집적 반도체 칩을 보다 작은 크기로 패키지 할 수 있다. 이에 따라, 반도체 패키지는 고용량 소형 소자들에 응용 분야를 가질 수 있다.
본 발명에 따른 반도체 패키지는 열 발산 능력이 우수하다. 따라서, 반도체 패키지는 많은 열을 발산하는 고전력 반도체 칩의 패키지로서 적당할 수 있다.
본 발명에 따른 반도체 패키지는 보드와의 솔더에 의한 결합 능력을 높일 수 있고, 비어홀이 형성된 보드 상에도 신뢰성 있게 실장될 수 있다.

Claims (19)

  1. 제 1 기둥부, 제 2 기둥부 및 상기 제 1 및 제 2 기둥부들을 덮고 있는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들;
    적어도 상부면에 복수의 본딩 패드들이 형성되고, 가장자리 부분이 상기 제 1 리드들의 제 2 기둥부 상의 상판부 부분 상에 부착된 반도체 칩;
    상기 반도체 칩의 본딩 패드들의 적어도 일부분과 상기 제 1 리드들을 각각 연결하는 복수의 도전성 제 1 와이어들;
    상기 반도체 칩의 하부면의 가운데 부분에 부착되고, 상기 제 1 리드들의 내측 가운데에 배치된 도전성 패드; 및
    상기 반도체 칩 및 제 1 와이어들을 봉합하고, 상기 제 1 리드들 각각의 제 1 기둥부, 제 2 기둥부 및 상기 도전성 패드의 적어도 하부면을 노출하도록 상기 제 1 리드들의 일부분을 봉합하는 몰딩재;
    를 포함하며, 상기 도전성 패드는 적어도 한 쌍의 제 1 리드들의 상판부에 각각 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 2 항에 있어서, 상기 몰딩재는 상기 제 1 리드들의 제 1 기둥부와 제 2 기둥부 사이의 갭 부분을 봉합하고 있는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 몰딩재는 상기 제 1 리드들의 제 1 기둥부의 적어도 하나의 측면을 더 노출하고 있는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 제 1 기둥부, 제 2 기둥부 및 상기 제 1 및 제 2 기둥부들을 덮고 있는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들;
    적어도 상부면에 복수의 본딩 패드들이 형성되고, 가장자리 부분이 상기 제 1 리드들의 상기 제2 기둥부 상의 상판부 부분 상에 부착된 반도체 칩;
    상기 반도체 칩의 본딩 패드들의 적어도 일부분과 상기 제 1 리드들을 각각 연결하는 복수의 도전성 제 1 와이어들;
    상기 반도체 칩 및 제 1 와이어들을 봉합하고, 상기 제 1 리드들 각각의 제 1 및 제 2 기둥부의 적어도 하부면을 노출하도록 상기 제 1 리드들의 일부분을 봉합하는 몰딩재;
    제 3 기둥부 및 상기 제 3 기둥부를 덮는 상판부를 각각 포함하고, 상기 제 1 리드들과 하나씩 교대로 이격되어 배치되고, 상기 제 3 기둥부는 상기 제 1 리드들 각각의 제 1 기둥부와 제 2 기둥부 사이의 옆에 각각 배치되는 복수의 도전성 제 2 리드들; 및
    상기 제 2 리드들을 상기 반도체 칩의 본딩 패드들의 적어도 일부분과 각각 연결시키는 복수의 도전성 제 2 와이어들;
    을 포함하고, 상기 몰딩재는 상기 제 2 리드들의 제 3 기둥들의 하부면을 노출하도록 상기 제 2 리드들의 일부분을 더 봉합하고 있는 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 제 7 항에 있어서, 상기 반도체 칩의 가장자리 부분은 상기 제 2 리드들의 제 3 기둥 상의 상기 상판부 부분에 더 부착된 것을 특징으로 하는 반도체 패키지.
  10. 서로 이격된 제 1 기둥부와 제 2 기둥부 및 적어도 상기 제 1 및 제 2 기둥부들을 덮는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들;
    제 3 기둥부 및 상기 제 3 기둥부를 덮는 상판부를 각각 포함하고, 상기 제 1 리드들과 하나씩 교대로 이격되어 배치되고, 상기 제 3 기둥부는 상기 제 1 리드들 각각의 제 1 기둥부와 제 2 기둥부 사이의 옆에 각각 배치되는 복수의 도전성 제 2 리드들;
    적어도 상부면에 복수의 본딩 패드들이 형성되고, 가장자리 부분이 적어도 상기 제 1 리드들의 제 2 기둥부 상의 상판부 부분 상에 탑재된 반도체 칩;
    상기 반도체 칩의 본딩 패드들과 상기 제 1 리드들 및 제 2 리드들을 각각 연결하는 복수의 도전성 와이어들; 및
    상기 반도체 칩 및 와이어들을 봉합하고, 상기 제 1 리드들 각각의 제 1 및 제 2 기둥부의 적어도 하부면 및 상기 제 2 리드들의 제 3 기둥부의 적어도 하부면을 노출하도록 상기 제 1 리드들 및 제 2 리드들의 일부분을 봉합하는 몰딩재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 삭제
  12. 제 10 항에 있어서, 상기 반도체 칩의 가장자리 부분은 상기 제 2 리드들의 제 3 기둥부 상의 상판부 부분 상에 더 부착된 것을 특징으로 하는 반도체 패키지.
  13. 제 10 항에 있어서, 상기 반도체 칩의 하부면 아래에 부착되고 상기 제 1 리드들 및 제 2 리드들의 내측 가운데에 배치된 도전성 패드를 더 구비하고, 상기 몰딩재는 상기 패드의 하부면이 노출되도록 상기 패드의 일부분을 더 봉합하고 있는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서, 적어도 한 쌍의 상기 제 1 리드들의 상판부는 상기 패드와 각각 연결된 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서, 적어도 한 쌍의 상기 제 2 리드들의 상판부는 상기 패드와 각각 연결된 것을 특징으로 하는 반도체 패키지.
  16. 서로 이격된 제 1 기둥부와 제 2 기둥부 및 적어도 상기 제 1 및 제 2 기둥부들을 덮는 상판부를 각각 포함하고, 상기 제 2 기둥부가 내측으로 향하도록 각각 이격되어 배치된 복수의 도전성 제 1 리드들;
    상기 제 1 리드들을 고정시키고, 상기 제 1 리드들을 분리시키기 위한 절단영역 및 반도체 칩 탑재 영역이 정의된 프레임; 및
    제 3 기둥부 및 상기 제 3 기둥부를 덮는 상판부를 각각 포함하고, 상기 제 1 리드들과 하나씩 교대로 이격되어 배치되고, 상기 제 3 기둥부는 상기 제 1 리드들 각각의 제 1 기둥부와 제 2 기둥부 사이의 옆에 각각 배치되는 복수의 도전성 제 2 리드;
    를 포함하는 것을 특징으로 하는 반도체 패키지용 리드 프레임.
  17. 제 16 항에 있어서, 상기 제 1 리드들의 내측 가운데에 배치된 도전성 패드를 더 포함하고,
    상기 도전성 패드는 적어도 한 쌍의 상기 제 1 리드들의 상부면과 각각 연결된 것을 특징으로 하는 반도체 패키지용 리드 프레임.
  18. 삭제
  19. 제 16 항에 있어서, 상기 제 2 리드들의 내측 가운데에 배치된 도전성 패드를 더 포함하고,
    상기 도전성 패드는 적어도 한 쌍의 상기 제 2 리드들의 상부면과 각각 연결된 것을 특징으로 하는 반도체 패키지용 리드 프레임.
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