KR100631403B1 - 방열판을 장착한 반도체 패키지 및 그 제조 방법 - Google Patents

방열판을 장착한 반도체 패키지 및 그 제조 방법

Info

Publication number
KR100631403B1
KR100631403B1 KR20040076465A KR20040076465A KR100631403B1 KR 100631403 B1 KR100631403 B1 KR 100631403B1 KR 20040076465 A KR20040076465 A KR 20040076465A KR 20040076465 A KR20040076465 A KR 20040076465A KR 100631403 B1 KR100631403 B1 KR 100631403B1
Authority
KR
South Korea
Prior art keywords
wiring board
heat sink
integrated circuit
board unit
semiconductor package
Prior art date
Application number
KR20040076465A
Other languages
English (en)
Other versions
KR20060027599A (ko
Inventor
최기원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20040076465A priority Critical patent/KR100631403B1/ko
Priority to US11/233,949 priority patent/US20060063306A1/en
Publication of KR20060027599A publication Critical patent/KR20060027599A/ko
Application granted granted Critical
Publication of KR100631403B1 publication Critical patent/KR100631403B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 방열판을 장착한 반도체 패키지 및 그 제조 방법에 관한 것으로 열 방출 효율과 생산성을 동시에 향상시키기 위한 것이다. 배선기판 스트립은 다수의 배선기판 단위 영역들로 이루어지는 몰딩 블록을 포함한다. 배선기판 단위 영역마다 집적회로 칩이 부착되어 전기적으로 연결되고 방열판이 부착된다. 한번의 그룹 몰딩에 의하여 몰딩 블록에 수지 밀봉재가 형성되고, 방열판의 덮개부는 수지 밀봉재의 상부면으로 노출된다. 배선기판 단위 영역의 구석마다 안착부가 형성되며 덮개부의 네 구석에서 아래쪽으로 뻗은 지지부가 안착부에 연결된다. 솔더 볼이 형성된 후, 배선기판 스트립이 절단되면 배선기판 단위 영역마다 제조 완료된 개별 반도체 패키지들이 분리된다.
방열판(heat slug, heat sink, heat spreader), BGA 패키지, 그룹 몰딩(group molding)

Description

방열판을 장착한 반도체 패키지 및 그 제조 방법 {semiconductor package having heat slug and method for manufacturing the same}
도 1은 종래 기술의 한 예에 따른 방열판 장착 반도체 패키지의 단면도이다.
도 2는 종래 기술의 다른 예에 따른 방열판 장착 반도체 패키지의 단면도이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 방열판 장착 반도체 패키지의 제조 방법을 나타내는 도면들로서,
도 3은 그룹 몰딩 방식에 의하여 일괄 패키지 제조가 가능한 배선기판 스트립의 개략적인 평면도이고,
도 4a 및 도 4b는 배선기판 스트립에 부착된 집적회로 칩과 방열판을 나타내는 평면도 및 단면도이고,
도 5는 방열판의 구조를 나타내는 사시도이고,
도 6은 그룹 몰딩 단계를 나타내는 단면도이고,
도 7은 솔더 볼 형성 및 개별 패키지 분리 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시예에 따른 방열판 장착 반도체 패키지의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 방열판 장착 반도체 패키지의 단면도이다.
도 10은 본 발명의 적용예에 따른 방열판 장착 반도체 패키지의 단면도이다.
도 11은 본 발명의 다른 적용예에 따른 방열판 장착 반도체 패키지의 단면도이다.
<도면에 사용된 참조 부호의 설명>
10, 20: 반도체 패키지 11, 21: 솔더 볼
12, 22: 집적회로 칩 13, 23: 배선기판
14, 24: 금속 와이어 15, 25: 수지 밀봉재
16, 26: 방열판 30: 배선기판 스트립
31: 배선기판의 단위 영역 32: 절단선
33: 배선기판의 몰딩 블록 34: 슬롯
40, 40a, 40b, 40c, 40d: 집적회로 칩
41, 41a: 금속 와이어 41b: 금속 범프
42: 방열판 42a: 덮개부
42b: 지지부 42c: 안착부
42d: 돌출부 43: 수지 밀봉재
44: 솔더 볼 45: 절단 기구
50, 50a, 50b, 50c: 반도체 패키지
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 방열판을 장착한 볼 그리드 어레이(ball grid array; BGA) 패키지의 구조와 제조 방법에 관한 것이다.
반도체 웨이퍼에 제조되는 집적회로 소자를 전자제품에 사용하기 위해서는 집적회로 소자를 칩 단위로 절단하여 분리한 후 패키지 조립(package assembly)을 거쳐야 한다. 반도체 패키지는 집적회로 칩을 물리적으로 지지하고 외부 환경으로부터 보호할 뿐만 아니라, 집적회로 칩에 전기적인 접속 경로를 제공하고 집적회로 칩에서 발생하는 열을 외부로 방출하기 위한 것이다. 오늘날의 패키지 기술은 반도체 제품의 가격, 성능, 신뢰성 등을 좌우할 만큼 그 중요성이 매우 커지고 있다.
한편, 반도체 패키지를 사용하는 전자제품의 크기가 갈수록 축소되는 추세에 있기 때문에, 동일한 성능을 기준으로 전자제품에 사용되는 반도체 패키지의 크기도 점점 줄어들 수밖에 없다. 따라서, 패키지의 고유 기능 중의 하나인 열 방출 기능이 점점 심각한 문제로 대두되고 있다. 특히, 신호 입출력 핀 수가 많고 용량이 크며 동작 속도가 빠른 최근의 패키지 유형에서 열 방출 기능은 더욱더 그 중요성이 커지고 있다.
볼 그리드 어레이 패키지는 최근 적용 범위가 점차 확대되고 있는 대표적인 패키지 유형으로서, 배선 기판의 한쪽 면에 다수의 솔더 볼들을 배치한 것이 특징이다. 기존의 볼 그리드 어레이 패키지는 대체로 방열판(heat slug, 또는 heat sink, heat spreader라고도 함)을 사용함으로써 전술한 열 방출 문제를 해결하고자 하고 있다.
방열판을 장착한 종래 기술에 따른 반도체 패키지의 한 예가 도 1에 도시되어 있다. 도 1을 참조하면, 볼 그리드 어레이 유형의 반도체 패키지(10)는 패키지의 외부 단자인 솔더 볼(11)들이 배선기판(13)의 하부면에 규칙적으로 형성되어 있다. 집적회로 칩(12)은 배선기판(13) 중앙의 빈 공간에 위치하며 활성면이 패키지의 하부 쪽을 향하는 소위 하향식 배치 형태를 갖는다. 따라서, 집적회로 칩(12)의 활성면은 금속 와이어(14)를 통하여 배선기판(13)의 하부면과 전기적으로 연결된다. 집적회로 칩(12)과 금속 와이어(14)는 수지 밀봉재(15) 안에 밀봉되어 외부 환경으로부터 보호된다. 방열판(16)은 집적회로 칩(12)의 뒷면과 배선기판(13)의 상부면에 동시에 부착된다.
도 1에 도시된 반도체 패키지(10)는 방열판(16)을 통하여 열 방출 기능의 향상을 기대할 수 있다. 그러나, 이러한 유형의 패키지(10)는 하향식 배치 형태이므로 집적회로 칩이 차지하는 영역만큼 솔더 볼들이 형성될 수 없다. 따라서, 패키지의 크기 축소 면에서 제한이 따르며, 최근의 경향과도 부합하지 않는다.
방열판을 장착한 종래 기술에 따른 반도체 패키지의 다른 예가 도 2에 도시되어 있다. 도 2에 도시된 반도체 패키지는 미국등록특허 제5,977,626호에 개시되어 있다.
도 2에 도시된 반도체 패키지(20)는 패키지의 외부 단자인 솔더 볼(21)들이 배선기판(23)의 하부면 전체에 골고루 형성되어 있다. 집적회로 칩(22)은 활성면이 패키지(20)의 상부 쪽을 향하면서 배선기판(23)의 상부면 중앙에 부착된다. 따라서, 집적회로 칩(22)의 활성면은 금속 와이어(24)를 통하여 배선기판(23)의 상부면 과 전기적으로 연결된다. 집적회로 칩(22)과 금속 와이어(24)는 수지 밀봉재(25) 안에 밀봉되어 외부 환경으로부터 보호된다. 방열판(26)은 수지 밀봉재(25) 안에 삽입되어 있으며, 방열판(26)의 상부면은 수지 밀봉재(25) 외부로 노출되고 하부면은 집적회로 칩(22)과 배선기판(23)에 접촉한다.
이와 같은 종래의 반도체 패키지(20)는 방열판(26)이 수지 밀봉재(25) 안에 들어있어야 하므로, 몰딩(molding) 공정에서 몰드 금형 안에 방열판(26)을 삽입한 상태에서 배선기판(23)을 뒤집어 얹고 수지 밀봉재(25)를 형성하게 된다. 이러한 제조 방법은 생산성 면에서 다소 취약한 단점을 안고 있다. 생산성을 고려하여 스트립(strip) 형태로 다수의 패키지들을 일괄 제조하더라도, 방열판(26)은 각각의 몰드 금형 안에 개별적으로 삽입해야 하고 몰드 금형마다 수지 밀봉재(25)를 형성해야 하기 때문에, 여전히 생산성 향상에는 한계가 있다. 또한, 개별 몰딩 방식을 이용하기 때문에, 참조 번호 27번이 가리키는 바와 같이 배선기판(23)에 수지 밀봉재(25)가 형성되지 않는 영역이 생기게 된다. 따라서, 패키지(20)의 크기에 비하여 방열판(26)의 크기가 다소 작아지기 때문에 열 방출 기능이 최대한 발휘된다고 볼 수 없다.
이상의 두 가지 예 외에도 방열판을 장착한 종래의 반도체 패키지들이 미국등록특허 제6,433,420호, 제6,462,405호, 미국공개특허 제2001/0019181호, 제2002/0053724호, 제2002/0079593호, 제2003/0025215호 등에 개시되어 있다. 그러나, 위 특허들에 개시된 패키지들도 모두 상기 예에서와 같이 개별 패키지 단위로 방열판을 장착하는 방식을 채택하고 있다. 따라서, 생산성과 열 방출 효율 면에서 다소 미흡한 점이 있다.
본 발명은 이상 설명한 바와 같이 종래 기술에서 나타나는 여러 문제점들을 해결하기 위한 것으로, 본 발명의 목적은 방열판을 통한 열 방출 효율을 극대화할 수 있는 반도체 패키지의 구조와 제조 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 방열판을 장착한 반도체 패키지의 생산성을 최대화할 수 있는 반도체 패키지의 구조와 제조 방법을 제공하고자 하는 것이다.
본 발명의 또 다른 목적은 반도체 패키지의 크기 축소, 미세 피치 등의 추세에 적합한 반도체 패키지의 구조와 제조 방법을 제공하고자 하는 것이다.
이러한 목적을 달성하기 위하여 제공되는 본 발명에 따른 방열판 장착 반도체 패키지의 제조 방법은, 상부면과 하부면을 포함하며 다수의 배선기판 단위 영역들이 몰딩 블록을 이루는 배선기판 스트립을 제공하는 단계; 상기 배선기판 단위 영역마다 상기 상부면에 집적회로 칩을 부착하고 전기적으로 연결하는 단계; 상기 배선기판 단위 영역마다 상기 상부면에 방열판을 부착하는 단계; 상기 집적회로 칩을 밀봉하고 상기 방열판의 일부를 노출하도록 한번의 그룹 몰딩을 실시하여 상기 몰딩 블록의 상부면에 수지 밀봉재를 형성하는 단계; 상기 배선기판 단위 영역마다 상기 하부면에 솔더 볼을 형성하는 단계; 상기 배선기판 스트립을 절단하여 상기 배선기판 단위 영역마다 제조 완료된 개별 반도체 패키지들을 분리하는 단계를 포함하여 구성된다.
본 발명은 또한 위와 같은 제조 방법에 의하여 제조되는 방열판 장착 반도체 패키지를 제공한다.
본 발명에 따른 방열판 장착 반도체 패키지 및 제조 방법에 있어서, 상기 방열판은 평탄면을 이루는 덮개부와 상기 덮개부의 구석에서 아래쪽으로 뻗어 있는 다리 형태의 지지부를 포함할 수 있다. 상기 덮개부는 상기 수지 밀봉재의 상부면을 통하여 노출되고 상기 지지부는 상기 수지 밀봉재 안에 밀봉될 수 있다. 또한, 상기 덮개부는 상기 배선기판 단위 영역과 거의 동일한 수준의 크기를 가질 수 있다. 또한, 상기 배선기판 단위 영역의 구석에 안착부가 형성될 수 있다. 상기 안착부에는 상기 지지부가 연결될 수 있으며, 바람직하게는 이웃하는 네 개의 상기 방열판으로부터 각각 한 개씩의 상기 지지부가 연결될 수 있다. 상기 안착부와 상기 지지부의 연결은 솔더링, 도전성 에폭시, 이방성 전도체 중의 하나에 의하여 이루어질 수 있다. 또한, 상기 안착부는 상기 배선기판 단위 영역의 접지 패턴과 연결될 수 있다. 한편, 상기 방열판은 상기 덮개부의 하부면에서 상기 집적회로 칩 쪽으로 하향 돌출하여 상기 집적회로 칩에 접촉하는 돌출부를 더 포함할 수 있다.
본 발명에 따른 방열판 장착 반도체 패키지 및 제조 방법에 있어서, 상기 몰딩 블록은 적어도 두 개 이상 일정한 간격으로 배치될 수 있다. 또한, 상기 집적회로 칩은 수직으로 적층되거나 수평으로 배치된 두 개 이상의 집적회로 칩을 포함할 수 있다. 상기 집적회로 칩의 전기적 연결은 금속 와이어 또는 금속 범프에 의하여 이루어질 수 있다. 상기 솔더 볼의 형성은 플럭스 도포, 솔더 볼 부착, 리플로우에 의하여 이루어질 수 있으며, 상기 배선기판 스트립의 절단은 절단 날 또는 레이저 에 의하여 이루어질 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
실시예
도 3 내지 도 7은 본 발명의 실시예에 따른 방열판 장착 반도체 패키지의 제조 방법을 나타내는 도면들이다. 이하, 도 3 내지 도 7을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 제조 방법에 대한 설명으로부터 반도체 패키지의 구조 또한 명확해질 것이다.
도 3은 그룹 몰딩 방식에 의하여 일괄 패키지 제조가 가능한 배선기판 스트립(30)의 개략적인 평면도이다. 도 3에 도시된 바와 같이, 배선기판 스트립(30, strip)은 다수의 단위 영역(31)들이 매트릭스(matrix) 형태로 배열되어 하나의 몰딩 블록(33, molding block)을 이루고 여러 개의 몰딩 블록(33)들이 일정한 간격으 로 배치된 형태이다. 이후의 설명으로부터 알 수 있듯이, 각각의 배선기판 단위 영역(31)은 개별 패키지(도 8의 50)의 최종 구조 안에 포함되는 배선기판(도 8의 31)에 해당한다. 또한, 각각의 배선기판 몰딩 블록(33)은 몰딩 공정에서 그룹 몰딩(group molding)이 이루어지는 부분이다.
각각의 배선기판 단위 영역(31)은 종횡으로 형성된 절단선(32)에 의하여 구분되고, 각각의 배선기판 몰딩 블록(33) 사이에는 슬롯(34)이 형성된다. 절단선(32)은 실제로 배선기판 위에 그어진 선일 수도 있지만, 배선기판 단위 영역(31)의 네 구석마다 형성된 구멍 등을 통하여 인식할 수 있으면 충분하다. 배선기판 스트립(30)에는 소정의 회로 패턴이 형성되지만 도면이 복잡해지는 것을 피하기 위하여 도시하지 않았다.
도 4a 및 도 4b는 배선기판 스트립(30)에 부착된 집적회로 칩(40)과 방열판(42)을 나타내는 평면도 및 단면도이다. 도 4는 도 3의 "A" 부분을 확대하여 도시한 것에 해당한다. 도 4a와 도 4b에 도시된 바와 같이, 집적회로 칩(40)은 각각 배선기판 단위 영역(31)에 부착된다. 이 때 집적회로 칩(40)의 뒷면이 접착제(도시되지 않음)를 통하여 배선기판(31)의 상부면에 부착되므로 집적회로 칩(40)의 활성면은 위쪽을 향하게 된다. 이어서, 집적회로 칩(40)의 활성면에 형성된 입출력 패드(도시되지 않음)가 금속 와이어(41)를 통하여 배선기판(31) 상부면에 형성된 회로 패턴(도시되지 않음)에 전기적으로 연결된다.
방열판(42)은 집적회로 칩(40) 부착이 완료된 배선기판(31) 상부면에 부착된다. 방열판(42)은 열 전도성이 우수한 금속 소재로 형성할 수 있으며, 도 5에 도시 된 바와 같이 덮개부(42a)와 지지부(42b)와 안착부(42c)로 구성된다. 덮개부(42a)는 배선기판 단위 영역(31)에 거의 근접한 크기를 가지며 평탄면을 이루고 있다. 지지부(42b)는 덮개부(42a)의 네 구석에서 아래쪽으로 뻗어 있는 다리 형태를 이루며, 지지부(42b)의 하단에 결합된 안착부(42c)는 편평한 원반 형태를 이루고 있다. 그러나, 방열판(42)의 형태가 반드시 예시된 것에 한정되는 것은 아니다.
안착부(42c)는 배선기판 단위 영역(31)의 네 구석, 즉 절단선(32)의 교차점마다 위치한다. 특히, 안착부(42c)는 방열판(42)의 일부로서 형성하기보다 배선기판(31)의 회로 패턴 중의 일부로서 회로 패턴이 형성될 때 함께 형성할 수 있다. 이 때, 안착부(42c)는 배선기판(31)의 회로 패턴 중에서 접지 패턴과 연결하거나 접지 패턴의 일부로서 형성할 수 있다. 각각의 안착부(42c)에는 이웃하는 네 개의 방열판(42)으로부터 각각 한 개씩의 지지부(42b)가 연결된다. 안착부(42c)와 지지부(42b)의 연결에는 솔더링(soldering), 도전성 에폭시(conductive epoxy), 이방성 전도체(anisotropic conductive material) 등이 사용될 수 있다.
이와 같이, 덮개부(42a)의 네 구석에서 지지부(42b)와 안착부(42c)를 통하여 배선기판(31)에 부착되는 방열판(42)의 구조는 최소의 힘으로 방열판(42)을 지탱하되, 이어지는 몰딩 공정에서 몰딩 수지의 흐름을 방해하지 않기 위한 것이다.
도 6은 그룹 몰딩 단계를 나타내는 단면도이다. 도 6을 참조하면, 각각의 배선기판 단위 영역(31)마다 방열판(42)이 일괄적으로 형성된 배선기판 스트립(30)은 한번의 몰딩 공정을 통하여 배선기판 몰딩 블록(도 3의 33)마다 수지 밀봉재(43)가 형성된다. 수지 밀봉재(43)는 예컨대 에폭시 몰딩 화합물(epoxy molding compound; EMC)이 사용된다.
수지 밀봉재(43)는 배선기판 스트립(30)의 상부면에 형성되어 방열판(42) 아래쪽의 집적회로 칩(40)과 금속 와이어(41)를 완전히 덮어 밀봉한다. 또한, 수지 밀봉재(43)는 이웃하는 방열판(42)들 사이의 공간에도 채워진다. 수지 밀봉재(43)의 상부면은 방열판(42)의 상부면과 일치하며, 방열판(42)의 덮개부(42a)는 수지 밀봉재(43)의 상부면을 통하여 노출되고 지지부(42b)와 안착부(42c)는 수지 밀봉재(43) 안에 밀봉된다.
그룹 몰딩이 완료되면 솔더 볼을 형성한 후 개별 패키지를 분리한다. 도 7은 솔더 볼(44) 형성 및 개별 패키지 분리 단계를 나타내는 단면도이다. 도 7을 참조하면, 그룹 몰딩이 완료된 배선기판 스트립(30)을 뒤집은 상태에서 배선기판 스트립(30)의 하부면(즉, 도면에서는 상부면)에 패키지의 외부 단자인 솔더 볼(44)들을 일괄적으로 형성한다. 솔더 볼(44)은 플럭스(flux) 도포, 솔더 볼(44) 부착, 리플로우(reflow) 등의 공정을 통하여 형성할 수 있다.
이어서, 절단선(32)을 따라 절단 날(sawing blade) 또는 레이저 등의 절단 기구(45)를 사용하여 배선기판 스트립(30)을 절단한다. 이러한 절단 공정은 배선기판 스트립(30) 뿐만 아니라 안착부(42c)와 수지 밀봉재(43)까지 완전히 분리한다. 따라서, 배선기판 단위 영역(31)마다 제조 완료된 각각의 개별 패키지들이 배선기판 스트립(30)으로부터 분리된다.
이상 설명한 제조 방법에 의하여 얻어진 개별 패키지의 최종 구조가 도 8에 도시되어 있다. 도 8은 본 발명의 실시예에 따른 방열판 장착 반도체 패키지(50)를 나타내는 단면도이다. 도 8에 도시된 바와 같이, 방열판(42)은 수지 밀봉재(43)의 상부면으로 노출되면서 수지 밀봉재(43) 안에 삽입된 구조이다. 특히, 그룹 몰딩을 통하여 수지 밀봉재(43)가 형성되기 때문에 방열판(42)은 배선기판(31)과 거의 동일한 크기를 가질 수 있다.
본 발명에 따른 방열판 부착 반도체 패키지에 있어서, 방열판(42)의 형태는 필요에 따라 변형이 가능하다. 그러한 예가 도 9에 도시되어 있다. 도 9는 본 발명의 다른 실시예에 따른 방열판 장착 반도체 패키지(50a)의 단면도이다.
도 9를 참조하면, 방열판(42)에는 덮개부(42a)의 하부면에서 집적회로 칩(40) 쪽으로 하향 돌출하여 집적회로 칩(40)에 접촉하는 돌출부(42d)가 형성된다. 돌출부(42d)는 집적회로 칩(40)과 직접 접촉하므로 집적회로 칩으로부터 발생하는 열을 더 효과적으로 방출할 수 있다.
이상의 실시예는 개별 패키지(50, 50a)가 하나의 집적회로 칩(40)을 포함하는 예이지만, 본 발명은 두 개 이상의 집적회로 칩을 포함하는 패키지 유형에도 유용하게 적용할 수 있다. 도 10과 도 11은 본 발명의 적용예에 따른 방열판 장착 반도체 패키지(50b, 50c)들의 단면도이다.
도 10에 도시된 바와 같이, 집적회로 칩(40a, 40b)은 수직으로 적층되며 각각 금속 와이어(41)를 통하여 배선기판(31)에 전기적으로 연결할 수 있다. 도 10에 예시된 패키지(50b)는 크기가 서로 다른 집적회로 칩(40a, 40b)을 사용하고 있으나, 스페이서(spacer)를 개재하여 동일한 크기의 집적회로 칩을 사용할 수도 있다. 그 밖의 구성은 전술한 실시예들과 동일하므로 설명을 생략한다.
도 11에 도시된 반도체 패키지(50c)는 수평으로 배치된 집적회로 칩(40c, 40d)을 사용하고 있다. 집적회로 칩(40c, 40d)과 배선기판(31) 사이의 전기적 연결은 금속 와이어(41a)를 이용하여 와이어 본딩(wire bonding) 방식으로 구현할 수도 있고 금속 범프(41b)를 사용하여 플립 칩(flip chip) 방식으로 구현할 수도 있다. 그 밖의 구성은 전술한 실시예들과 동일하므로 설명을 생략한다.
이상 설명한 바와 같이, 본 발명에 따른 방열판 장착 반도체 패키지는 패키지의 크기와 거의 동일한 수준으로 방열판을 장착할 수 있으므로 열 방출 효율을 극대화할 수 있는 장점이 있다.
또한, 본 발명에 따른 방열판 장착 패키지의 제조 방법은 배선기판 스트립에 방열판들을 일괄적으로 부착하고 그룹 몰딩을 통하여 한번에 수지 밀봉재를 형성한 후, 절단 공정에 의하여 개별 패키지들을 분리하기 때문에 방열판을 장착한 반도체 패키지의 생산성을 최대화할 수 있는 장점이 있다.
그밖에, 본 발명에 따른 방열판 장착 패키지의 구조와 제조 방법은 반도체 패키지의 크기 축소, 미세 피치 등의 추세에 적합하다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분 야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (17)

  1. 상부면과 하부면을 포함하며 다수의 배선기판 단위 영역들이 몰딩 블록을 이루는 배선기판 스트립을 제공하는 단계;
    상기 배선기판 단위 영역마다 상기 상부면에 집적회로 칩을 부착하고 전기적으로 연결하는 단계;
    상기 배선기판 단위 영역마다 상기 상부면에, 평탄면을 이루는 덮개부와 상기 덮개부의 구석에서 아래쪽으로 뻗어 있는 다리 형태의 지지부와 상기 지지부와 연결되어 상기 배선기판 단위 영역의 구석에 형성되는 안착부를 포함하는 방열판을 부착하는 단계;
    상기 집적회로 칩을 밀봉하고 상기 방열판의 일부를 노출하도록 한번의 그룹 몰딩을 실시하여 상기 몰딩 블록의 상부면에 수지 밀봉재를 형성하는 단계;
    상기 배선기판 단위 영역마다 상기 하부면에 솔더 볼을 형성하는 단계;
    상기 배선기판 스트립을 절단하여 상기 배선기판 단위 영역마다 제조 완료된 개별 반도체 패키지들을 분리하는 단계를 포함하는 방열판 장착 반도체 패키지의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 덮개부는 상기 수지 밀봉재의 상부면을 통하여 노출되고 상기 지지부는 상기 수지 밀봉재 안에 밀봉되는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  4. 제1 항에 있어서,
    상기 덮개부는 상기 배선기판 단위 영역과 거의 동일한 수준의 크기를 가지는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 안착부에는 이웃하는 네 개의 상기 방열판으로부터 각각 한 개씩의 상기 지지부가 연결되는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  8. 제1 항에 있어서,
    상기 안착부와 상기 지지부의 연결은 솔더링, 도전성 에폭시, 이방성 전도체 중의 하나에 의하여 이루어지는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  9. 제1 항에 있어서,
    상기 안착부는 상기 배선기판 단위 영역의 접지 패턴과 연결되는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  10. 제1 항에 있어서,
    상기 방열판은 상기 덮개부의 하부면에서 상기 집적회로 칩 쪽으로 하향 돌출하여 상기 집적회로 칩에 접촉하는 돌출부를 더 포함하는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  11. 제1 항에 있어서,
    상기 몰딩 블록은 적어도 두 개 이상 일정한 간격으로 배치되는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  12. 제1 항에 있어서,
    상기 집적회로 칩은 수직으로 적층된 두 개 이상의 집적회로 칩을 포함하는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  13. 제1 항에 있어서,
    상기 집적회로 칩은 수평으로 배치된 두 개 이상의 집적회로 칩을 포함하는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  14. 제1 항에 있어서,
    상기 집적회로 칩의 전기적 연결은 금속 와이어 또는 금속 범프에 의하여 이루어지는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  15. 제1 항에 있어서,
    상기 솔더 볼의 형성은 플럭스 도포, 솔더 볼 부착, 리플로우에 의하여 이루어지는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  16. 제1 항에 있어서,
    상기 배선기판 스트립의 절단은 절단 날 또는 레이저에 의하여 이루어지는 것을 특징으로 하는 방열판 장착 반도체 패키지의 제조 방법.
  17. 제1 항, 제3 항, 제4 항, 제7 항 내지 제16 항 중의 어느 한 항에 기재된 제조 방법에 의하여 제조되는 방열판 장착 반도체 패키지.
KR20040076465A 2004-09-23 2004-09-23 방열판을 장착한 반도체 패키지 및 그 제조 방법 KR100631403B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20040076465A KR100631403B1 (ko) 2004-09-23 2004-09-23 방열판을 장착한 반도체 패키지 및 그 제조 방법
US11/233,949 US20060063306A1 (en) 2004-09-23 2005-09-23 Semiconductor package having a heat slug and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20040076465A KR100631403B1 (ko) 2004-09-23 2004-09-23 방열판을 장착한 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060027599A KR20060027599A (ko) 2006-03-28
KR100631403B1 true KR100631403B1 (ko) 2006-10-09

Family

ID=36074570

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20040076465A KR100631403B1 (ko) 2004-09-23 2004-09-23 방열판을 장착한 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20060063306A1 (ko)
KR (1) KR100631403B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863730B2 (en) * 2003-08-28 2011-01-04 St Assembly Test Services Ltd. Array-molded package heat spreader and fabrication method therefor
US8502362B2 (en) * 2011-08-16 2013-08-06 Advanced Analogic Technologies, Incorporated Semiconductor package containing silicon-on-insulator die mounted in bump-on-leadframe manner to provide low thermal resistance
US8049313B2 (en) * 2006-09-20 2011-11-01 Freescale Semiconductor, Inc. Heat spreader for semiconductor package
US8643172B2 (en) * 2007-06-08 2014-02-04 Freescale Semiconductor, Inc. Heat spreader for center gate molding
KR100898404B1 (ko) * 2007-11-30 2009-05-21 주식회사 휘닉스아이씨피 웨이퍼 레벨 패키지의 써멀캡 및 그 제조방법
US20110012257A1 (en) * 2009-07-14 2011-01-20 Freescale Semiconductor, Inc Heat spreader for semiconductor package
US9406650B2 (en) * 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US20150287697A1 (en) 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US10763188B2 (en) * 2015-12-23 2020-09-01 Intel Corporation Integrated heat spreader having electromagnetically-formed features
US9812410B2 (en) 2015-12-31 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lid structure for a semiconductor device package and method for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150730A (ja) 1998-11-17 2000-05-30 Fujitsu Ltd 半導体装置及びその製造方法
US20020109219A1 (en) 2001-02-13 2002-08-15 Yang Chung Hsien Semiconductor package with heat sink having air vent
US20040043539A1 (en) 2001-07-31 2004-03-04 Chippac, Inc. Plastic ball grid array with integral heatsink
US20040046241A1 (en) 2002-03-22 2004-03-11 Combs Edward G. Method of manufacturing enhanced thermal dissipation integrated circuit package
US20040113263A1 (en) 2002-12-17 2004-06-17 Wan-Hua Wu Semiconductor package structure provided with heat sink fan

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
US6963141B2 (en) * 1999-12-31 2005-11-08 Jung-Yu Lee Semiconductor package for efficient heat spreading
TW478119B (en) * 2000-06-26 2002-03-01 Siliconware Precision Industries Co Ltd Semiconductor package having heat sink which can be anchored on the substrate
TW454321B (en) * 2000-09-13 2001-09-11 Siliconware Precision Industries Co Ltd Semiconductor package with heat dissipation structure
US6400014B1 (en) * 2001-01-13 2002-06-04 Siliconware Precision Industries Co., Ltd. Semiconductor package with a heat sink
US6422420B1 (en) * 2001-05-15 2002-07-23 Dennis Brown Compressed gas safety inflator for life vests, life rafts and the like
CN100380636C (zh) * 2002-09-30 2008-04-09 先进互连技术有限公司 用于整体成型组件的热增强封装及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150730A (ja) 1998-11-17 2000-05-30 Fujitsu Ltd 半導体装置及びその製造方法
US20020109219A1 (en) 2001-02-13 2002-08-15 Yang Chung Hsien Semiconductor package with heat sink having air vent
US20040043539A1 (en) 2001-07-31 2004-03-04 Chippac, Inc. Plastic ball grid array with integral heatsink
US20040046241A1 (en) 2002-03-22 2004-03-11 Combs Edward G. Method of manufacturing enhanced thermal dissipation integrated circuit package
US20040113263A1 (en) 2002-12-17 2004-06-17 Wan-Hua Wu Semiconductor package structure provided with heat sink fan

Also Published As

Publication number Publication date
KR20060027599A (ko) 2006-03-28
US20060063306A1 (en) 2006-03-23

Similar Documents

Publication Publication Date Title
KR100260997B1 (ko) 반도체패키지
KR101037246B1 (ko) 멀티 칩 리드 프레임 패키지
KR100421774B1 (ko) 반도체패키지 및 그 제조 방법
KR101146973B1 (ko) 패키지 프레임 및 그를 이용한 반도체 패키지
US20060063306A1 (en) Semiconductor package having a heat slug and manufacturing method thereof
KR20040053902A (ko) 멀티 칩 패키지
JPH11312764A (ja) エリアアレイ型半導体パッケージ及びその製造方法
KR20060136262A (ko) 패키지 프레임 및 그를 이용한 반도체 패키지
US20070284715A1 (en) System-in-package device
KR100702970B1 (ko) 이원 접속 방식을 가지는 반도체 패키지 및 그 제조 방법
US5349235A (en) High density vertically mounted semiconductor package
US20080258288A1 (en) Semiconductor device stack package, electronic apparatus including the same, and method of manufacturing the same
US7968371B2 (en) Semiconductor package system with cavity substrate
US20030155145A1 (en) Thermally enhanced semiconductor build-up package
KR20030027413A (ko) 칩 사이에 스페이서가 삽입된 멀티 칩 패키지와 그 제조방법
KR100649869B1 (ko) 반도체 패키지
KR101162503B1 (ko) 히트 슬러그 및 이를 이용한 반도체 패키지
US20080185698A1 (en) Semiconductor package structure and carrier structure
KR100393099B1 (ko) 반도체패키지
KR20080067891A (ko) 멀티 칩 패키지
KR19980083733A (ko) 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지
KR100763966B1 (ko) 반도체 패키지 및 이의 제조에 사용되는 리드프레임
KR20010055041A (ko) 지지각을 갖는 기판을 이용한 반도체 패키지
KR100444170B1 (ko) 반도체패키지
KR100668848B1 (ko) 칩 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee