KR20010055041A - 지지각을 갖는 기판을 이용한 반도체 패키지 - Google Patents

지지각을 갖는 기판을 이용한 반도체 패키지 Download PDF

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Abstract

이 발명은 지지각을 갖는 회로 기판을 이용한 반도체 패키지에 관한 것이며, 2개 이상의 반도체 칩이 실장되는 행오버형(Hang over type) 적층 구조에 있어서 상부 반도체 칩이 행오버되는 부분에 지지각을 형성시킨 기판을 이용하여 반도체 패키지를 제조하는 것에 의해서, 행오버된 길이가 비교적 긴 경우에도 상부 반도체 칩으로부터 기판에의 와이어 본딩시 상부 반도체 칩에의 크랙 발생 또는 와이어 본딩 불량 우려가 없는 동시에, 작업성이 양호하고, 행오버형 반도체 칩 적층 구조의 반도체 패키지 제조시 동일 면적 및 크기의 반도체 칩을 이용할 수 있는 등 반도체 칩의 선택 자유도가 높다.

Description

지지각을 갖는 기판을 이용한 반도체 패키지{A Semiconductor Package Using A Board Having Supporting Legs}
본 발명은 지지각을 갖는 기판을 이용한 반도체 패키지에 관한 것이며, 더욱 상세하게는, 행오버형(Hang over type) 반도체 칩 적층 구조에 있어서 상부 반도체 칩에서 기판으로의 와이어 본딩을 가능케하는 지지각을 갖는 기판을 이용한 반도체 패키지에 관한 것이다.
다양한 종류의 반도체 칩 중에서도 와이어 본딩 또는 범프 형성을 위한 본드패드의 수를 많게 할 필요가 없는 유형의 반도체 칩들은 본드 패드가 2 개의 상호 대향하는 양변중 하나의 양변에만 형성되도록 디자인된 장방형의 형태로 대량 생산되고 있으며, 통상적으로 반도체 패키지는 하나의 반도체 칩을 포함하고 있으므로, 사용자 또는 전자기기 제조자 등은 용량 증가를 희망하는 경우 상기한 반도체 패키지를 수평으로 다수개 사용하게 되나, 이는 상대적으로 많은 공간을 점유하게 되므로, 최근의 전자 기기의 소형화 추세에 역행하게 되는 문제가 있다.
따라서, 상기한 문제점을 해결하기 위한 종래의 방안으로서, 두 개의 반도체 칩을 적층하여 패키징한 형태의 반도체 패키지가 제안되어 있으나, 반도체 칩 상면 의 상호 대향하는 양변에 인접한 부분에 위치하는 본드 패드는 와이어 본딩의 수행을 위해 노출되어야 하므로, 동일한 크기 및 면적을 갖는 반도체 칩을 적층하는 것은 불가능하였다. 또한, 2 개의 동일한 크기 및 면적을 갖는 장방형 반도체 칩을 십자상으로 적층하는 것은 상부의 반도체 칩의 행오버된 부분(즉, 하부의 반도체 칩에 의해 지지되지 않는 부분)에 위치하는 본드 패드에의 와이어 본딩시 본딩 캐필러리에 의한 접촉 충격에 의해 반도체 칩에 크랙이 발생하거나 본딩이 불완전하게 될 우려가 높음과 아울러, 작업성이 열등하게 되며, 특히 행오버된 길이가 20 mil(약 0.05 mm) 이상인 경우에는 상기한 바와 같은 문제가 심각해져서 와이어 본딩이 거의 불가능하게 되는 문제가 있었다.
도 4A 및 도 4B는, 각각, 종래의 기판(10´)의 평면도 및 이를 이용한 종래의 반도체 패키지(1´)의 단면도로서, 도시된 종래의 기판(10´)은 리드 프레임이며 도시된 반도체 패키지(1´)는 리드가 네 변으로부터 외부로 연장되는 타입의쿼드 플랫(Quad flat)형 반도체 패키지이다.
상기한 종래의 기판(10´)은 중앙부에 위치하는 장방형 또는 정방형의 반도체 칩 탑재부(8)와, 이 탑재부(8)를 각각의 모서리 또는 변으로부터 지지하는 타이바(18)와, 상기한 탑재부(8)의 외주연으로부터 일정 거리 이격하여 상기한 외주연을 향하여 방사상으로 연장되는 다수의 리드(16)와, 상기한 타이바(18) 및 다수의 리드(16)를 지지하는 댐 바(17)로 구성된다.
도 4A에서 일점 쇄선으로 표시한 것은 실장될 반도체 칩(2,2a)을 나타낸 것이다. 상기한 각각의 반도체 칩(2,2a)의 입출력 단자로서의 본드 패드(3,3a)는 각각의 리드(16)의 내측 단부(본드 핑거)와 도전성 와이어(도 4B에서의 도면부호 5 참조)에 의하여 전기적으로 연결된다. 따라서, 상기한 각각의 반도체 칩(2,2a)상의 본드 패드(3,3a)들은 와이어 본딩을 위해 반드시 외부로 노출될 필요가 있으며, 행오버식으로 적층하는 것은 전술한 바와 같은 문제가 있으므로, 제 1 반도체 칩(2)의 면적 및 크기는 제 2 반도체 칩(2a)의 면적 및 크기보다 큰 것을 선택할 수 밖에 없다.
도 4B에 나타낸 종래의 반도체 패키지(1´)는 반도체 칩 탑재부(8)상에 접착층(7)을 개재하여 실장되고 다수의 본드 패드(3)를 갖는 제 1 반도체 칩(2)과, 접착층(7a)을 개재하여 상기한 제 1 반도체 칩(2)상에 실장되며 다수의 본드 패드 (3a)를 갖는 그 보다 면적 및 크기가 작은 제 2 반도체 칩(2a)과, 상기한 다수의 본드 패드(3,3a) 각각과 와이어(5)에 의해 전기적으로 연결되는 다수의 리드 (16)와, 상기한 제 1 및 제 2 반도체 칩(2,2a)과 와이어(5) 등을 봉지하는 수지봉지부(6)로 구성된다. 여기서, 상기한 제 1 반도체 칩(2)의 상면에 형성된 다수의 본드 패드(3)들은 상면 외주연중 상호 대향하는 2변에 인접한 영역상에 배열되며 그 연장 방향은 상기한 제 2 반도체 칩(2a)의 상면 외주연중 상호 대향하는 2변에 인접한 영역상에 배열되는 다수의 본드 패드(3a)들의 연장 방향에 대하여 수직으로 위치한다(도 4A에서의 도면 부호 3 및 3a의 연장 방향 참조).
도 5A 및 도 5B는, 각각, 종래의 다른 기판(10a´)의 평면도 및 이를 이용한 종래의 다른 반도체 패키지(1a´)의 단면도로서, 도시된 종래의 기판(10a´)은 인쇄회로기판이며 도시된 반도체 패키지(1a´)는 도전성 트레이스 (12)가 방사상으로 연장되고 외부 입출력 단자로서 솔더볼(9)이 상기한 패키지의 저면에 형성되어 있는 볼 그리드 어레이(BGA:Ball Grid Array)형 반도체 패키지이며, 편의상 함께 설명하기로 한다. 기판(10a´)은 통상적으로 공정 효율성을 위하여 복수개가 일렬로 배열된 기판 스트립(100´) 형태로 제공된다.
상기한 종래의 기판(10a´)은 수지 기판(11)과, 상기한 수지 기판(11) 중앙부 상면에 위치하며 선택적으로 복수개의 열방출용 비아홀(13´)을 갖는 장방형 또는 정방형의 반도체 칩 탑재부(8)와, 이 탑재부(8)를 향하여 네변으로부터 연장되고 도전성 비아홀(13)을 경유하여 상기한 수지 기판(11) 저면의 솔더볼 랜드 (14)와 전기적으로 연결되며 각각의 내측 선단부에 은 도금 영역인 본드 핑거(12´)를 갖는 다수의 도전성 트레이스(12)와, 상기한 수지 기판(11) 상면의 상기한 본드 핑거(12´) 및 상기한 탑재부(8)를 제외한 상기한 다수의 도전성 트레이스 (12)가 위치하는 영역 및, 상기한 수지 기판(11) 저면의 솔더볼 랜드(14)를 제외한 전영역상에 코팅되는 솔더 마스크로서의 절연층(15)으로 구성된다. 2 개의 점선으로 표시한 영역중 내측의 점선에 둘러싸인 영역은 수지 봉지부(6) 형성 영역을 나타내며, 따라서 내측 점선은 몰딩선(M)이다. 한편, 외측의 점선은 반도체 패키지 (1a´) 완성후 커팅되는 싱귤레이션 라인(S)을 나타내는 것이다. 상기한 반도체 칩 탑재부 (8)상에 탑재되는 제 1 반도체 칩(2)의 크기 및 면적은 그 위에 다시 적층되는 제 2 반도체 칩(2a)의 크기 및 면적 보다 크다는 점을 주목할 필요가 있다. 도면중 미설명 부호 19는 싱귤레이션시 커팅을 용이하게 하기 위한 싱귤레이션용 홀이다.
또한, 도 5B에 나타낸 종래의 볼 그리드 어레이 반도체 패키지(1a´)에 대하여 설명하면, 전술한 종래의 기판(10a´)과, 상기한 기판(10a´)의 반도체 칩 탑재부(8)상에 접착층(7)을 개재하여 실장되며 다수의 본드 패드(3)를 갖는 제 1 반도체 칩(2)과, 상기한 제 1 반도체 칩(2)상에 접착층(7a)을 개재하여 실장되며 상기한 제 1 반도체 칩(2)의 크기 및 면적보다 작고 다수의 본드 패드(3a)를 갖는 제 2 반도체 칩(2a)과, 상기한 제 1 및 제 2 반도체 칩(2,2a)상의 다수의 본드 패드(3,3a) 각각과 다수의 도전성 트레이스(12)의 본드 핑거(12´) 각각을 전기적으로 연결하는 와이어(5)와, 상기한 제 1 및 제 2 반도체 칩(2,2a) 및 본딩 와이어 (5) 등을 외부 환경으로부터 보호하기 위하여 몰딩 형성되는 수지 봉지부(6)와, 상기한 기판(10a´) 저면의 솔더볼 랜드(14)상에 융착되는 외부 입출력 단자로서의 솔더볼(9)로 구성된다.
상기한 종래의 예에 있어서도, 전술한 종래의 쿼드 플랫형 반도체 패키지(1´)의 경우와 마찬가지로, 상기한 각각의 반도체 칩(2,2a)상의 본드 패드(3,3a)들은 와이어 본딩을 위해 반드시 외부로 노출되어야 하며 행오버식으로 적층하는 것은 전술한 바와 같은 문제가 있으므로, 제 1 반도체 칩(2)의 면적 및 크기는 제 2 반도체 칩(2a)의 면적 및 크기 보다 큰 것을 선택할 수 밖에 없는 문제점이 있다.
따라서, 전술한 바와 같은 종래의 예들에 있어서는 반도체 패키지(1´또는 1a´)의 디자인시 동일 크기 및 면적의 반도체 칩을 이용할 수가 없으므로, 반도체 칩의 선택에 제약이 있을 수 밖에 없었다.
따라서, 본 발명의 첫 번째 목적은, 상기한 바와 같은 종래의 문제점을 해소하기 위한 것으로서, 행오버형(Hang over type) 반도체 칩 적층 구조, 특히 행오버된 길이가 20 mil(약 0.05 mm) 이상인 경우에도 상부 반도체 칩에서 기판으로의 와이어 본딩을 가능케하는 회로 기판을 제공하는 것이다.
본 발명의 두 번째 목적은 행오버형 반도체 칩 적층 구조를 갖는 반도체 패키지 제조시 반도체 칩 선택 자유도가 높은 기판을 제공하는 것이다.
본 발명의 세 번째 목적은 상기한 본 발명의 첫 번째 및 두 번째 목적에 따른 기판을 이용한 반도체 패키지를 제공하는 것이다.
상기한 바와 같은 본 발명의 목적들은 행오버형(Hang over type) 반도체 칩 적층 구조에 있어서 상부 반도체 칩이 행오버되는 부분에 지지각을 형성시킨 기판을 제공하고 이를 이용하여 반도체 패키지를 제조하는 것에 의해서 달성될 수 있다.
도 1A는 본 발명에 사용되는 기판의 평면도
도 1B는 도 1A의 기판을 이용한 본 발명의 바람직한 일구체예에 따른 반도체 패키지의 단면도
도 2A는 본 발명에 사용되는 다른 기판 스트립의 평면도
도 2B는 도 2A의 기판을 이용한 본 발명의 바람직한 다른 일구체예에 따른 반도체 패키지의 단면도
도 3A는 본 발명의 또 다른 기판의 평면도
도 3B는 도 3A의 기판을 이용한 본 발명의 바람직한 또 다른 일구체예에 따른 반도체 패키지의 단면도
도 4A는 종래의 기판의 평면도
도 4B는 도 4A의 기판을 이용한 종래의 반도체 패키지의 단면도
도 5A는 종래의 다른 기판의 평면도
도 5B는 도 5A의 기판을 이용한 종래의 다른 반도체 패키지의 단면도
- 도면중 주요부에 대한 부호의 설명 -
1, 1a, 1b ; 본 발명의 반도체 패키지
2 ; 제 1 반도체 칩 2a ; 제 2 반도체 칩
3, 3a ; 본드 패드 4 ; 지지각
5 ; 와이어 6 ; 수지 봉지부
7,7a ; 접착층 8 ; 반도체 칩 탑재부
9 ; 솔더볼
10, 10a, 10b ; 기판
11 ; 수지 기판 12 ; 도전성 트레이스
12′; 본드 핑거 13 ; 도전성 비아홀
13′; 열방출용 비아홀 14 ; 솔더볼 랜드
15 ; 절연층 16 ; 리드
17 ; 댐바 18 ; 타이바
19 ; 싱귤레이션용 홀
이하, 본 발명을 첨부 도면을 참조하여 더욱 상세히 설명하기로 한다.
본 명세서 전반에 걸쳐 기재되어 있는 "기판"이라는 용어는 본 발명에 따른 지지각을 형성시킴으로써 적어도 2 이상의 반도체 칩을 행오버형으로 적층시 상기한 행오버되는 부분을 지지할 수 있는 모든 유형의 기판을 총칭하며, 이에 한정되는 것은 아니나, 리드 프레임, 인쇄회로기판 및 가요성 회로기판을 포함하는 의미로 사용된다. 또한, "회로 패턴"이라는 용어는 상기한 기판에 형성되는 금속 도전성 경로를 총칭하는 의미로 전반적으로 사용되나, 경우에 따라서는 독립적인 단일의 금속 도전성 경로를 지칭하는 의미로 사용될 수도 있으며, 리드 프레임에 있어서는 다수 또는 단일의 리드로 구성되는 패턴, 인쇄회로기판에 있어서는 다수 또는 단일의 도전성 트레이스(비아홀 및 솔더볼랜드를 포함)로 이루어지지는 패턴, 가요성 회로기판에 있어서는 다수 또는 단일의 도전성 트레이스(솔더볼 랜드를 포함)로 이루어지는 패턴을 의미한다. 또한, 도전성 와이어에 의한 본딩과 관련하여 언급되는 '회로 패턴'은 리드 또는 도전성 트레이스의 내측 단부를 의미하는 것으로 사용된다.
도 1A 및 도 1B는, 각각, 본 발명에 사용되는 기판(10)의 평면도 및 이를 이용한 본 발명의 바람직한 일구체예에 따른 반도체 패키지(1)의 단면도로서, 도 1A는 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 지지각(4)이 반도체 칩 탑재부(8)상에 형성되어 있는 리드 프레임(10)을 도시하고 있으며, 도 1B는 상기한 리드 프레임(10)을 이용한 본 발명의 쿼드 플랫(Quad flat) 반도체 패키지(1)를 도시하고 있다.
상기한 도 1A에 나타낸 리드 프레임(10)의 기본 구성은 반도체 칩 탑재판(8)상에 상기한 지지각(4)이 형성되어 있는 점을 제외하고는 전술한 도 4A에 나타낸 종래의 회로 기판으로서의 리드 프레임(10´)의 기본 구성과 실질적으로 동일하므로 그 차이점에만 주로 설명하기로 한다.
상기한 지지각(4)은 도 1A에 나타낸 바와 같이 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 것으로서 도시된 예에서는 일정 거리 이격하여 상호 평행하게 연장되는 2열의 대(帶)상으로 형성되어 있으나, 본 발명은 이에 한정되는 것은 아니며, 도시하지는 않았으나 상기한 2열의 대(帶)상의 지지각(4)이 각각 적어도 하나 이상의 대(帶)상 또는 원형 등의 각주(脚柱)상으로 형성될 수도 있으며 이 또한 본 발명의 영역내임은 물론이다. 또한, 상기한 지지각(4)의 소재로서는, 알루미늄, 구리 또는 이들 금속의 합금과 같은 금속이나, 열가소성 또는 열경화성 수지류, 또는 세라믹 등으로 형성될 수 있으며 반도체 패키지 제조시의 고온 가공 조건하에서 쉽게 열변형되지 않는 것이라면 특별한 제한은 없다. 한편, 상기한 지지각(4)의 형성 위치는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하는 스티프너(stiffener)로서 기능하는 한 특별한 제한은 없으나 제 2 반도체 칩(2a)의 행오버되는 부분상에 위치하는 다수의 본드 패드 (3a)의 바로 밑에 위치시키는 것이 상기한 본드 패드(3a)에의 와이어(도 1B의 도면 부호 5 참조) 본딩시 본딩 캐필러리(미도시)에 의한 접촉 충격에 의해 제 2 반도체 칩(2a)에 크랙이 발생하거나 불완전한 본딩의 발생을 보다 효과적으로 방지할 수가 있으므로 바람직하다.
상기한 도 1B에 나타낸 쿼드 플랫형 반도체 패키지(1)의 기본 구성 역시 반도체 칩 탑재판(8)상에 상기한 지지각(4)이 형성되어 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하고 있는 점을 제외하고는 전술한 도 4B에 나타낸 종래의 쿼드 플랫형 반도체 패키지(1)의 기본 구성과 실질적으로 동일하므로 그 차이점에 대해서만 주로 설명하기로 한다.
지지각(4)이 형성되어 있는 반도체 칩 탑재부(8)상에는 장방형의 제 1 반도체 칩(2)이 접착층(7)을 개재하여 실장되며 상기한 제 1 반도체 칩(2)의 상면에는 접착층(7a)을 개재하여 장방형의 제 2 반도체 칩(2a)이 실장되어 있다. 여기서, 제 1 반도체 칩(2)과 제 2 반도체 칩(2a)의 실장 방향은 도 1A에 일점 쇄선으로 나타낸 바와 같이 상호 직교하여 십자상을 이루며 모든 본드 패드(3,3a)들은 상방으로 노출되어 있다. 한편, 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 제 1 반도체 칩(2)에 의하여 지지되지 않는 행오버된 부분의 저면은 지지각(4)에 의하여 지지된다. 따라서, 제 1 반도체 칩(2)의 본드 패드(3)들은 지면(紙面)의 전방 및 후방에 위치하며(도 1A 함께 참조), 상기한 제 1 반도체 칩(2)의 크기 및 면적과 동일한 크기 및 면적을 갖는 제 2 반도체 칩(2a)의 본드 패드(3a)들은 도 1B에 도시된 바와 같이 지면의 좌측 및 우측에 위치한다(도 1A 함께 참조).
제 1 및 제 2 반도체 칩(2,2a)의 본드 패드(3,3a)들 각각은 다수의 리드(16) 각각과 도전성 와이어(5)에 의하여 전기적으로 연결되며, 상기한 제 1 및 제 2 반도체 칩(2,2a)과 도전성 와이어(5) 등은 수지 봉지부(6)에 의하여 외부 환경으로부터 보호된다. 여기서, 상기한 반도체 칩 탑재부(8)의 저면은 열 방출 특성을 향상시키기 위하여 수지 봉지부(6)의 저면으로부터 노출시킬 수도 있다. 한편, 리드 (16)의 외측 단부는 도시된 바와 같이 갈매기 날개형으로 절곡시킴이 통상적이나 절곡시키지 않을 수도 있음은 물론이다. 또한, 지지각(4)에 대해서는 전술한 바 있으므로 더 이상의 부연 설명은 생략하기로 한다.
도 2A 및 도 2B는, 각각, 본 발명에 사용되는 다른 기판 스트립(100)의 평면도 및 이를 이용한 본 발명의 바람직한 다른 일구체예에 따른 반도체 패키지(1a)의 단면도로서, 도 2A는 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 지지각(4)이 반도체 칩 탑재부(8)상에 형성되어 있는 인쇄회로기판(10a)을 도시하고 있으며, 도 2B는 상기한 본 발명의 인쇄회로기판(10a)을 이용한 본 발명의 볼 그리드 어레이(Ball Grid Array) 반도체 패키지(1a)를 도시하고 있다.
상기한 도 2A에 나타낸 인쇄회로기판(10a) 및 도 2B에 나타낸 볼 그리드 어레이 반도체 패키지(1a)의 기본 구성은 반도체 칩 탑재부 (8)상에 상기한 지지각 (4)이 형성되어 있는 점을 제외하고는 전술한 도 5A에 나타낸 종래의 기판으로서의 인쇄회로기판(10a´) 및 종래의 볼 그리드 어레이 반도체 패키지(1a´)의 기본 구성과 실질적으로 동일하며, 지지각(4)의 형상, 수효, 위치, 소재 등에 대해서는 도 1A 및 도 1B에 대한 부분에서 이미 설명한 바 있고, 그 기본 개념은 동일하므로 이에 대한 더 이상의 부연 설명은 생략하기로 한다.
도 3A 및 도 3B는, 각각, 본 발명에 사용되는 또 다른 기판(10b)의 평면도 및 이를 이용한 본 발명의 바람직한 또 다른 일구체예에 따른 반도체 패키지(1b)의단면도로서, 도 3A는 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 지지각(4)이 반도체 칩 탑재부 (8)상에 형성되어 있는 가요성회로기판(10b)을 도시하고 있으며, 도 2B는 상기한 본 발명의 가요성회로기판(10b)을 이용한 본 발명의 반도체 패키지(1b)를 도시하고 있으며, 편의상 함께 설명하기로 한다.
상기한 가요성회로기판(10b)의 기본 구성은 도 2A에 나타낸 인쇄회로기판 (10a)의 기본 구성과 실질적으로 동일하며, 가장 큰 차이점은 도 2A에서의 비아 홀(13)을 갖지 않으므로 그 두께를 현저히 축소시킬 수 있는 점이다.
상기한 가요성회로기판(10b)은 금속 박판으로 형성되는 반도체 칩 탑재부(8)와, 내측 단부에 본드 핑거(12´)를 가지며 그 경로중에 솔더볼 랜드(13)를 갖는 다수의 도전성 트레이스(12)로 형성되는 회로 패턴(도면 부호 미부여)으로 구성된다. 상기한 반도체 칩 탑재부(8)와 상기한 회로 패턴은 얇은 가요성 수지 기판(11)상에 적층되며, 상기한 솔더볼 랜드(13)가 위치하는 부분은 천공되어 저면으로 노출되어 있다. 따라서, 도 2A에 나타낸 인쇄회로기판(10a)에서와 같이, 회로 패턴이 수지 기판(11)의 상하면에 형성되지 않으며 따라서 상기한 상하면의 회로 패턴을 상호 전기적으로 연결하는 비아 홀(13)도 존재하지 않음과 아울러, 솔더 마스크로서의 절연층(15) 역시 존재하지 않는다.
도 3A에는 4개의 반도체 칩(2,2a,2b,2c)이 적층되는 예를 나타내고 있으나, 이는 전술한 본 발명의 예에도 적용될 수 있는 것인 동시에, 3개의 반도체 칩을 적층할 수도 있음은 물론이며, 본 발명에 있어서 이는 선택적이다. 다만, 제 1 반도체 칩(2) 및 제 2 반도체 칩(2a)의 면적 및 크기는 동일한 것을 선택할 수 있으나, 제 3 및/또는 제 4 반도체 칩(2b,2c)의 면적 및 크기는 그 본드 패드(3b,3c)가 와이어 본딩을 위해 상방으로 노출되어야 하므로 제 2 반도체 칩(2a)의 면적 및 크기 보다 작을 필요가 있음은 종래의 예에서 설명한 바와 같다.
상기한 바와 같이 3개 이상의 반도체 칩을 실장하는 경우에는 지지각(4´)을 제 2 반도체 칩(2b) 상면에 형성시킬 필요가 있으며, 이 경우 지지각(4´)의 형상, 수효, 위치, 소재 등은 전술한 바와 동일하므로 이에 대한 설명은 생략하기로 한다.
도 3B는 도 3A에 도시한 가요성회로기판(10b)을 이용한 본 발명의 반도체 패키지(1b)로서, 도시의 편의상 2개의 반도체 칩(2,2a)이 실장된 예를 나타내고 있다. 도시된 예에서, 다수의 도전성 트레이스(12)로 구성되는 회로 패턴(도면 부호 미부여)은 가요성수지기판(11)상에 적층되며, 외부 입출력 단자로서의 솔더볼(9)은 상기한 도전성 트레이스(12)에 직접 형성된 솔더볼 랜드(13)의 저면에 직접 부착된다. 그 외의 다른 구성은 도 2A 및 도 2B에 대한 설명에서 이미 설명한 것과 동일하므로 더 이상의 부연 설명은 생략하기로 한다.
상술한 바와 같이, 행오버형(Hang over type) 반도체 칩 적층 구조에 있어서 상부 반도체 칩이 행오버되는 부분의 기판(또는 기판 및 반도체 칩의 양자 모두)상에 지지각을 형성시킨 기판을 이용하여 반도체 패키지를 제조하는 것에 의해서, 행오버된 길이가 20 mil(약 0.05 mm) 이상인 경우에도 상부 반도체 칩으로부터 기판에의 와이어 본딩시 상부 반도체 칩에의 크랙 발생 또는 와이어 본딩 불량 우려가 없는 동시에, 작업성이 양호하고, 행오버형 반도체 칩 적층 구조의 반도체 패키지 제조시 동일 면적 및 크기의 반도체 칩을 이용할 수 있는 등 반도체 칩의 선택 자유도가 높다.

Claims (8)

  1. 하기로 구성되는 행오버형(Hang over type) 반도체 칩 적층 구조의 반도체 패키지:
    반도체 칩 탑재부 및 회로 패턴으로 구성되며, 상기한 반도체 칩 탑재부상에 지지각이 2열 상호 대향하도록 평행하게 배열되어 있는 기판;
    상기한 반도체 칩 탑재부상의 상호 대향하는 2열의 지지각 사이에 접착층을 개재하여 실장되며 상면의 상호 대향하는 양 변중 하나의 상호 대향하는 양변에는 본드 패드가 존재하지 않고 다른 하나의 상호 대향하는 양변에 인접한 부분에 다수의 본드 패드가 존재하는 장방형의 제 1 반도체 칩;
    상기한 제 1 반도체 칩상에 접착층을 개재하여 상기한 본드 패드가 존재하지 않는 상호 대향하는 하나의 양변에 직교하는 방향으로 크로스상으로 실장되며 상기한 제 1 반도체 칩에 의하여 그 저면이 지지되지 않는 행오버된 부분이 상기한 지지각에 의하여 지지되고 상면의 상호 대향하는 양변중 적어도 하나의 양변에 인접한 부분에 다수의 본드 패드가 존재하는 장방형의 제 2 반도체 칩;
    상기한 제 1 및 제 2 반도체 칩의 상기한 본드 패드 각각과 회로 패턴을 전기적으로 연결하는 도전성 와이어;
    상기한 제 1 및 제 2 반도체 칩과 상기한 도전성 와이어를 외부 환경으로부터 보호하기 위한 수지 봉지부; 및
    상기한 회로 패턴과 전기적으로 연결되는 외부 입출력 단자.
  2. 제 1 항에 있어서, 상기한 2열의 지지각의 각 열이 적어도 하나 이상의 대(帶)상 또는 복수개의 각주(脚柱)상으로 형성되고, 금속, 수지 및 세라믹으로 이루어지는 군으로 부터 선택되는 어느 하나의 소재로 형성되어 있는 행오버형 반도체 칩 적층 구조의 반도체 패키지.
  3. 제 1 항에 있어서, 상기한 제 1 및 제 2 반도체 칩이 장방형이고 면적 및 크기가 상호 동일한 행오버형 반도체 칩 적층 구조의 반도체 패키지.
  4. 제 1 항에 있어서, 상기한 기판이 리드 프레임이고, 회로 패턴이 다수의 리드로 구성되며, 외부 입출력 단자가 리드의 외측 단부로 형성되는 행오버형 반도체 칩 적층 구조의 반도체 패키지.
  5. 제 1 항에 있어서, 상기한 기판이 인쇄회로기판이고, 회로 패턴이 수지 기판의 상하면에 형성되고 상기한 상하면의 회로 패턴이 비아 홀을 경유하여 전기적으로 연결되며 상기한 회로 패턴이 상기한 비아 홀 및 하면에 솔더볼 랜드를 각각 갖는 다수의 도전성 트레이스로 구성되고, 외부 입출력 단자가 상기한 솔더볼 랜드에 부착되는 솔더볼로 구성되는 행오버형 반도체 칩 적층 구조의 반도체 패키지.
  6. 제 1 항에 있어서, 상기한 기판이 가요성회로기판이고, 회로 패턴이 가요성수지기판의 상면에 형성되며 상기한 회로 패턴이 그 하면에 솔더볼 랜드를 각각 갖는 다수의 도전성 트레이스로 구성되고, 외부 입출력 단자가 상기한 솔더볼 랜드에 부착되는 솔더볼로 구성되는 행오버형 반도체 칩 적층 구조의 반도체 패키지.
  7. 제 1 항에 있어서, 상기한 반도체 패키지가 제 3 반도체 칩을 또한 포함하며, 상기한 제 3 반도체 칩의 면적 및 크기는 상기한 제 1 및 제 2 반도체 칩의 면적 및 크기 보다 작은 행오버형 반도체 칩 적층 구조의 반도체 패키지.
  8. 제 1 항에 있어서, 상기한 반도체 패키지가 제 4 반도체 칩을 또한 포함하며, 상기한 제 4 반도체 칩의 면적 및 크기는 상기한 제 3 반도체 칩의 면적 및 크기와 동일하며 상기한 제 2 반도체 칩의 상면에 지지각이 형성되어 있고 상기한 제 4 반도체 칩이 상기한 제 3 반도체 칩의 저면에 의하여 지지되지 않는 행오버된 부분을 지지하고 있는 행오버형 반도체 칩 적층 구조의 반도체 패키지.
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