KR100642748B1 - 리드 프레임과 패키지 기판 및 이들을 이용한 패키지 - Google Patents

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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

칩 크기를 증가시키기 않고 양호한 와이어 본딩 패키지가 가능한 리드 프레임이 제공된다. 리드 프레임은 칩이 탑재되며 중심을 기준으로 8 등분된 다이 패드와 다이 패드의 적어도 하나의 등분 영역과 각 일단이 대향하는 리드들로, 상기 리드들은 제1 리드 그룹과 상기 제1 리드 그룹에 연속하여 배열된 제2 리드 그룹 세트를 포함하며, 상기 제2 리드 그룹의 적어도 일부의 상기 제2 리드 일단이 상기 제1 리드 일단 안쪽에 존재하는 상기 리드들을 포함한다. 칩 크기를 증가시키지 않고 양호한 와이어 본딩 패키지가 가능한 패키지 기판 또한 제공된다. 또, 리드 프레임과 패키지 기판을 이용한 패키지도 제공된다.
리드 프레임, 패키지 기판, 본딩 와이어, 코너 룰

Description

리드 프레임과 패키지 기판 및 이들을 이용한 패키지{Lead frame and package substrate, and package using the same}
도 1은 종래의 반도체 패키지의 일부 평면도이다.
도 2는 종래의 다른 반도체 패키지의 일부 평면도이다.
도 3a는 본 발명에 따른 리드 프레임 제1 실시예의 평면도이고, 도 3b는 도 3a의 일부 확대 평면도이다.
도 4는 리드 프레임 제1 실시예의 변형예의 평면도이다.
도 5는 리드 프레임의 제1 실시예를 사용한 와이어 본딩 패키지의 일부 평면도이다.
도 6은 도 5의 패키지 내의 본딩 와이어의 본딩 앵글을 나타내는 그래프이다.
도 7a 및 도 7b는 도 5의 패키지가 QFP(Quad Flat Package)형으로 구현된 리드 프레임 패키지의 일부 사시도와 단면도이다.
도 8a 및 도 8b는 도 5의 패키지가 QFN(Quad Flat Non-leaded) 패키지 형으로 구현된 리드 프레임 패키지의 일부 단면도와 저면도이다.
도 9는 본 발명의 리드 프레임의 제2 실시예를 나타내는 일부 평면도이다.
도 10은 리드 프레임의 제2 실시예를 사용한 와이어 본딩 패키지의 일부 평 면도이다.
도 11a 및 도 11b는 도 10의 리드 프레임 패키지의 다양한 형태를 나타내는 단면도들이다.
도 12a는 본 발명에 따른 볼 그리드 어레이(BGA) 패키지 기판의 제1 실시예를 나타내는 평면도이고, 도 12b는 도 12a의 일부 확대 평면도이다.
도 13a 및 도 13b는 도 12b의 A-A' 선을 따라 자른 단면도들이다.
도 14는 BGA 패키지 기판의 제1 실시예를 사용한 와이어 본딩 패키지의 일부 평면도이다.
도 15는 도 14의 BGA 패키지 내의 본딩 와이어의 본딩 앵글을 나타내는 그래프이다.
도 16은 도 14의 A-A' 선을 따라 자른 단면도이다.
도 17a 내지 도 17c는 도 14의 패키지의 다양한 저면도들이다.
도 18은 본 발명에 따른 BGA 패키지 기판의 제2 실시예를 나타내는 단면도이다.
도 19는 도 18의 기판을 사용한 BGA 패키지의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
110, 210: 제1 리드 120, 220: 제2 리드
110a, 210a: 제1 리드 말단 120a, 220a: 제2 리드 말단
310: 제1 회로 패턴 320: 제2 회로 패턴
310a: 제1 본딩 핑거 320a: 제2 본딩 핑거
본 발명은 와이어 본딩 접속의 신뢰성이 향상이 가능한 리드 프레임 및 패키지 기판과 이를 이용한 패키지에 관한 것이다.
하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 개별 소자들로 구성된 시스템 LSI 칩 또는 시스템 온 칩에서는 칩의 다핀화 및 칩 크기 감소에 따라 본드 패드 피치 협소화가 급속하게 진행되고 있다.
도 1은 칩(1)의 본드 패드(3)와 리드(5)의 일단을 도전성 와이어(7)로 연결한 패키지의 평면도이다. 도 1에 도시되어 있는 바와 같이 본드 패드(3)의 피치(P1)가 매우 협소하기 때문에 칩(1)의 코너로 갈수록 와이어(7) 본딩 앵글(bonding angle)이 지속적으로 증가한다. 그 결과 칩(1) 중심부의 각 본드 패드들(3)과 연결된 와이어들(7) 간의 간격(wire to wire space)(S1) 에 비해 칩(1) 코너부의 각 본드 패드들(3)과 연결된 와이어들(7) 간의 간격(S2) 이 매우 작아진다. 따라서, 와이어(7) 본딩 공정시 다수의 불량이 발생하고 몰드 공정시 와이어(7)의 쓸림(sweeping) 현상에 의해 와이어(7)간에 단락이 발생해 패키지 불량을 야기할 수 있다.
이를 해결하기 위하여 도 2에 도시되어 있는 바와 같이, 칩(1)의 중심부에서 코너부로 갈수록 본드 패드들(3)의 피치를 증가(P3>P2>P1) 시키는 코너 룰(corner rule)을 적용할 수 있다. 그러나, 코너 룰을 적용하여 본드 패드들(3)의 피치를 증 가시키면 코너부의 본드 패드들(3)과 연결된 와이어들(7) 간의 간격은 적정 수준으로 확보할 수 있으나 칩(1) 크기의 증가라는 역효과를 나타낼 수 있다.
본 발명이 이루고자 하는 기술적 과제는 칩의 크기를 증가시키지 않고도 양호한 와이어 본딩 패키지가 가능한 리드 프레임을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 칩의 크기를 증가시키지 않고도 양호한 와이어 본딩 패키지가 가능한 패키지 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 와이어 본딩 접속의 신뢰성이 향상된 패키지에 관한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 리드 프레임은 칩이 탑재되며 중심을 기준으로 8 등분된 다이 패드와 다이 패드의 적어도 하나의 등분 영역과 각 일단이 대향하는 리드들로, 상기 리드들은 제1 리드 그룹과 상기 제1 리드 그룹에 연속하여 배열된 제2 리드 그룹 세트를 포함하며, 상기 제2 리드 그룹의 적어도 일부의 상기 제2 리드 일단이 상기 제1 리드 일단 안쪽에 존재하는 상기 리드들을 포함한다.
상기 기술적 과제를 달성하기위한 본 발명의 예시적인 실시예들에 따른 다른 리드 프레임은 칩이 놓여지며 중심을 기준으로 8등분되는 가상 칩 실장부의 적어도 하나의 등분 영역과 대향하도록 배열된 제1 리드 그룹 및 상기 하나의 등분 영역내로 일단이 연장된 제2 리드 그룹으로 상기 칩과의 전기적 접속에 사용되는 본딩 부 분이 제2 리드의 일단과 타단 사이에 존재하고, 상기 본딩 부분의 적어도 일부가 상기 제1 리드 그룹의 제1 리드 일단 안쪽에 존재하는 제2 리드 그룹을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 패키지 기판은 칩이 탑재되며 중심을 기준으로 8 등분된 칩 실장부를 포함하는 기판 및 상기 기판 일면에 형성되고 상기 칩 실장부의 적어도 하나의 등분 영역과 대향하는 회로 패턴들로, 상기 회로 패턴들은 제1 회로 패턴 그룹과 상기 제1 회로 패턴 그룹에 연속하여 배열된 제2 회로 패턴 그룹 세트를 포함하며, 상기 제2 회로 패턴 그룹의 적어도 일부의 제2 본딩 핑거들이 상기 제1 회로 패턴 그룹의 제1 본딩 핑거보다 안쪽에 존재하는 회로 패턴들을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 패키지는 다수의 본딩 패드들이 형성된 활성면을 포함하는 칩, 상기 본딩 패드들에 대응하는 다수의 리드들을 포함하는 리드 프레임, 및 상기 본딩 패드들과 상기 리드들을 전기적으로 접속하며 상기 칩의 중심부에서 코너로 가면서 증가하다가 불연속적인 감소점에서 감소하고 다시 증가하는 본딩 앵글값들을 가지는 본딩 와이어들을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 패키지는 다수의 본딩 패드들이 형성된 활성면을 포함하는 칩, 상기 본딩 패드들에 대응하는 다수의 회로 패턴들을 기판 상면에 포함하는 볼 그리드 어레이 패키지용 인쇄 회로 기판, 및 상기 본딩 패드들과 상기 회로 패턴들을 전기적으로 접속하며 상기 칩의 중심부에서 코너로 가면서 증가하다가 불연속인 감소점에서 감소 하고 다시 증가하는 본딩 앵글값들을 가지는 본딩 와이어들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 본 발명의 실시예들에서는 칩이 실장되는 연결 보드(connecting board)로 리드 프레임과 패키지 기판에 대해서 설명할 것이다. 나아가 연결 보드와 칩을 본딩 와이어로 연결한 패키지에 대해서 설명할 것이다. 칩의 본딩 패드와 본딩 와이어로 연결되는 연결 보드상의 부분은 본딩 영역일 수 있으며, 리드 프레임의 경우에는 "리드 일단"으로 패키지 기판의 경우에는 "본딩 핑거"로 지칭하도록 한다.
도 3a는 본 발명에 따른 리드 프레임의 제1 실시예를 나타내는 평면도이고, 도 3b는 도 3a의 일부 확대 평면도이다. 도 3a는 리드 프레임의 일부로 패키지 완료후 절삭되어 개별 패키지 내부에 잔류하는 부분만을 도시한 것이다. 도 3a 및 도 3b를 참조하면, 리드 프레임은 다이패드(130)와 리드들(110(1), …, 110(n), 120(1), …, 120(m)) 을 포함한다. 다이 패드(130)는 칩이 탑재되는 영역으로 정사각형, 직사각형 등의 다각형 또는 십자형일 수 있다. 다이 패드(130)는 타이 바(132)에 의해 지지되어 있다. 타이 바(132)는 다이 패드(130)의 사각 코너 부분에 연결된다.
리드들(110(1), …, 110(n), 120(1), …, 120(m))은 각각 다이 패드(130)를 향하여 연장되어 각 일단(110a, 120a)이 다이 패드(130)와 대향한다. 각 일단(110a, 120a)은 패키징시의 본딩 와이어와의 본딩 팁으로 기능한다. 리드들(110(1), …, 110(n), 120(1), …, 120(m)) 의 타단(110b, 120b)의 형상은 패키지의 형태에 따라 다양하게 변형될 수 있다.
다이 패드(130)의 중심(C)을 기준을 8등분된 각 등분 영역(a)마다 제1 및 제2 리드 그룹(1G, 2G) 세트가 배열되어 있다. 도 3a 및 도 3b에는 각 등분 영역(a)에 배열된 제1 및 제2 리드 그룹(1G, 2G) 세트가 8등분 라인(131) 각각을 기준으로 선 대칭되도록 배열되어 4면 에지 패드형 칩 실장에 사용될 수 있는 리드 프레임이 예시되어 있다. 한편, 당업자라면 하나의 8등분 라인(131)을 기준으로 제1 및 제2 리드 그룹(1G, 2G) 세트를 선대칭시킨 후 상기 하나의 8등분 라인(131)과 수직을 이루는 다른 두 개의 8등분 라인(131)을 기준으로 선대칭시킴으로서, 즉, ⊥ 자를 구성하는 세개의 8등분 라인(131)을 기준으로 선대칭시킴으로서, 2면 에지 패드형 칩 실장에 사용되는 리드 프레임의 구조를 용이하게 얻을 수 있으므로 이에 대해서는 따로 예시하지 않도록 한다. 제1 리드 그룹(1G)은 각 등분 영역(a)에서 다이 패 드(130)의 중심(C)에 가까운 중심부와 대향하도록 배열되고 제2 리드 그룹(2G)은 각 등분 영역(a)에서 코너부와 대향하도록 배열된다. 제1 리드 그룹(1G)은 순차적으로 인접하여 배열된 n개의 리드들(110(1) 내지 110(n))을 포함한다. 제2 리드 그룹(2G)도 순차적으로 인접하여 배열된 m개의 리드들(120(1) 내지 120(m))을 포함한다. 제2 리드 그룹(2G)의 적어도 일부의 제2 리드 일단(120a)이 제1 리드 그룹(1G)의 제1 리드 일단(110a) 안쪽에 배열된다. 즉, 제2 리드 그룹(2G)의 제2 리드 일단(120a)들의 중심을 연결하는 제2 중심 연결선(L2)의 적어도 일부가 제1 리드 그룹(1G)의 제1 리드 일단(110a)들의 중심을 연결하는 제1 중심 연결선(L1) 안쪽에 존재한다. 경우에 따라서는 제1 중심 연결선(L1) 및 제2 중심 연결선(L2)이 평행할 수도 평행하지 않을 수도 있다. 상기 제2 리드 그룹(2G)의 제2 리드들(120)은 제1 리드 그룹(1G)의 제1 리드 일단(110a) 부근에서 꺽인점(p1)을 가지며 꺽여서 제1 리드 그룹(1G) 안쪽으로 향하도록 배열된다. 제1 리드 그룹(1G) 안쪽으로 배열되도록 하기 위해서는 꺽인점(p1)은 하나 이상이 될 수 있다. 또, 제2 리드들(120)은 다이 패드(130) 인접 부근에서 다른 꺽인점(p2)을 가지게 되는데, 이 꺽인점(p2)은 제2 리드 일단(120a)이 다이 패드(130)에 실장되는 칩(도 5의 140참고)의 본딩 패드(도 5의 150)와 가능한 평행하게 배열되도록 하기 위한 것이다. 꺽인점(p2)을 기준으로 소정의 각도(α)로 꺽일수 있으며, 소정의 각도(α)는 90°이상일수 있다.
제1 실시예에 따른 리드프레임은 구리, 구리합금 또는 철합금계의 기판을 식각법(etching) 또는 스템핑 방식으로 가공하여 형성할 수 있다. 그리고 리드들의 일단(110a, 120a)에는 와이어 본딩에 적합하도록 은도금 또는 금도금이 되어 있을 수 있다. 그리고, 도면에는 도시하지 않았으나, 이송단계에서의 리드의 보호, 다운셋(down set)시의 안정성, QFN(Quad Flat Non-leaded Package) 패키지의 경우 몰딩시에 밀봉 수지가 프레임 이면으로 누출되는 것을 방지하기 위하여 리드 프레임의 후면에 접착 테이프(미도시)를 더 포함할 수 있다.
제1 실시예와 같은 리드들의 배열을 통해 코너 룰이 적용되지 않고 동일 피치로 배열된 본딩 패드를 포함하는 칩과의 와이어 본딩시 와이어 본딩 앵글이 지속적으로 증가하지 않도록 할 수 있어서, 코너 부분의 와이어와 와이어간의 충분한 공간을 확보하고 단락이 일어나지 않도록 할 수 있으며 몰딩시에도 와이어의 쓸림에 의한 단락이 일어나지 않도록 할 수 있다. 이에 대해서는 패키지 구조의 설명시 보다 자세히 설명한다.
도 4는 리드 프레임 제1 실시예의 변형예로, 다각형이 아니라 원형인 다이 패드(130')를 포함한다. 원형 다이 패드(130')는 그 위에 실장된 칩의 크기보다 작을 수 있다. 이 경우, 패키지 몸체를 구성하는 플라스틱 몰드 수지내에 함유된 수분이 다이 패드(130')의 후면에 모이는 것을 방지하여 수분의 팽창 및 기화에 의해 발생하는 크랙을 효과적으로 방지할 수 있다. 다이 패드(130')가 원형인 경우에도 중심(C')을 기준으로 8등분 영역(a')으로 등분될 수 있으며, 제1 실시예와 동일한 제1 및 제2 리드 그룹(1G, 2G) 세트의 배열이 가능하다.
도 5은 도 3a 및 도 3b의 리드 프레임을 사용한 와이어 본딩 패키지의 일부 평면도이다.
다수의 본딩 패드들(150)을 포함하는 칩(140)이 다이 패드(130)상에 실장되 어 있다. 칩(140)의 본딩 패드(150)로는 코너 룰이 적용되지 않고 동일 피치로 형성된 4면 에지형 패드가 예시되어 있으나, 코너 룰이 적용되지 않고 동일 피치로 형성된 2면 에지형 패드의 경우에도 동일하게 적용될 수 있다.
칩(140) 코너부를 제외한 영역의 본딩 패드(150)들은 제1 그룹(1G)의 제1 리드 일단(110a)에 본딩 와이어(170a)에 의해 본딩되고 칩(140) 코너부의 본딩 패드(150)들은 제2 그룹(2G)의 제2 리드 일단(120a)에 본딩 와이어(170b)에 의해 본딩된다.
그 결과 도 6에 도시되어 있는 그래프와 같이, 제1 리드 그룹(1G)의 첫번째 제1 리드(110(1))에 연결된 본딩 와이어(170a)로부터 마지막 제1 리드(110(n))에 연결된 본딩 와이어(170a)로 갈수록 본딩 앵글이 증가하다가, 제2 리드 그룹(2G)의 첫번째 제2 리드(120(1))에서 본딩 앵글이 감소한 후 제2 리드 그룹(2G)의 마지막 제2 리드(120(m))로 갈수록 본딩 앵글이 다시 증가한다. 즉, 제1 리드 그룹(1G)에 연결되는 본딩 와이어(170a)의 제1 본딩 앵글선(①)과 제2 리드 그룹(2G)에 연결되는 본딩 와이어(170b)의 제2 본딩 앵글선(②)은 불연속적이며, 불연속인 감소점은 제2 리드 그룹(2G)의 첫번째 제2 리드(120(1))에서 일어난다. 그리고, 제1 본딩 앵글선(①)은 도 3b의 제1 중심 연결선(L1)과 유사한 경향을 나타내며, 제2 본딩 앵글선(②)은 도 3b의 제2 중심 연결선(L2)와 유사한 경향을 나타낸다. 여기서, 본딩 앵글이란 칩의 본딩 패드(150)의 표면을 따라 각 대응 리드들(110(1), …, 110(n), 120(1), …, 120(m))의 리드 일단(110a, 120a)중심방향으로 그은 반직선에 대해 본딩 와이어(170a, 170b)가 이루는 각을 지칭한다.
이때, 본딩 앵글의 증가는 본딩 와이어(170a, 170b)들간에 단락이 일어나지 않도록 할 수 있는 간격을 유지할 수 있도록 하는 본딩 앵글의 최대값(Max)까지만 증가하도록 한다. 즉, 본딩 앵글의 최대값(Max) 이하의 본딩 앵글이 생성되도록 리드 프레임의 제1 및 제2 리드 그룹(도 3a 및 도 3b의 1G, 2G)세트가 배열된다.
따라서, 본 발명의 리드 프레임의 제1 실시예를 사용한 패키지의 경우 본딩 와이어들간에 특히 코너부 본딩 와이어들(170b)간에 단락이 일어나지 않게 된다. 또, 패키지 몸체(180) 형성시 본딩 와이어들(170b)의 쓸림에 의한 단락 또한 방지된다.
도 5에 도시되어 있는 패키지는 리드들(110,120)의 타단(110b, 120b)의 최종 구조에 따라서, QFP(Quad Flat Package) 또는 QFN(Quad Flat Non-leaded Package) 등의 4면형(Quad type) 표면 실장형 패키지 등으로 구현될 수 있다. 또, DIP(Dual Inline Package), TSOP(Thin Small Outline Package) 등의 2면형(Dual type) 패키지등으로도 변형될 수 있음은 물론이다.
도 7a 및 도 7b는 제1 및 제 2 리드들의 타단(110b, 120b)이 길게 연장되어 패키지 몸체(180) 4면 밖으로 노출된 QFP의 일부 사시도와 일부 단면도이다. 도 7b는 도 5의 A-A'선을 따라 자른 단면도이다.
도 7a 및 도 7b를 참고하면, 다이 패드(130) 상에 칩(140)이 접착수단(160)에 의해 부착되어 있다. 접착수단은 에폭시계 접착제 또는 에폭시계 접착 필름일 수 있다. 본딩 패드들(150)은 제1 리드(110)와 제2 리드(120) 각각에 본딩 와이어(170a, 170b)에 의해 접속되어 있다. 이 때, 제1 리드 일단(110a)에 접속된 제1 본 딩 와이어(170a)와 제2 리드 일단(120a)에 접속된 제2 본딩 와이어(170b)는 2단 본딩 구조를 하고 있다. 이때, 제1 리드 일단(110a)에 접속된 제1 본딩 와이어(170a)의 루프 높이(LH1)가 제2 리드 일단(120a)에 접속된 제2 본딩 와이어(170b)의 루프 높이(LH2)에 비해 충분히 높아서 이들 사이에서 단락이 일어나지 않도록 할 수 있다.
제1 및 제2 본딩 와이어들(170a, 170b)은 이들을 봉지하는 패키지 몸체(180)에 의해 외부로부터 보호된다. 패키지 몸체(180)는 절연성의 에폭시 수지, 절연성의 실리콘 수지 등으로 이루어진 절연성 봉지 수지로 구성될 수 있다.
도 8a 및 도 8b는 패키지 몸체(180)의 바닥면으로 제1 및 제2 리드들의 타단(110b, 120b)이 노출되어 있는 QFN 패키지의 일부 단면도와 저면도이다. 도 8a는 도 5의 A-A'선을 따라 자른 단면도이다. 제1 및 제2 리드들의 타단(110b, 120b)이 패키지 몸체(180)의 저면에 노출되고 패키지 몸체(180)의 측벽으로 노출되지 않으므로 보다 소형화된 패키지가 가능하다. 제1 및 제2 리드들의 타단(110b, 120b)은 그대로 외부 접속 단자로 사용될 수 있다. 경우에 따라서는 제1 및 제2 리드들의 타단(110b, 120b)이 솔더 볼과 같은 추가적인 외부 접속 단자의 부착을 위한 볼 랜드로서 사용될 수도 있다. 그리고 도면에 도시되어 있는 바와 같이, 제1 및 제2 리드들(110, 120)의 일부에는 패키지 몸체(180) 형성을 위한 몰딩 공정시 몰딩이 보다 원활히 일어나서 단단한 몰딩이 가능하도록 하기 위한 홈(G)을 구비할 수도 있다. 그리고, 다이 패드(130) 또한 패키지 몸체(180) 바닥면으로 노출되어 히트 스프레더로 작용할 수 있다. 그리고, 다이 패드(130)의 일부에도 몰딩이 보다 원활히 일어나도록 하기 위한 홈(G) 이 형성되어 있을 수 있다.
도 9는 본 발명의 리드 프레임의 제2 실시예를 나타내는 일부 평면도이다. 리드 프레임의 제2 실시예는 국부적인 LOC(Lead On Chip) 구조가 가능하도록 한다. 리드 프레임의 제2 실시예는 두 개의 리드 그룹들(1G, 2G)로 구성된다. 제1 실시예와 달리 다이 패드(도 3a 및 도 3b의 130 참고) 및 타이 바(도 도 3a 및 도 3b의 132참고)가 없다. 대신, 칩이 놓여지며 중심(C)을 기준으로 8등분되는 가상 칩 실장부(235)의 적어도 하나의 등분 영역(a)과 대향하도록 배열된 제1 리드 그룹(1G)과 칩 실장부(235)내로 일단이 연장된 제2 리드 그룹(2G)으로 구성된다. 제2 리드 그룹(2G)의 제2 리드(220(1),…,220(m))의 일단(220a)은 칩과의 부착에 사용되고, 본딩 와이어와의 전기적 접속에 사용되는 본딩 부분(220c)은 제2 리드의 일단(220a)과 타단(220b) 사이에 존재한다. 그리고, 본딩 부분(220c)의 일부가 제1 리드 그룹(1G)의 일단(110a) 안쪽에 존재한다.
제2 실시예의 경우에는 제2 리드 그룹(2G)의 말단(220a)이 칩의 지지부로 작용하고 타이바가 없으므로 타이바가 차지하던 면적만큼 더 많은 수의 리드들을 형성할 수 있으므로, 다핀화된 칩의 패키지에 보다 적합하다.
제1 리드 그룹(1G)과 제2 리드 그룹(2G)들의 구체적인 배열은 제1 실시예와 유사하다. 칩 실장 영역(235)의 중심을 기준으로 8등분된 각 등분 영역(a)마다 제1 및 제2 리드 그룹(1G, 2G) 세트가 배열되어 있다. 제1 리드 그룹(1G)은 각 등분 영역(a)에서 칩 실장부(235)의 중심(C)에 가까운 중심부와 대향하도록 배열되고 제2 리드 그룹(2G)은 각 등분 영역(a)에서 코너부와 대향하도록 배열된다. 제1 리드 그 룹(1G)은 순차적으로 인접하여 배열된 n개의 리드들(210(1) 내지 210(n))을 포함한다. 제2 리드 그룹(2G)도 순차적으로 인접하여 배열된 m개의 리드들(220(1) 내지 220(m))을 포함한다. 제2 리드 그룹(2G)의 적어도 일부의 제2 리드 일단(220a)이 제1 그룹(1G)의 제1 리드 일단(210a) 안쪽에 배열된다. 즉, 제2 리드 그룹(2G)의 제2 리드의 본딩 부분(220c)의 중심을 연결하는 제2 중심 연결선(L2)의 적어도 일부가 제1 리드 그룹(1G)의 제1 리드 일단(210a)들의 중심을 연결하는 제1 중심 연결선(L1) 안쪽에 존재한다. 제1 중심 연결선(L1) 및 제2 중심 연결선(L2)은 평행할 수도 평행하지 않을 수도 있다. 상기 제2 리드 그룹(2G)의 제2 리드들(220)은 제1 리드 그룹(1G)의 제1 리드 일단(210a) 부근에서 꺽인점(p1)을 가지며 꺽여서 제1 리드 그룹(1G) 안쪽으로 배열된다. 제1 리드 그룹(1G) 안쪽으로 배열되도록 하기 위해서는 꺽인점(p1)은 하나 이상이 될 수 있다. 또, 칩 실장 영역(235) 인접 부근에서 다른 꺽인점(p2)을 가지게 되는데, 이 꺽인점(p2)은 제2 리드(220)의 본딩 영역(220c)이 칩 실장부(235)에 실장되는 칩에 일렬롤 배열되어 있는 각 본딩 패드들과 대응하는 각 리드들의 일단들이 가능한한 평행하게 배열되도록 하기 위한 것이다. 꺽인점(p2)을 기준으로 소정의 각도(α)로 꺽일수 있으며, 소정의 각도(α)는 90°이상일 수 있다.
필요에 따라서는 칩 실장부(235)와 겹치는 제2 리드 그룹(2G)의 일단(220a)을 포함한 일부 영역상에는 패키지시 칩과의 부착을 위한 양면형 테이프등이 부착되어 있을 수 있다.
도 10은 도 9의 리드 프레임을 사용한 패키지의 일부 평면도이고, 도 11a 및 도 11b는 도 10의 A-A'선을 따라 자른 단면도들이다. 도 9에 도시되어 있는 리드 프레임을 사용하는 패키지는 도 10 내지 도 11b에 도시되어 있는 바와 같이 국부적 LOC 패키지로 구현될 수 있다.
도 10 내지 도 11b를 참고하면, 제2 리드 그룹(2G)의 제2 리드들(220)의 일단이(220a) 각각 접착 수단(260)에 의해 본딩 패드들(250)이 형성된 칩(240)의 활성면과 반대면인 칩(240)의 비활성면에 부착되어 있다. 그리고, 칩(240)의 본딩 패드들(250) 중 중심부 본딩 패드들(250)은 각각 제1 리드(210(1),…,210(n))의 일단(210a)에 본딩 와이어(270a)에 의해 접속되고, 코너 본딩 패드들(250)은 각각 제2 리드(220(1),…,220(m))의 본딩 영역(220c)에 본딩 와이어(270b)에 의해 접속된다.
도면에는 도시하지 않았으나, 리드 프레임의 제1 실시예를 사용한 패키지의 경우의 본딩 앵글을 도시한 도 6의 그래프와 마찬가지로, 제1 리드 그룹(1G)의 첫번째 제1 리드(210(1))에 연결된 본딩 와이어(270a)로부터 마지막 제1 리드(210(n))에 연결된 본딩 와이어(270a)로 갈수록 본딩 앵글이 증가하다가, 제2 리드 그룹(2G)의 첫번째 제2 리드(220(1))에서 본딩 앵글이 감소한 후 제2 리드 그룹(2G)의 마지막 제2 리드(220(m))로 갈수록 본딩 앵글이 다시 증가한다. 즉, 도 6에 도시되어 있는 바와 같이, 제1 리드 그룹(1G)에 연결되는 본딩 와이어(270a)의 제1 본딩 앵글선과 제2 리드 그룹(2G)에 연결되는 본딩 와이어(270b)의 제2 본딩 앵글선은 불연속적이며, 불연속인 감소점은 제2 리드 그룹(2G)의 첫번째 제2 리드(220(1))에서 일어난다. 그리고, 제1 본딩 앵글선은 도 9의 제1 중심 연결선(L1)과 유사한 경향을 나타내며, 제2 본딩 앵글선은 도 9의 제2 중심 연결선(L2)와 유사한 경향을 나타낸다.
따라서, 리드 프레임의 제2 실시예를 사용한 리드 프레임 패키지의 경우에도 제1 실시예와 동일한 효과를 달성할 수 있다.
도 11a는 리드의 타단(210b)이 패키지 몸체(280) 밖으로 돌출된 후, 갈매기 날개 형태로 절곡된 경우를 나타낸다. 비록 도면에서는 제1 리드의 타단(210b)만이 돌출되어 있는 것으로 도시되어 있으나, 제2 리드의 타단(220b) 또한 패키지 몸체(280)의 타단으로 돌출되리라는 것을 당업자라면 이해할 수 있으므로 이에 대해서는 도시를 생략한다.
도 11b는 본딩 와이어(270a, 270b)와 제1 및 제2 리드들(210(1),…, 210(n), 220(1) …, 220(m))이 패키지 몸체(280)에 의해 봉지되어 있고, 패키지 몸체(280)의 바닥면에 형성된 개구부(285)를 통해 제1 리드의 타단(210b) 및 제2 리드의 타단(미 도시)이 노출되어 있다. 그리고 개구부(285) 내에 솔더 볼 등의 외부 접속 단자(290)가 형성되어 있다. 도 12a는 본 발명에 따른 BGA 패키지 기판의 제1 실시예를 나타내는 평면도이고, 도 12b는 도 12a의 일부 확대 평면도이고, 도 13a 및 도 13b는 일부 단면도들이다. 도 12b는 도 12a에서 보호층(335)을 제거하고 드러난 회로 배선 패턴을 도시한 것이다.
BGA 패키지 기판은 칩 실장부(330)가 정의되어 있는 기판(300) 과 기판(300) 상면에 형성되어 있는 인쇄 회로 패턴(310, 320) 을 포함한다.
기판(300)은 에폭시 글래스(예컨대, FR-4 또는 FR-5), 비스말레이미드 트리아진 등의 수지로 이루어진 플라스틱 기판, 세라믹 기판, 폴리이미드 필름 기판, 고온 주석-납 합금(예컨대 주석: 납 = 10:90)을 사용하는 테이프 기판 등 다양한 물질의 기판이 사용될 수 있다.
칩 실장부(330)는 칩이 탑재되는 영역이다. 도 13a에 도시되어 있는 바와 같이 칩 실장부(330)는 기판(300) 상면이 그대로 사용되거나 도 13b에 도시되어 있는 바와 같이 기판(300) 상면에 형성된 도전성 패턴(330')으로 구성될 수 있다.
칩 실장부(330)를 제외한 기판(300)의 양면에 회로 패턴(310(1),…, 310(n), 320(1), …, 320(m))이 형성되어 있다. 많은 입출력 핀수가 요구되는 경우에는 기판(300)의 내부에도 배선층(325)을 더 포함할 수 있다.
회로 패턴(310(1),…, 310(n), 320(1), …, 320(m)) 은 연결 배선(310b, 320b)의 양 말단에 형성된 본딩 핑거(310a, 320a) 와 볼 랜드(310c, 320c)를 포함한다. 본딩 핑거(310a, 320a)는 본딩 와이어와 본딩되는 영역이다. 연결 배선(310b, 320b)은 칩 실장부(330)에 실장되는 칩으로 전기적 신호의 입출력이 가능하도록 하는 배선이다. 연결 배선(310b, 320b)은 기판(300)을 관통하는 비아(v1)를 통하여 기판(300)의 하부면까지 연장되고, 다양한 형태로 라우팅되어 그 말단의 볼 랜드(310c, 320c)가 기판(300)의 하부면의 적절한 위치에 배열되도록 한다. 기판(300) 상면은 보호층(335)에 의해 덮여 본딩 핑거(310a, 320a)만이 외부로 노출된다. 기판(300)의 하부면 또한 보호층(335)에 의해 덮여 볼 랜드(310c, 320c)만이 노출된다. 보호층(335)은 연결 배선(310b, 320b)의 산화를 방지할 수 있을 뿐만 아니라 인접한 회로 패턴들(310(1),…, 310(n), 320(1), …, 320(m))간에 효과적으로 전기적인 절연이 가능하도록 한다. 보호층(335)는 솔더 레지스트 등으로 이루어진 다. 노출된 본딩 핑거(310a, 320a)와 볼 랜드(310c, 320c) 상부에는 본딩성을 좋게 하기 위하여 금과 같은 물질의 도금층(미도시)을 더 포함할 수 있다.
칩 실장부(330)의 중심을 기준으로 8등분된 각 등분 영역(a)마다 제1 및 제2 회로 패턴 그룹(1G, 2G) 세트가 배열되어 있다. 도 12a 내지 도 13b에는 각 등분 영역(a)마다 배열된 제1 및 제2 회로 패턴(1G, 2G) 세트가 8등분 라인(331) 각각을 기준으로 선 대칭되도록 배열되어 4면 에지 패드형 칩 실장에 사용될 수 있는 BGA 패키지 기판이 예시되어 있으나, 리드 프레임에서 설명한 바와 마찬가지로 하나의 8등분 라인(331)을 기준으로 제1 및 제2 회로 패턴 그룹(1G, 2G) 세트를 선대칭시킨 후 상기 하나의 8등분 라인(331)과 수직을 이루는 다른 두 개의 8등분 라인(331) 을 기준으로 선대칭시킴으로서, 즉, ⊥ 자를 구성하는 세개의 8등분 라인(331)을 기준으로 선대칭시킴으로서 2면 에지 패드형 칩 실장에 사용되는 BGA 패키지 기판을 용이하게 얻을 수 있다. 제1 회로 패턴 그룹(1G)은 각 등분 영역(a)에서 칩 실장부(330)의 중심(C)에 가까운 중심부와 대향하도록 배열되고 제2 회로 패턴 그룹(2G)은 각 등분 영역(a)에서 코너부와 대향하도록 배열된다. 제1 회로 패턴 그룹(1G)은 순차적으로 인접하여 배열된 n개의 회로 패턴들(310(1) 내지 310(n))을 포함한다. 제2 회로 패턴 그룹(2G)도 순차적으로 인접하여 배열된 m개의 회로 패턴들(320(1) 내지 320(m))을 포함한다. 제2 회로 패턴 그룹(2G)의 적어도 일부의 제2 본딩 핑거들(320a)이 제1 회로 패턴 그룹(1G)의 제1 본딩 핑거(310a)보다 안쪽에 배열된다. 즉, 제2 회로 패턴 그룹(2G)의 제2 본딩 핑거들(320a)의 중심을 연결하는 제2 중심 연결선(L2)의 적어도 일부가 제1 회로 패턴 그룹(1G)의 제1 본딩 핑거 들(310a)의 중심을 연결하는 제1 중심 연결선(L1) 안쪽에 존재한다. 제1 중심 연결선(L1) 및 제2 중심 연결선(L2)은 평행할 수도 평행하지 않을 수도 있다.
한편, 적어도 일부의 제2 회로 패턴(320(1) 내지 320(k))을 구성하는 제2 본딩 핑거(310a), 연결 배선 (320b) 및 비아홀(V1)이 제1 본딩 핑거(320a) 안쪽에 모두 존재할 수 있다. 이는 나머지 제2 회로 패턴(320(k+1) 내지 320(m))의 연결 배선(320b)이 패키지 기판의 코너부를 모두 차지하는 경우 이와 같이 배열될 수 있다.
또, 도 13b에 도시되어 있는 바와 같이 도전성 패턴으로 이루어진 칩 실장부(330')의 뒷면에는 기판(300)을 관통하는 비아홀(V2)이 형성되어 칩 실장부(330')상에 실장되는 칩에서 발생하는 열이 외부로 방출되도록 할 수 있다.
그리고, 제1 및 제2 회로 패턴 그룹(1G, 2G)과 칩 실장부(330)의 사이에는 접지링(327)을 더 포함할 수 있다. 접지링(327)은 접지단자(미도시)와 접속되며, 고속화된 칩에서 크로스토크 노이즈 및 동기 스위칭 노이즈(simultaneous switching noise) 등에 의한 시스템의 오동작을 효과적으로 방지하기 위하여 형성한다.
도 12a 및 도 12b에 도시되어 있는 BGA 패키지 기판을 사용하는 패키지는 도 14에 도시되어 있는 패키지 등으로 구현될 수 있다.
도 14를 참고하면, 다수의 본딩 패드들(350)을 포함하는 칩(340)이 칩 실장부(340) 상에 실장되어 있다. 칩(340)의 본딩 패드(350)로는 코너 룰이 적용되지 않고 동일 피치로 형성된 4면 에지형 패드가 예시되어 있으나, 코너 룰이 적용되지 않고 동일 피치로 형성된 2면 에지형 패드의 경우에도 동일하게 적용될 수 있다.
칩(340) 코너부를 제외한 영역의 본딩 패드(350)들은 제1 회로 패턴 그룹(1G)의 제1 본딩 핑거(310a)에 본딩 와이어(370a)에 의해 본딩되고 칩(340) 코너부의 본딩 패드(350)들은 제2 회로 패턴 그룹(2G)의 제2 본딩 핑거(320a)에 본딩 와이어(370b)에 의해 본딩된다.
그 결과, 도 15에 도시되어 있는 바와 같이, 제1 회로 패턴 그룹(1G)의 첫번째 제1 회로 패턴(310(1))에 연결된 본딩 와이어(370a)로부터 마지막 제1 회로 패턴(310(n))에 연결된 본딩 와이어(370a)로 갈수록 본딩 앵글이 증가하다가, 제2 회로 패턴 그룹(2G)의 첫번째 제2 회로 패턴(320(1))에서 본딩 앵글이 감소한 후 제2 회로 패턴 그룹(2G)의 마지막 제2 회로 패턴(320(m))으로 갈수록 본딩 앵글이 다시 증가한다. 즉, 제1 회로 패턴 그룹(1G)에 연결되는 본딩 와이어(370a)의 제1 본딩 앵글선(①)과 제2 회로 패턴 그룹(2G)에 연결되는 본딩 와이어(370b)의 제2 본딩 앵글선(②)은 불연속적이며, 불연속인 감소점은 제2 회로 패턴 그룹(2G)의 첫번째 제2 회로 패턴(320(1))에서 일어난다. 그리고, 제1 본딩 앵글선(①)은 도 12(b)의 제1 중심 연결선(L1)과 유사한 경향을 나타내며, 제2 본딩 앵글선(②)은 도 12(b)의 제2 중심 연결선(L2)와 유사한 경향을 나타낸다. 여기서, 본딩 앵글이란 칩의 본딩 패드(350)의 표면을 따라 각 대응 회로 패턴들(310(1), …, 310(n), 320(1), …, 320(m))의 본딩 핑거(310a, 320a) 중심방향으로 그은 반직선에 대해 본딩 와이어(370a, 370b)가 이루는 각을 지칭한다.
이때, 본딩 앵글의 증가는 본딩 와이어(370a, 370b)들간에 단락이 일어나지 않도록 할 수 있는 간격을 유지할 수 있도록 하는 본딩 앵글의 최대값(Max)까지만 증가하도록 한다. 즉, 본딩 앵글의 최대값(Max) 이하의 본딩 앵글이 생성되도록 제1 및 제2 회로 패턴 그룹(도 12a 및 도 12b의 1G, 2G)세트가 배열된다.
따라서, 본 발명의 BGA 패키지의 제1 실시예를 사용한 패키지의 경우 본딩 와이어들간에 특히 코너부 본딩 와이어들(370b)간에 단락이 일어나지 않게 된다. 또, 패키지 몸체(380) 형성시 본딩 와이어들(370b)의 쓸림에 의한 단락 또한 방지된다.
도 16을 참조하면, 본딩 와이어(370a, 370b)는 패키지 몸체(380)에 의해 봉지되어 보호된다. 그리고, 패키지의 후면에는 보호층(335)에 의해 노출된 볼 랜드(310c, 320c) 상에 볼(ball) 또는 범프(bump) 등의 외부 접속 단자(390)가 형성된다. 외부 접속 단자(390)는 패키지가 외부 회로 기판(미도시)에 실장되어 기계적으로 결합되고 전기적으로 접속되도록 해 준다. 솔더 볼인 경우 솔더 마운팅/리플로우 방법 또는 스크린 프린팅/리플로우 방법으로, 금 범프인 경우 도금 또는 포토마스킹 등의 방법으로 형성된다.
외부 접속 단자(390)의 배열은 도 17(a) 내지 도 17(c)에 도시되어 있는 바와 같이 다양한 형태로 배열될 수 있으며, 이는 연결 배선(310b, 320b)의 라우팅을 어떻게 하느냐와 필요로 하는 입출력 핀의 수에 의해 결정된다. 본 명세서에서 라우팅이란 각 회로 패턴들의 연결 배선을 기판 상면과 기판 하부면상에 또는 기판을 관통하여 적절히 배열하여 회로 패턴의 볼 랜드를 원하는 위치에 배열하는 것을 지칭한다.
도 18은 본 발명에 따른 BGA 패키지 기판의 제2 실시예를 나타내는 단면도이다. 제2 실시예에 따른 BGA 패키지 기판은 CPU 칩셋, 서버 등에 적용되는 고전압(High Power) 칩의 실장에 적합한 기판이다. 제1 실시예와 동일한 부분에 대해서는 설명을 생략하고 차이점을 주로 하여 설명하도록 한다.
칩 실장부(330")가 기판(300)을 관통하여 형성된 개구부라는 점에 있어서 제1 실시예와 차이가 있다. 이는 칩 실장부(330")에 실장되는 칩에서 발생하는 열의 방출이 용이한 패키지를 구현하기 위한 것이다. 이에 대해서는 패키지 설명시 상술한다.
회로 패턴(310, 320)의 배열은 제1 실시예와 거의 유사하며, 다만 차이가 있다면, 제1 회로 패턴 그룹(2G)의 일부 제2 회로 패턴(도 12(b)의 320(a) 내지 320(k) 참고)의 연결 배선(320b)이 기판(300)을 관통하는 비아홀(v1)을 통하여 하부면으로 라우팅된 후 다시 다른 비아홀(v1')을 통해서 다시 기판(300) 상면으로 최종 라우팅되어 말단의 볼 랜드(320c)가 기판(300) 상면에 배열된다는 점이다. 이는 기판(300)의 후면에 히트 스프레더(heat spreade)를 부착하기 위한 것이다. 그리고, 제1 회로 패턴 그룹(1G)의 제1 회로 패턴(310)들도 기판(300) 후면으로 라우팅되지 않고 기판(300) 상면에 제1 본딩 핑거(310a), 연결 배선(310b), 볼 랜드(310c)가 모두 놓여진다. 그 결과 기판(300) 상면에 덮힌 보호층(335)에 의해 제1 및 제2 본딩 핑거(310a, 320a)와 제1 및 제2 볼 랜드(310c, 320c)가 노출되게 된다.
도 19는 도 18의 기판에 칩을 와이어 본딩으로 실장한 BGA 패키지의 단면도 이다.
도 19를 참조하면, 히트 스프레더(392)의 칩 수용 공간에 칩(340)이 접착 수단(396)에 의해 부착되고 히트 스프레더(392)의 나머지 부분에 BGA 패키지 기판(300)이 접착 수단(396)에 의해 부착되어 있다. 히트 스프레더(392)는 구리 또는 구리 합금 등으로 이루어질 수 있다. 접착 수단(396)은 블랙 산화막(black oxide) 등일 수 있다. 블랙 산화막은 기판(300)과 금속 재질의 히트 스프레더(392)의 접합력을 향상시키는데 효과적일 수 있다. 칩(340)의 본딩 패드(350)는 제1 본딩 와이어(370a)를 통해서 제1 본딩 핑거(310a)에 제2 본딩 와이어(370b)를 통해서 제2 본딩 핑거(320a)에 각각 접속되어 있다. 그리고, 제1 및 제2 본딩 핑거(370a, 370b)는 패키지 몸체(380')에 의해 덮여 보호되고 있다. 패키지 몸체(380')는 봉지 수지(encapsulating resin)로 형성할 수 있다. 봉지 수지는 주로 에폭시 계열의 수지 화합물이 주로 쓰인다. 봉지 방법으로는 통상적인 플라스틱 패키지에 사용되는 몰딩 또는 세라기 패키지에 적용되는 리드 실링(lid sealing)도 가능하나, 소정의 점도를 갖는 액상의 봉지 수지를 포팅(potting)한 후 경화하는 방법이 가장 바람직하다. 포팅 방법은 주사기에 담긴 봉지수지를 분사하는 디스펜싱 방법과 마스크를 사용하여 봉지수지를 인가하는 스크린 프린팅 방법이 가능하나, 디스펜싱에 의한 포팅 방법이 적합하다. 패키지 몸체(380')는 볼 랜드(310c, 320c) 이외의 영역을 덮도록 형성되고, 볼 랜드(310c, 320c)에는 제1 실시예에서 설명한 바와 동일한 솔더 볼 등의 외부 접속 단자(390)가 형성되어 있다.
BGA 패키지 기판의 제2 실시예의 경우에도 제1 실시예와 동일한 효과를 달성 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따른 리드 프레임 또는 패키지 기판을 사용하여 패키지를 실시하면, 코너 룰이 적용되지 않고 동일 피치로 배열된 본딩 패드를 포함하는 칩과의 와이어 본딩시 와이어 본딩 앵글이 지속적으로 증가하지 않도록 할 수 있다. 따라서, 코너 부분의 와이어와 와이어간의 충분한 공간을 확보하고 단락이 일어나지 않도록 할 수 있다. 그리고, 몰딩시에도 와이어의 쓸림에 의한 단락이 일어나지 않도록 할 수 있다. 그 결과, 다핀 칩의 크기를 증가시키지 않도록 최소 피치의 본딩 패드를 그대로 유지하면서도 신뢰성이 높은 패키지를 구현할 수 있다.

Claims (54)

  1. 칩이 탑재되며 중심을 기준으로 8 등분된 다이 패드; 및
    상기 다이 패드의 적어도 하나의 등분 영역과 각 일단이 대향하는 리드들로, 상기 리드들은 제1 리드 그룹과 상기 제1 리드 그룹에 연속하여 배열된 제2 리드 그룹 세트를 포함하며, 상기 제2 리드 그룹의 적어도 일부의 상기 제2 리드 일단이 상기 제1 리드 일단 안쪽에 존재하며, 상기 제2 리드 그룹의 상기 제2 리드들의 적어도 일부는 상기 제1 리드 그룹의 제1 리드 일단 안쪽에서 적어도 하나의 꺽인점을 갖는 상기 리드들을 포함하는 리드 프레임.
  2. 칩이 탑재되며 중심을 기준으로 8 등분된 다이 패드; 및
    상기 다이 패드의 적어도 하나의 등분 영역과 각 일단이 대향하는 리드들로, 상기 리드들은 제1 리드 그룹과 상기 제1 리드 그룹에 연속하여 배열된 제2 리드 그룹 세트를 포함하며, 상기 제2 리드 그룹의 제2 리드 일단들의 중심을 연결하는 제2 중심 연결선의 일부가 상기 제1 리드 그룹의 제1 리드 일단들의 중심을 연결하는 제1 중심 연결선 안쪽에 존재하며, 상기 제2 리드 그룹의 상기 제2 리드들의 적어도 일부는 상기 제1 리드 그룹의 제1 리드 일단 안쪽에서 적어도 하나의 꺽인점을 갖는 상기 리드들을 포함하는 리드 프레임.
  3. 삭제
  4. 제1 항 또는 제2 항에 있어서, 상기 꺽인점이 이루는 각은 90도 이상인 리드 프레임.
  5. 제1 항 또는 제2 항에 있어서, 상기 제1 및 제2 리드 그룹 세트들이 상기 다이 패드의 8등분 라인 각각을 기준으로 선대칭되어 배열된 리드 프레임.
  6. 제1 항 또는 제2 항에 있어서, 상기 제1 및 제2 리드 그룹 세트들이 상기 다이 패드의 8등분 라인 중 어느 하나의 8등분 라인을 기준으로 선대칭된 후, 상기 하나의 8등분 라인에 수직인 다른 두개의 8등분 라인을 기준으로 선대칭되어 배열된 리드 프레임.
  7. 제1 항 또는 제2 항에 있어서, 상기 다이 패드와 연결된 타이 바를 더 포함하는 리드 프레임.
  8. 칩이 놓여지며 중심을 기준으로 8등분되는 가상 칩 실장부의 적어도 하나의 등분 영역과 각 일단이 대향하도록 배열된 제1 리드 그룹; 및
    상기 하나의 등분 영역 내로 일단이 연장되어 상기 칩 상에 놓여지는 제2 리드 그룹으로, 상기 각 제2 리드들의 본딩 부분은 상기 각 제2 리드들의 일단과 타단 사이에 존재하고, 상기 본딩 부분의 적어도 일부가 상기 제1 리드 일단 안쪽에 존재하며, 상기 제2 리드들의 적어도 일부는 상기 제1 리드 일단 안쪽에서 적어도 하나의 꺽인점을 갖는 상기 제2 리드 그룹을 포함하는 국부적인 리드 온 칩형 리드 프레임.
  9. 칩이 놓여지며 중심을 기준으로 8등분되는 가상 칩 실장부의 적어도 하나의 등분 영역과 각 일단이 대향하도록 배열된 제1 리드 그룹; 및
    상기 하나의 등분 영역 내로 일단이 연장되어 상기 칩 상에 놓여지는 제2 리드 그룹으로, 상기 각 제2 리드들의 본딩 부분은 상기 각 제2 리드들의 일단과 타단 사이에 존재하고, 상기 본딩 부분의 중심을 연결하는 제2 중심 연결선의 일부가 상기 제1 리드 일단들의 중심을 연결하는 제1 중심 연결선 안쪽에 존재하며, 상기 제2 리드들의 적어도 일부는 상기 제1 리드 일단 안쪽에서 적어도 하나의 꺽인점을 갖는 상기 제2 리드 그룹을 포함하는 국부적인 리드 온 칩형 리드 프레임.
  10. 삭제
  11. 제8항 또는 제9 항에 있어서, 상기 꺽인점이 이루는 각은 90도 이상인 리드 프레임.
  12. 제8 항 또는 제9 항에 있어서, 상기 제1 및 제2 리드 그룹 세트들이 상기 칩 실장부의 8등분 라인 각각을 기준으로 선대칭되어 배열된 리드 프레임.
  13. 제1 항 또는 제2 항에 있어서, 상기 제1 및 제2 리드 그룹 세트들이 상기 칩 실장부의 8등분 라인 중 어느 하나의 8등분 라인을 기준으로 선대칭된 후, 상기 하나의 8등분 라인에 수직인 다른 두개의 8등분 라인을 기준으로 선대칭되어 배열된 리드 프레임.
  14. 다수의 본딩 패드들이 형성된 활성면을 포함하는 칩;
    상기 본딩 패드들에 대응하는 다수의 리드들을 포함하는 리드 프레임; 및
    상기 본딩 패드들과 상기 리드들을 전기적으로 접속하며 상기 칩의 중심부에서 코너로 가면서 증가하다가 불연속적인 감소점에서 감소하고 다시 증가하는 본딩 앵글값들을 가지는 본딩 와이어들을 포함하는 패키지.
  15. 제14 항에 있어서, 상기 리드 프레임은 상기 칩의 코너부 이외의 영역에 대향하는 제1 리드 그룹과 상기 코너부에 대향하는 제2 리드 그룹을 포함하며, 상기 감소점은 상기 제1 그룹과 상기 제2 그룹의 경계면에 위치한 상기 제2 그룹의 최외곽 제2 리드에서 발생하는 패키지.
  16. 제15 항에 있어서, 상기 제2 리드 그룹의 적어도 일부의 제2 리드 일단이 제1 리드 일단 안쪽에 존재하는 패키지.
  17. 제15 항에 있어서, 상기 제2 리드 그룹의 상기 제2 리드 일단들의 중심을 연결하는 제2 중심 연결선의 적어도 일부가 상기 제1 리드 그룹의 상기 제1 리드 일단들의 중심을 연결하는 제1 중심 연결선 안쪽에 존재하는 패키지.
  18. 제15 항에 있어서, 상기 제2 리드 그룹의 제2 리드들 각각은 상기 제1 리드 그룹의 제1 리드 일단 안쪽에서 적어도 하나의 꺽인점을 가지는 패키지.
  19. 제18 항에 있어서, 상기 꺽인점이 이루는 각은 90도 이상인 패키지.
  20. 제15 항에 있어서, 상기 제2 리드 일단에 연결되는 상기 본딩 와이어의 높이가 상기 제1 리드 일단에 연결되는 본딩 와이어의 높이보다 낮은 패키지.
  21. 제14 항에 있어서, 상기 칩은 상기 리드 프레임의 다이 패드 상에 실장되는 패키지.
  22. 제14 항에 있어서, 상기 본딩 와이어들을 봉지하는 패키지 몸체를 더 포함하고, 상기 리드들은 상기 패키지 몸체의 2면 또는 4면으로 돌출되어 있는 패키지.
  23. 제14 항에 있어서, 상기 본딩 와이어들을 봉지하는 패키지 몸체를 더 포함하고, 상기 리드들의 타단은 상기 패키지 몸체의 바닥면으로 노출되어 있는 패키지.
  24. 제23 항에 있어서, 상기 제1 및 제2 리드들의 저면은 홈을 포함하고 상기 홈은 상기 패키지 몸체에 의해 봉지된 패키지.
  25. 제23 항에 있어서, 상기 다이 패드는 상기 패키지 몸체의 바닥면으로 노출되 어 있는 패키지.
  26. 제25 항에 있어서, 상기 다이 패드의 저면은 홈을 포함하고 상기 홈은 상기 패키지 몸체에 의해 봉지되어 있는 패키지.
  27. 제15 항에 있어서, 상기 제2 리드 그룹의 제2 리드들의 일단은 상기 활성면의 반대인 상기 칩의 비활성면 상으로 연장되어 상기 비활성면에 부착되고, 상기 비활성면에 부착되지 않는 상기 제2 리드들의 본딩 영역에 상기 본딩 와이어가 본딩되는 패키지.
  28. 제27 항에 있어서, 상기 본딩 와이어와 접속하는 상기 제2 리드 그룹의 상기 제2 리드들의 본딩 영역이 상기 제1 리드 그룹의 제1 리드 일단 안쪽에 존재하는 패키지.
  29. 제27 항에 있어서, 상기 제2 리드 그룹에 상기 본딩 와이어가 접속하는 본딩 영역의 중심을 연결하는 제2 중심 연결선의 일부가 상기 제1 리드 그룹의 제1 리드 일단들의 중심을 연결하는 제1 중심 연결선 안쪽에 존재하는 패키지.
  30. 제29 항에 있어서, 상기 제2 리드 그룹의 제2 리드들의 적어도 일부는 상기 제1 리드 그룹의 제1 리드 일단 안쪽에서 적어도 하나의 꺽인점을 가지는 패키지.
  31. 제30 항에 있어서, 상기 꺽인점이 이루는 각은 90도 이상인 패키지.
  32. 제29 항에 있어서, 상기 제2 리드들의 본딩 영역에 연결되는 상기 본딩 와이어의 높이가 상기 제1 리드 일단에 연결되는 본딩 와이어의 높이보다 낮은 패키지.
  33. 칩이 탑재되며 중심을 기준으로 8 등분된 칩 실장부를 포함하는 기판; 및
    상기 기판 일면에 형성되고 상기 칩 실장부의 적어도 하나의 등분 영역과 대향하는 회로 패턴들로, 상기 회로 패턴들은 제1 회로 패턴 그룹과 상기 제1 회로 패턴 그룹에 연속하여 배열된 제2 회로 패턴 그룹 세트를 포함하며, 상기 제2 회로 패턴 그룹의 적어도 일부의 제2 본딩 핑거들이 상기 제1 회로 패턴 그룹의 제1 본딩 핑거보다 안쪽에 존재하는 회로 패턴들을 포함하는 패키지용 인쇄 회로 기판.
  34. 칩이 탑재되며 중심을 기준으로 8 등분된 칩 실장부를 포함하는 기판; 및
    상기 기판 일면에 형성되고 상기 칩 실장부의 적어도 하나의 등분 영역과 대향하는 회로 패턴들로, 상기 회로 패턴들은 제1 회로 패턴 그룹과 상기 제1 회로 패턴 그룹에 연속하여 배열된 제2 회로 패턴 그룹 세트를 포함하며, 상기 제2 회로 패턴 그룹의 본딩 핑거들의 중심을 연결하는 제2 중심 연결선의 일부가 상기 제1 회로 패턴 그룹의 본딩 핑거들의 중심을 연결하는 제1 중심 연결선 안쪽에 존재하는 회로 패턴들을 포함하는 패키지용 인쇄 회로 기판.
  35. 제33 항 또는 제34 항에 있어서, 적어도 일부의 상기 제2 회로 패턴을 구성하는 제2 본딩 핑거, 연결 배선 및 상기 연결 배선을 상기 기판 하부로 라우팅하는 비아가 상기 제1 본딩 핑거보다 안쪽에 존재하는 패키지용 인쇄 회로 기판.
  36. 제35 항에 있어서, 상기 기판 하부로 라우팅된 상기 연결 배선을 다시 상기 기판 상부로 라우팅하는 비아를 더 포함하는 패키지용 인쇄 회로 기판.
  37. 제33 항 또는 제34 항에 있어서, 상기 칩 실장부는 상기 기판 상에 형성된 도전성 패턴으로 구성된 패키지용 인쇄 회로 기판.
  38. 제33 항 또는 제34 항에 있어서, 상기 칩 실장부은 상기 기판을 관통하는 개구부인 패키지용 인쇄 회로 기판.
  39. 제33 항 또는 제34 항에 있어서, 상기 칩 실장부와 상기 본딩 핑거들 사이에 상기 칩 실장 영역의 주변을 따라 배열된 접지 링을 더 포함하는 패키지용 인쇄 회로 기판.
  40. 제33 항 또는 제34 항에 있어서, 상기 제1 및 제2 회로 패턴 그룹 세트들이 상기 칩 실장부의 8등분 라인 각각을 기준으로 선대칭되어 배열된 패키지용 인쇄 회로 기판.
  41. 제33 항 또는 제34 항에 있어서, 상기 제1 및 제2 회로 패턴 그룹 세트들이 상기 칩 실장부의 하나의 8등분 라인을 기준으로 선대칭된 후, 상기 하나의 8등분 라인에 수직인 다른 두개의 8등분 라인을 기준으로 선대칭되어 배열된 패키지용 인쇄 회로 기판.
  42. 다수의 본딩 패드들이 형성된 활성면을 포함하는 칩;
    상기 본딩 패드들에 대응하는 다수의 회로 패턴들을 기판 상면에 포함하는 볼 그리드 어레이 패키지용 인쇄 회로 기판; 및
    상기 본딩 패드들과 상기 회로 패턴들을 전기적으로 접속하며 상기 칩의 중심부에서 코너로 가면서 증가하다가 불연속인 감소점에서 감소하고 다시 증가하는 본딩 앵글값들을 가지는 본딩 와이어들을 포함하는 패키지.
  43. 제42 항에 있어서, 상기 회로 패턴들은 상기 칩의 코너부 이외의 영역에 대향하는 제1 회로 패턴 그룹과 상기 코너부에 대향하는 제2 회로 패턴 그룹을 포함하며, 상기 감소점은 상기 제1 그룹과 상기 제2 그룹의 경계면에 위치한 상기 제2 그룹의 최외곽 회로 패턴에서 발생하는 패키지.
  44. 제43 항에 있어서, 상기 제2 회로 패턴 그룹의 적어도 일부의 제2 본딩 핑거 가 상기 제1 회로 패턴 그룹의 제1 본딩 핑거 안쪽에 존재하는 패키지.
  45. 제43항에 있어서, 상기 제2 회로 패턴 그룹의 제2 본딩 핑거들의 중심을 연결하는 제2 중심 연결선의 일부가 상기 제1 회로 패턴 그룹의 제1 본딩 핑거들의 중심을 연결하는 제1 중심 연결선 안쪽에 존재하는 회로 패턴들을 포함하는 패키지.
  46. 제43 항에 있어서, 상기 제2 회로 패턴 그룹의 제2 본딩 핑거들에 연결되는 상기 본딩 와이어의 높이가 상기 제1 회로 패턴 그룹의 제1 본딩 핑거들에 연결되는 상기 본딩 와이어의 높이보다 낮은 패키지.
  47. 제43 항에 있어서, 적어도 일부의 상기 제2 회로 패턴을 구성하는 제2 본딩 핑거, 연결 배선 및 상기 연결 배선을 상기 기판 하부로 라우팅하는 비아가 상기 제1 본딩 핑거보다 안쪽에 존재하는 패키지.
  48. 제47 항에 있어서, 상기 기판 하부로 라우팅된 상기 제2 회로 패턴의 연결 배선을 다시 상기 기판 상부로 라우팅하는 다른 비아를 더 포함하는 패키지.
  49. 제43항에 있어서, 상기 제1 및 제2 회로 패턴 그룹은 각 말단이 상기 기판의 기판의 하부면으로 놓여지도록 라우팅되고,
    상기 각 말단은 볼 랜드를 구성하고,
    상기 볼 랜드에 외부 접속 단자가 연결된 패키지.
  50. 제43 항에 있어서, 상기 제1 및 제2 회로 패턴 그룹은 각 말단이 상기 기판 상면에 놓여지도록 라우팅되고,
    상기 각 말단은 볼 랜드를 구성하고,
    상기 볼 랜드에 외부 접속 단자가 연결된 패키지.
  51. 제42 항에 있어서, 상기 기판은 상기 기판 상면으로 구성된 칩 실장부를 포함하고,
    상기 칩은 상기 칩 실장부에 실장된 패키지.
  52. 제42 항에 있어서, 상기 기판은 상기 기판의 상면에 형성된 도전성 패턴으로 구성된 칩 실장부와 상기 도전성 패턴의 저면에 상기 기판을 관통하도록 형성된 열 방출 비아들을 더 포함하고,
    상기 칩은 상기 칩 실장부상에 실장된 패키지.
  53. 제42 항에 있어서, 상기 기판은 상기 기판을 관통하는 개구부로 구성된 칩 실장부를 포함하고,
    상기 기판의 후면에는 히트 스프레더가 부착되고,
    상기 칩은 상기 칩 실장부에 의해 노출된 상기 히트 스프레더 상에 실장된 패키지.
  54. 연결 보드에 칩을 실장하는 단계; 및
    상기 칩의 각 본딩 패드들과 상기 연결 보드의 각 본딩 영역을 전기적으로 접속하되, 상기 칩의 중심부에서 코너로 가면서 증가하다가 불연속인 감소점에서 감소하고 다시 증가하는 본딩 앵글값들을 가지는 본딩 와이어들로 연결하는 단계를 포함하는 패키지 방법.
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