CN100565865C - 引线框架基和衬底基半导体封装键合结构及其制备方法 - Google Patents

引线框架基和衬底基半导体封装键合结构及其制备方法 Download PDF

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    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/485—Material
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

本发明公开了一种引线框架基和衬底基半导体封装键合结构及其制备方法。在用于半导体器件封装的键合结构中，其中键合引线的键合角维持在可接受的限度内，而不会导致芯片管芯尺寸的增加。以这种方式，相邻键合引线之间的短路出现将减少或消除，在制造过程中的器件净管芯计数可得到增加。

Description

引线框架基和衬底基半导体封装键合结构及其制备方法
技术领域
本发明涉及一种引线框架基和衬底基半导体封装键合结构及其制备方法
背景技术
随着集成度趋于更高，在集成电路芯片上可以形成的晶体管的数量持续上升。因此，集成电路变得更加复杂，并且需要数量增加的输入输出I/O端子或引脚。所以，设置在芯片管芯边缘处的键合焊盘的数量同样增加，这限制了芯片封装。
在集成电路管芯中，键合焊盘通常设置在芯片的周边。管芯安装于引线框架或封装衬底，其也包含有许多的管脚或引脚用于将来自管芯键合焊盘的信号分发到该芯片封装所安装的电路面板。引线框架或封装衬底包括许多引脚，这些引脚大体上与芯片管芯的键合焊盘相对齐。这些引脚通过键合引线耦合到键合焊盘。
图1是传统的键合结构的平面视图。芯片管芯1包括沿管芯1的边缘的多个键合焊盘3。键合焊盘3通过键合引线7在引线框架的键合区9耦合到引线框架对应的多个引脚5。键合区9对于引线框架也通常称为“内引脚末梢”，或者对于封装衬底结构则称为“键合指”。引脚5在尺寸上比对应的键合焊盘3要大。键合引线7相对于穿过对应的键合焊盘3与管芯1的边缘垂直的轴的角度称为“键合角”。在芯片边缘的中央部分中耦合到键合焊盘3的键合引线7由距离S2间隔开，而在芯片边缘的转角部分中耦合到键合焊盘3的键合引线7由距离S1间隔开。在管芯转角区域中的键合引线之间的距离S1小于在管芯中央区域中键合引线之间的距离S2，因为在转角区域中由于引脚5的更大尺寸引起引脚的键合角增加。随着在转角区域中引脚之间的距离S1减小，在芯片封装的最后阶段器件安在转角区域中的键合引线之间短路的几率增大，由于那时芯片接近完成，因此在制作过程的这个时候产生缺陷将是代价高昂的。
为了克服转角区域中线路之间的短路，使得键合焊盘3之间的间距从管芯的转角区域到中央部分增加。图2是传统键合结构的平面视图，其中，键合焊盘3之间的间距，或“节距”就是以这种方式增加的。这种节距增加总地称为“转角规则”。使用转角规则，可以看到在图2中在中央区域中的键合焊盘3之间的节距P1比中间区域中的键合焊盘3之间的节距P2要小，节距P2又比转角区域中的键合焊盘3之间的节距P3要小(P1＜P2＜P3)。转角规则应用于沿管芯的垂直和水平边的键合焊盘且用于管芯的四个象限分区。通过以这种方式增加键合焊盘之间的节距，在芯片键合焊盘3和引脚键合区域9之间的键合角的增加减少或消除了。在美国专利No.5,923,092中提供了对芯片键合结构使用转角规则的示例，该专利的内容通过引用方式结合与此。
但是，如果保持键合焊盘计数，那么在其中应用转角规则的键合结构将导致芯片尺寸增加。这与设计集成相逆，并与其中所期望的最佳“净管芯”计数或每晶片芯片数量的制造生产量相逆。因此器件制造成本成比例增加。
发明内容
本发明涉及一种管芯至封装的键合结构，其中键合引线的键合角维持在可接受的限度内，而不会导致芯片管芯尺寸的增加。引线框架和封装衬底包括引脚、引脚键合区域、或键合指，它们被布置来容纳均匀节距的键合焊盘结构，即使在芯片管芯的转角区域亦是如此。以这种方式，相邻键合引线之间的短路出现将减少或消除，在制造过程中的器件净管芯计数可得到增加。
本发明还涉及连接系统、半导体器件封装和利用键合结构形成它们的方法。
在第一方面，本发明涉及用于半导体器件封装的连接系统。多个键合区域设置在管芯区域周围，每个键合区域都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘，第一引导线和第二引导线是不连续的。还提供多个外部端子，每个都连接到多个键合区域中对应的一个。
在一个实施例中，键合区域包括键合指。该键合指形成在多层衬底或多层电路板的外表面上，还包括多个导电通路，该多个导电通路将多个键合指中的每一个连接到多个外部端子中相对应的每一个。
在另一个实施例中，键合区域包括引线框架的键合末梢。在每个键合区域和多个外部端子中对应的一个之间耦合导电引脚。该导电引脚在向内的方向延伸经过所述键合末梢进入到管芯区域，以作为对安装在管芯区域中的管芯的支撑。耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。该耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于所述递增变化是不连续的。对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
在另一个实施例中，键合区域延长并具有长轴，该长轴在朝向管芯区域中安装的管芯对应的键合焊盘的方向上。
在另一个实施例中，沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域位于连接系统中以与管芯区域的八分区相应。在该情形中，每个八分区具有相应的沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一方面，本发明涉及一种用于半导体器件装置的连接系统。在管芯区域周围提供了多个键合区域，键合区域每个都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘。提供多个外部端子，每个都连接到多个键合区域中对应的一个。在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于递增变化是不连续的。
在本发明的一个实施例中，第一引导线和第二引导线是不连续的。
在一个实施例中，键合区域包括键合指。该键合指形成在多层衬底或多层电路板的外表面上，还包括多个导电通路，该多个导电通路将多个键合指中的每一个连接到多个外部端子中相对应的每一个。
在另一个实施例中，键合区域包括引线框架的键合末梢。在每个键合区域和多个外部端子中对应的一个之间耦合导电引脚。该导电引脚在向内的方向延伸经过所述键合末梢进入到管芯区域，以作为对安装在管芯区域中的管芯的支撑。耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。该耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
在另一个实施例中，键合区域延长并具有长轴，该长轴在朝向管芯区域中安装的管芯对应的键合焊盘的方向上。
在另一个实施例中，沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域位于连接系统中以与管芯区域的八分区相应。在该情形中，每个八分区具有相应的沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一方面，本发明涉及一种用于半导体器件装置的连接系统。在管芯区域周围提供了多个键合区域。提供了多个外部端子，每个都连接到多个键合区域中对应的一个。多个导电引脚耦合对应的键合区域和外部端子。键合区域每个都包括导电引脚的键合末梢，导电引脚每个都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘。耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。
在一个实施例中，连接系统包括引线框架。导电引脚位于一平面上。在另一个实施例中，导电引脚在向内的方向延伸经过键合末梢进入到管芯区域，以作为对安装在管芯区域中的管芯的支撑。
在另一个实施例中，耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于所述递增变化是不连续的。对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
在另一个实施例中，键合区域延长并具有长轴，该长轴在朝向管芯区域中安装的管芯对应的键合焊盘的方向上。
在另一个实施例中，沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域位于连接系统中以与管芯区域的八分区相应。在该情形中，每个八分区具有相应的沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一方面，本发明涉及一种半导体器件封装。在封装的中央管芯区域中提供半导体器件管芯，该管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘。连接系统包括在管芯区域周围的多个键合区域，该键合区域每个都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘，第一引导线和第二引导线是不连续的。提供了多个键合引线，键合引线每个都连接所述连接系统中对应的键合区域和管芯的键合焊盘；提供了多个外部端子，每个都连接到多个键合区域中对应的一个。
在一个实施例中，连接系统包括具有外表面的多层衬底或多层电路板，并且其中键合区域包括形成在外表面上的键合指，并且还包括多个导电通路，多个导电通路将多个键合指中的每一个连接到多个外部端子中相对应的每一个。
在另一个实施例中，连接系统包括引线框架，而键合区域包括引线框架的键合末梢，并且引线框架还包括耦合在每个键合区域和多个外部端子中对应的一个之间的导电引脚。
在另一个实施例中，导电引脚在向内的方向延伸经过键合末梢进入到管芯区域，以作为对安装在管芯区域中的管芯的支撑。耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。该耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，该封装还包括在管芯区域中支撑管芯的管芯焊盘。该管芯焊盘形状上是正方形、矩形、圆形、卵形、椭圆形和多边形中的一种。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于所述递增变化是不连续的。对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一个实施例中，键合引线包括：第一组键合引线，耦合对应的第一组键合区域和在管芯中部区域的多个相邻的键合焊盘；第二组键合引线，耦合对应的第二组键合区域和在管芯转角区域的多个相邻的键合焊盘，其中第一组键合引线中的至少一个和第二组键合引线中的至少一个相重叠。
在另一个实施例中，第一组键合引线中的至少一个具有比第二组键合引线中的至少一个要高的回线高度。
在另一方面，本发明涉及一种半导体器件封装。在封装的中央管芯区域中提供半导体器件管芯，该管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘。连接系统包括在管芯区域周围的多个键合区域，键合区域每个都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘。在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于递增变化是不连续的。提供了多个键合引线，该键合引线每个都连接所述连接系统中对应的键合区域和管芯的键合焊盘。提供了多个外部端子，每个都连接到多个键合区域中对应的一个。
在一个实施例中，第一引导线和第二引导线是不连续的。
在另一个实施例中，连接系统包括具有外表面的多层衬底或多层电路板，并且其中键合区域包括形成在外表面上的键合指，并且还包括多个导电通路，多个导电通路将多个键合指中的每一个连接到多个外部端子中相对应的每一个。
在另一个实施例中，连接系统包括引线框架，而键合区域包括引线框架的键合末梢，并且引线框架还包括耦合在每个键合区域和多个外部端子中对应的一个之间的导电引脚。
在另一个实施例中，导电引脚在向内的方向延伸经过键合末梢进入到管芯区域，以作为对安装在管芯区域中的管芯的支撑。耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。该耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，该封装还包括在管芯区域中支撑管芯的管芯焊盘。该管芯焊盘形状上是正方形、矩形、圆形、卵形、椭圆形和多边形中的一种。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一个实施例中，键合引线包括：第一组键合引线，耦合对应的第一组键合区域和在管芯中部区域的多个相邻的键合焊盘；第二组键合引线，耦合对应的第二组键合区域和在管芯转角区域的多个相邻的键合焊盘；以及其中第一组键合引线中的至少一个和第二组键合引线中的至少一个相重叠。
在另一个实施例中，第一组键合引线中的至少一个具有比第二组键合引线中的至少一个要高的回线高度。
在另一方面，本发明涉及一种半导体器件封装。在封装的中央管芯区域中提供半导体器件管芯，该管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘。连接系统包括：在管芯区域周围的多个键合区域；多个外部端子，每个都连接到多个键合区域中对应的一个；以及多个耦合对应的键合区域和外部端子的导电引脚，键合区域每个都包括导电引脚的键合末梢，导电引脚每个都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘；以及，其中耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。提供了多个键合引线，键合引线每个都连接所述连接系统中对应键合区域和管芯的键合焊盘。
在另一个实施例中，连接系统包括引线框架，而键合区域包括引线框架的键合末梢，并且引线框架还包括耦合在每个键合区域和多个外部端子中对应的一个之间的导电引脚。
在另一个实施例中，导电引脚位于一平面上。在另一个实施例中，第一引导线和第二引导线是不连续的。在另一个实施例中，导电引脚在向内的方向延伸经过键合末梢进入到管芯区域以支撑管芯。
在另一个实施例中，耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，该第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，该封装还包括在管芯区域中支撑管芯的管芯焊盘。该管芯焊盘形状上是正方形、矩形、圆形、卵形、椭圆形和多边形中的一种。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于所述递增变化是不连续的。对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一个实施例中，键合引线包括：第一组键合引线，耦合对应的第一组键合区域和在管芯中部区域的多个相邻的键合焊盘；第二组键合引线，耦合对应的第二组键合区域和在管芯转角区域的多个相邻的键合焊盘；以及其中第一组键合引线中的至少一个和第二组键合引线中的至少一个相重叠。
在另一个实施例中，第一组键合引线中的至少一个具有比第二组键合引线中的至少一个要高的回线高度。
在另一方面，本发明涉及一种引线键合半导体器件封装的方法。半导体器件管芯安装在封装的中央管芯区域中，该管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘。提供一种连接系统，该连接系统包括：在管芯区域周围的多个键合区域，键合区域每个都对应于安装在管芯区域中的管芯的多个键合焊盘中指定的一个，第一组键合区域沿第一引导线设置并对应于在管芯边缘的中部区域的第一多个相邻键合焊盘，第二组键合区域沿第二引导线设置并对应于管芯的转角区域的第二多个相邻键合焊盘，第一引导线和第二引导线是不连续的；以及多个外部端子，每个都连接到多个键合区域中对应的一个。引线键合多个键合引线，以将连接系统的对应键合区域与管芯的键合焊盘连接。
在一个实施例中，连接系统包括具有外表面的多层衬底或多层电路板，并且其中键合区域包括形成在外表面上的键合指，并且还包括多个导电通路，多个导电通路将多个键合指中的每一个连接到多个外部端子中相对应的每一个。
在另一个实施例中，连接系统包括引线框架，而键合区域包括引线框架的键合末梢，并且引线框架还包括耦合在每个键合区域和多个外部端子中对应的一个之间的导电引脚。
在另一个实施例中，导电引脚在向内的方向延伸经过键合末梢进入到管芯区域，以作为对安装在管芯区域中的管芯的支撑。耦合到第二组键合区域的导电引脚中的至少一个包括第一弯折点，第一弯折点将引脚向安装在管芯区域中的管芯的边缘中部区域重新定向，并且偏离管芯的转角区域。该耦合到第二组键合区域的导电引脚中的至少一个还包括第二弯折点，第二弯折点比第一弯折点更接近管芯区域，并且使引脚重新定向为与导电引脚的键合区域相对应的键合焊盘的方向上。
在另一个实施例中，该封装还包括在管芯区域中支撑管芯的管芯焊盘。该管芯焊盘形状上是正方形、矩形、圆形、卵形、椭圆形和多边形中的一种。
在另一个实施例中，第一引导线和第二引导线包括线段、曲线段、波形曲线段、蛇行曲线、弧线段、抛物弧线段、椭圆弧线段和圆弧线段中的至少一个。
在另一个实施例中，在对应的第一多个相邻键合焊盘的每一个和第一组键合区域之间键合角的变化是递增的，在对应的第二多个相邻键合焊盘的每一个和第二组键合区域之间键合角的变化是递增的，以及在对应的第一多个相邻键合焊盘的最后一个和第一组键合区域，以及对应的第二多个相邻键合焊盘的第一个和第二组键合区域之间键合角的变化相对于所述递增变化是不连续的。对应的第一多个相邻键合焊盘的每一个和第一组键合区域的键合角，以及对应的第二多个相邻键合焊盘的每一个和第二组键合区域的键合角不大于最大可接受的键合角。
在另一个实施例中，第一引导线和第二引导线自所述管芯区域位于不同的距离，并且第二引导线比第一引导线更接近所述管芯区域。
半导体器件封装例如可以包括许多不同类型的封装，包括球栅阵列(BGA)、四方扁平封装(QFP)和四方扁平无引脚封装(QFN)。
在另一个实施例中，键合引线包括：第一组键合引线，耦合对应的第一组键合区域和在管芯中部区域的多个相邻的键合焊盘；第二组键合引线，耦合对应的第二组键合区域和在管芯转角区域的多个相邻的键合焊盘；以及其中第一组键合引线中的至少一个和第二组键合引线中的至少一个相重叠。
在另一个实施例中，第一组键合引线中的至少一个具有比第二组键合引线中的至少一个要高的回线高度。
附图说明
如附图所示，根据本发明优选实施例更具体的说明，本发明的前述以及其它目的、特征和优点将变得明显，在附图中贯穿不同的视图类似的标号指代同样部件。附图不一定是按比例的，相反强调示出本发明的原理。
图1是传统键合结构的平面视图。
图2是传统键合结构的平面视图，其中，键合焊盘之间的间距或“节距”根据转角规则增加。
图3是根据本发明配置的连接板或“引线框架”的平面视图。
图4是根据本发明的图3中引线框架的第一象限的特写视图。
图5是根据本发明的图4中引线框架的第二组引脚的第一引脚的键合末梢的特写视图。
图6是根据本发明的图4中引线框架键合到管芯的俯视图。
图7是根据本发明的引线框架第一替换实施例的第一象限的特写视图。
图8是根据本发明的引线框架第二替换实施例的第一象限的特写视图。
图9是根据本发明的键合到管芯的图8的引线框架的特写俯视图。
图10是根据本发明的图6的引线框架的第一组引脚的键合引线和第二组引脚的键合引线的键合角的图表。
图11是根据本发明的四方扁平封装(QFP)的透视图，该QFP具有在芯片边缘中部区域中的第一组引脚和在转角区域的第二组引脚。
图12是沿图6的剖线A-A’截取的图11的QFP的横截面视图。
图13是根据本发明的对应于图8所示的实施例的QFP沿剖线A-A’截取的横截面视图。
图14是根据本发明的四方扁平无引脚封装(QFN)的俯视图，该QFN具有于管芯边缘的中央区域的第一组引脚和在管芯转角区域的第二组引脚。
图15是沿图14的剖线B-B’截取的图14的QFN的横截面视图。
图16是球栅阵列(BGA)的横截面视图，其对应于图8所示的本发明的引线框架实施例沿剖线A-A’所截取的视图。
图17是根据本发明的衬底基球栅阵列(BGA)封装的衬底的俯视图。
图18是根据本发明的图17中BGA的衬底和键合指的第一象限的特写视图。
图19根据本发明的图17和图18的BGA的衬底和键合指的横截面视图。
图20是根据本发明的键合到管芯的图17-19的BGA的衬底和键合指的第一象限的视图。
图21是根据本发明的图20的BGA的衬底的第一组键合指的键合引线和第二组键合指的键合引线的键合角的图表。
图22是根据本发明图20键合的BGA的成品封装的横截面视图。
图23是根据本发明键合的BGA替换的成品封装的横截面视图。
图24A、24B和24C是根据本发明的各种BGA封装的仰视图。
具体实施方式
图3是根据本发明配置的连接板或“引线框架”100的平面视图。本发明的引线框架100包括多个引脚102，每个引脚102都从在引线框架内部区域的内端104延伸到在引线框架外部区域的外端106。引线框架100的引脚102包括比如铜、铝或金的导电金属或合金，或者包括其他的导电材料或合金。引线框架100的引脚的内端104围绕区域130，在那里管芯焊盘或芯片焊盘安装在引线框架100上。
多个拉筋(tie bar)132从引线框架的四个角延伸。拉筋132的内端108延伸到管芯焊盘区域130中，用于支撑其上安装管芯的管芯焊盘或片。管芯焊盘区域130具有中心点c。四个象限围绕着中心点c，每个象限都包括两个八分区a。
所示出的示例包括256条引脚102，它们形成了256低轮廓扁平封装(LPFP)。具有其它引脚数目和构造的其它类型引线框架也可以等同地适用于本发明的原理。
图4是图3的引线框架100的第一象限的特写视图。在该视图中，可以看出，引脚102的每个八分区都被分成第一组110和第二组120。引脚102的第一组110为位于管芯边缘中部区域中在管芯焊盘区域130内的管芯焊盘的键合焊盘服务(service)。引脚102的第二组120为位于管芯边缘转角区域中在管芯焊盘区域130内的管芯焊盘的键合焊盘服务。这里所使用的术语“服务”涉及引脚102(或如下参考图17-23讨论的衬底基实施例的键合指310)，其被配置来由键合引线键合到安装在管芯焊盘区域130中的管芯对应的键合焊盘上。
在图4中，引脚102的第一组110包括引脚110(1)...110(n)，它们包括沿着引线框架外周边终结的外端106。第一组引脚的内端104沿第一线段L1终结于引线框架的内部区域。引脚102的第二组120包括引脚120(1)...120(m)，它们包括沿着引线框架外周边终结的外端106。第二组引脚的内端104终结于引线框架的内部区域。第二组引脚的内端104沿第二线段L2终结。第二线段L2与第一线段L1分开，其例如在比第一线段L1更靠近管芯焊盘区域130的位置。
线段L1和L2在本领域中被称为“引导线”，并且可以包括沿直线布设的线段，或者可选择地包括沿不同角度布设的一系列线段。或者，该引导线可以是沿一段曲线、波形或“蛇行”曲线，或弧，比如抛物线、椭圆或圆弧布设。这里所使用的术语“引导线”涵盖这些或其它各种类型的曲线和线段。
根据本发明，引脚102的键合区域的第一线段或第一引导线L1独立于第二线段或第二引导线L2。例如，对于与为管芯转角区域的键合焊盘服务的第二组引脚120(或者下面图17的键合指320)相关的第二引导线L2，和与为管芯边缘的中心部分的键合焊盘服务的第一组引脚110(或者下面图17的键合指310)相关的第一引导线L1，第二引导线L2可以布设于比第一引导线L1更靠近的位置，如图4所示。
第一和第二引导线在它们的端点不相交，在此意义上来说，它们也是不连续的。例如，引脚的第一组110中最靠外的引脚110(n)在引线框架内部区域中线段终结于沿引导线L1的内端104。同样，引脚的第二组120中最靠内的引脚120(1)在引线框架内部区域中线段终结于沿引导线L2的内端104。第一组引脚110中最靠外的引脚110(n)和第二组引脚120中最靠内的引脚120(1)为安装在管芯区域130中的管芯的相邻键合焊盘(例如，分别为中部区域和转角区域的键合焊盘)服务，但是引导线L1、L2的位置在键合区域在这些相邻引脚的末梢处并不相交。于是，第一引导线L1和第二引导线L2是不连续的。
引脚102在内端104和外端106之间经历了多个横向重新定向，或弯折105。弯折105，或拐点用来在管芯焊盘区域130中的管芯焊盘通过键合引线被键合到引线框架100之后增加导电引线框架100和模塑化合物之间的接触面积，模塑化合物最后将模塑成型在引脚周围以形成封装体。弯折105还用来将引脚102的内端104处的键合区域定位为适当的取向，使得键合区域的总轴大体上朝向管芯上相应的键合焊盘，用于增加管芯的相应键合焊盘和引脚键合区域之间的接触面积。
第二组引脚120沿着引导线段L2终结，其比沿线L1终结的第一组引脚110在位置上更接近管芯的边缘。此外，第二引导线段L2的至少部分位于第一引导线段L1和管芯的键合焊盘之间。以这种方式，第二组引脚的键合区域位置上更接近管芯转角区域中的键合焊盘，并且在管芯转角区域中的键合角被减小到一个可接受的量。所以，通过有效地重设第二组引脚120的键合角，每一引脚的键合角被维持在小于最大可接受键合角的量。在一个示例中，小于大约30到35度的键合角被认为是可接受的最大键合角。这允许芯片被高度可靠地键合，而无需应用转角规则，所以无需增加芯片的尺寸以容纳相邻键合焊盘之间逐渐增加的节距。这使得制造成本下降，每个晶片制造的芯片或“净管芯”数量上升，以及生产量增加。
将引脚的键合区域取向为相应键合焊盘的方向提供了更有效的键合。引脚的键合区域或键合区在引线框架的情形中通常称为“键合末梢”，在封装衬底基技术的情形中通常称为“键合指”，这比如在球栅阵列(BGA)封装中使用的情形。在使用超声键合的情形中尤其可以实现效率的增加。在该情形中，将引线键合末梢的长轴取向为与键合焊盘同轴，使得最佳地使用键合用的超声能。此外，在引线框架中，与横向相反，引脚在纵向方向上更强健，所以引脚键合末梢的长轴的取向以这种方式赋予了引脚更强健的用于键合过程的基底结构。
图5是图4的引线框架100的引脚120(1)的键合末梢120a的特写视图。在该视图中，可以发现引脚120(1)包括在点P1的弯折，在该点引脚弯折以使第一段123延伸引脚120(1)偏离管芯的转角区域，并偏向管芯的中部区域。在点P1的必需绕第一组引脚110中最后的引脚110(n)沿线段L1的键合末梢110a来横向重新定向引脚的第二组120的第一引脚120(1)，从而将引脚120(1)的键合末梢120a定位在管芯区域和引脚的第一组110的键合末梢110a之间。引脚120(1)的另一个弯折出现在点P2，这里引脚120(1)另外的第二段125将引脚120(1)重新定向为朝向管芯区域130中的管芯相应的焊盘的方向。因此，第二段125，以及位于该段上的引脚的键合区域每个都具有基本朝向管芯上的相应的焊盘的纵轴，这称为“面对面”配置，产生了上述优点。
第二组引脚120的120(1)......120(m)其余的键合末梢120a包括类似的第一弯折点P1和第二弯折点P2，得到了以“面对面”配置朝向管芯上相应的键合焊盘的键合末梢。在图4所示的示例中，转折点P1，P2的角α在服务于管芯中部区域的引脚中比在服务于管芯转角区域的引脚中更显著。以此，当第一组110最外的引脚，例如引脚110(n-2)、110(n-1)、110(n)的键合末梢110a开始产生接近临界键合角的键合角时，下一相邻的引脚，即第二组引脚120的第一引脚120(1)，向着管芯的中部区域延伸，以再定位下一套(set)引脚和沿线段L2的相应的键合末梢120a，使得这些引脚120的键合角被调整和有效地重设对于第二组引脚120中这一套适当的键合角。这导致了第一组引脚110的最后引脚110(n)的键合角(其可以是或接近最大允许键合角)与第二组引脚120的第一引脚120(1)的键合角(其可以是或接近零键合角，或实际上可以是处于与第一组引脚110的最后引脚110(n)的符号相反的角度)之间的不连续。因此，在引线框架的同一侧上的相邻引脚110(n)和120(1)和安装在管芯区域130的管芯它们对应的相邻焊盘的键合角之间存在不连续。
图6是图4的引线框架100键合到管芯140的键合焊盘的俯视图。管芯140和引脚110、120是使用比如金或铜引脚的导电键合引线170a、170b键合的。可以看到，第一组引脚110的键合末梢110a位于沿线段L1处，第一组的第一引脚110(1)的键合引线170a的键合角约为0度，而第一组的最外侧引脚110(n)的引线170a的键合角接近最大可接受键合角，例如大约30度。可以看到，第二组引脚120的键合末梢110b位于沿线段L2处，第二组的第一引脚120(1)的键合引线170b的键合角约为0度，在该示例中，实际上该键合角为约-10度，而第二组的最外侧引脚120(m)的引线170b的键合角在30度的最大可接受键合角之下。于是，在相邻的键合角为大约30度的第一组的引脚110(n)和键合角为约-10度的第二组的引脚120(1)的键合角之间存在不连续性。
为了完成该构造中的引线键合，用来键合第一组引脚110的引线170a比用来键合第二组引脚120的引线170b具有更高的回线高度。这防止相重叠的第一组引脚110和第二组引脚120的引线170a、170b短路。
以这种方式，第一组110和第二组120中的所有引脚具有这样的键合末梢：相对于它们对应的键合焊盘设置以位于封装/管芯组合的最大可接受角度之内。于是，这消除了对芯片管芯应用转角规则的需要，并且可以实现管芯上键合焊盘的最大利用，因此该管芯可以制造得具有更小的面积。同时，还使引脚取向来在“面对面”的结构中，引脚上其上设置有键合区的区段的纵轴被定向至对应的键合焊盘，如上所述这产生更强的引线-引脚键合。
图7是根据本发明的引线框架第一替换实施例的第一象限的特写视图。在该实施例中，引线框架以图4所示的方式同样配置。但是，在该实施例中管芯焊盘130’是圆形的，而非正方形或矩形的。这样的圆形或椭圆形的管芯焊盘在某些应用中，对于在此安装的管芯的有效散热是有利的。本发明的键合结构可以相同地适用于这些或其它键合焊盘形状或取向。
图8是根据本发明的引线框架200第二替换实施例的第一象限的特写视图。在该实施例中，没有使用管芯焊盘，因此拉筋132就不是必需的。相反，在该实施例中，使得第二组引脚220沿着延长的区段220a延伸到管芯区域235中，超出了它们各自沿线段L2的键合区域220c。延长的区段220a延长到管芯区域235中，并且作为管芯231的竖直支撑。因此管芯231直接安装于延长的区段220a的顶上，并且管芯231的键合焊盘以上述参考图6所述的方式同样地被引线键合到第一组引线210和第二引线220的键合区域210a、220c。在该示例中，第一引导线L1和第二引导线L2又一次是不连续的。
图9是键合到管芯240的图8的引线框架200的特写俯视图。使用比如金或铜引线的导电键合引线270a、270b将管芯240和引脚210、220键合。可以看到，像图6的实施例那样，该实施例对于降低键合角和对于键合末梢210a、220c的面对面取向提供了同样的优点。区别在于，对于第二组引脚220，在图8和图9的实施例中的键合末梢220c位于引脚220的中间位置，引脚220进一步连续延伸进入到管芯区域235中，与图3-5的实施例的键合末梢120a不同，在图3-5的实施例中末梢120a位于或接近引脚120的内端104处。此外，在本实施例中，管芯240直接安装在引线框架200的第二组引脚220上。于是，当环氧树脂或其它流体包封材料化合物在所得到的结构周围模塑成型时，在管芯和引线框架之间提供了更强的键合。这降低了封装对可能另外由添加的管芯焊盘组分所导致的温度、应力和水气的敏感性。
图10是根据本发明的图6或图8的引线框架的第一组引脚110的键合引线170a和第二组引脚120的键合引线170b的键合角的图表。图10的表1图形化地描绘了键合角的递增，从键合第一组引脚110的第一引脚110(1)的接近零度的角至递增到第一组引脚110的最后引脚110(n)的最大可接受键合角MAX或以下的角度。下一个相邻的引脚，即第二组引脚120的第一引脚120(1)(参见图表2)具有恰好在可接受范围内的键合角，并且实际上具有与引脚110(n)符号相反的键合角。从此处，第二组引脚120的键合角递增返回至正值，第二组引脚120最后引脚120(n)具有恰好在最大可接受键合角MAX内的键合角。因此，键合角的图表展示了第一组引脚的键合角(参见图表1)和相邻的第二组引脚的键合角(参见图表2)之间的不连续性。
图11是根据本发明具有第一组1G引脚110b和第二组2G引脚120b的四方扁平封装(QFP)的透视图。该QFP对应于图6所示的本发明的实施例。图12是沿图6的剖线A-A’截取的图11的QFP的横截面视图。该QFP包括围绕并包装管芯焊盘130、芯片管芯140、第一和第二组引脚110和120、连接的键合区域或末梢110a和120a、和键合引线170a、170b的模塑化合物180。芯片管芯140通过粘结剂160耦合到管芯焊盘130。在该视图中，可以看到，与第二组键合引线170b的回线高度LH2相比，第一组键合引线170a的回线高度LH1更高，以避免引线170a、170b之间的短路。
图13是对应于图8所示的实施例的QFP沿剖线A-A’截取的横截面视图。该QFP包括围绕并包围芯片管芯240、第一和第二组引脚210和220、连接的键合区域210a和220c、和键合引线270a、270b的模塑化合物280。在该结构中，第二组引线220包括如上所述的在芯片管芯240以下延伸的延伸区段220a。芯片管芯240通过粘结剂260直接安装在第二组引线220的延伸区段220a上，因此在该实施例中不需要键合焊盘。此外，在该实施例中，与第二组键合引线270b的回线高度LH2相比，第一组键合引线270a的回线高度LH1更高，以避免引线270a、270b之间的短路。
图14是根据本发明的四方扁平无引脚封装(QFN)的俯视图，该四方扁平无引脚封装具有与管芯中央区域的键合焊盘相连接的第一组1G引脚110b和与管芯转角区域的键合焊盘相连接的第二组2G引脚120b。该QFP对应于图6所示的本发明的实施例。图15是沿图14的剖线B-B’截取的图14的QFN的横截面视图。该QFN包括围绕并包围管芯焊盘130、芯片管芯140、第一和第二组引脚110和120、连接的键合区域或末梢110a和120a、和键合引线170a、170b的模塑化合物180。芯片管芯140通过粘结剂160耦合到管芯焊盘130。该结构的引脚110、120采取了在封装周边终结的金属接触的形式。同样，与第二组键合引线170b的回线高度LH2相比，第一组键合引线170a的回线高度LH1更高，以避免引线170a、170b之间的短路。此外，形成于管芯焊盘130和引脚端子110、120上侧的凹槽G允许模塑化合物180更加彻底地围绕管芯焊盘和引脚端子110、120，由此以增强的稳定性和可靠性将这些部件锚定在封装中。
图16是球栅阵列(BGA)的横截面视图，其对应于图8所示的本发明的引线框架实施例沿剖线A-A’所截取的视图。该BGA包括围绕并包围芯片管芯240、第一和第二组引脚210和220、和键合引线270a、270b的模塑化合物280。在该结构中，第二组引线220包括在芯片管芯240以下延伸的延伸区段220a。芯片管芯240通过粘结剂260直接安装在第二组引线220的延伸区段220a上，因此不需要键合焊盘。此外，在该实施例中，与第二组键合引线270b的回线高度LH2相比，第一组键合引线270a的回线高度LH1更高，以避免引线270a、270b之间的短路。在引脚210b的外端处的暴露的孔285提供了至引脚210b的直接途径。球结构290被放置在暴露的孔285中，以提供封装的外部端子。
图17是根据本发明的衬底基球栅阵列(BGA)封装的衬底的俯视图。衬底300包括多层互连或通路，并且包括印刷电路板、陶瓷衬底、聚胺酯膜、比如硅衬底的半导体衬底等中的一种。衬底包括中央管芯焊盘区域330和多个键合特征310a、320a，其在本技术中称为“键合指”。第一组键合指310a为安装在管芯焊盘区域330中的芯片的键合焊盘服务，这些键合焊盘位于管芯边缘的中部区域，实现方式与上述图4的引线框架中第一组引脚110实现此的相同。第二组键合指320a为安装在管芯焊盘区域330中的管芯的键合焊盘服务，这些键合焊盘位于管芯边缘的转角区域，实现方式与上述图4的引线框架中第一组引脚120实现此的相同。键合指310a、320a通过衬底300的多层互连或通路通向封装的外部端子或引脚。
图18是根据本发明的图17中BGA的衬底和键合指的第一象限的特写视图。在该视图中，点c是管芯焊盘330的中心点。衬底或连接板300包括多个第一组图案电路1G和多个第二组图案电路2G，第一组图案电路1G包括通路310(1)......310(n)和对应的键合指310a(1)......310a(n)，第二组图案电路2G包括通路320(1)......320(m)和对应的键合指320a(1)......320a(m)。在该实施例中，在中心点c周围的每个八分区包括键合指310a、320a的第一组1G和第二组2G。与以上所述的引线框架实施例相同的方式，第一组1G键合指310为位于管芯边缘中部区域的、管芯键合区域330中的管芯焊盘的键合焊盘服务。第二组2G键合指320为位于管芯边缘转角区域的、管芯键合区域330中的管芯焊盘的键合焊盘服务。这里所使用的术语“服务”指代被配置来通过键合引线以键合到安装在管芯焊盘区域330中的管芯的相应的键合焊盘上的键合指310a。
图19根据本发明的图17和图18的BGA的衬底和键合指的横截面视图。如图19所示，每个第一组1G键合指310连接到为封装提供外部互连的封装的端子310c。同样，每个第二组2G键合指320连接到为封装提供外部互连的封装的端子320c。层间通路310b、320b(总地示为图19的通路V1)被用于互连键合指310a、320a和相应的端子310c、320c。层间通路形成在连接板的衬底300中。钝化层335形成在衬底300的表面上以保护下面的电路和部件。可以选择包括通路V2，并且通路V2直接穿过衬底300，作为将热量从安装在管芯焊盘330的芯片管芯带走的导管。还包括电源环和接地环327，用于为芯片管芯提供电源和接地电压。
返回到图18，第一组1G键合指310沿第一引导线GL1布置。第二组2G键合指320沿第二引导线GL2布置。第二引导线GL2与第一引导线GL1分开，例如位于比第一引导线GL1更靠近管芯焊盘区域330的位置。在该示例中，第一引导线GL1和第二引导线GL2呈椭圆形、抛物形或圆形的弧线段。但是，其它结构的引导线性状可以同样地适用于本发明。在这个示例中，第一引导线GL1和第二引导线GL2是不连续的，因为它们在键合区域310a(m)和320a(1)的位置并不相交，它们为插入管芯区域300的管芯的相邻键合焊盘服务。
键合指310a、320a的性质通过构图和/或蚀刻衬底得到，使得它们的长轴定向于管芯相应的键合焊盘。如上所述，这导致更有效和更可靠的键合，尤其是在超声键合技术中。
图20是根据本发明的键合到管芯的图17-19的BGA的衬底和键合指的第一象限的视图。使用比如金或铜引线的导电键合引线370a、370b键合管芯340和键合指310a、320a。可以看出，第一组1G引脚的键合指310位于沿第一引导线GL1处，第一组1G的第一通路310(1)的键合引线370a的键合角大约为零度，而第一组1G的最外侧通路310(n)的键合引线370a的键合角接近最大可接受键合角，例如大约为30度。还可以看出，第二组2G引脚的键合指320位于沿第二引导线GL2处，第二组2G的第一通路320(1)的键合引线370a的键合角大约为零度，在该示例中，实际上是大约为-10度的负键合角，而第二组2G的最外侧通路320(m)的键合引线370a的键合角低于30度的最大可接受键合角。于是，在键合角为大约30度的第一组1G的最后通路/键合指310(n)的键合角与键合角为大约-10度的第二组2G的第一通路/键合指310(1)的键合角之间存在不连续性。
就如在上述的引线框架实施例中，为了实现该衬底基结构中的引线键合，使得用来键合第一通路组310的引线370a具有比用来键合第二通路组320的引线370b更高的回线高度。这防止相重叠的那些第一组和第二组引脚的引线370a、370b短路。
在这种方式中，第一组1G和第二组2G的所有引脚具有这样的引脚：相对它们相应的键合焊盘设置以位于封装/管芯组合的最大可接受键合角之内。于是，消除了对芯片管芯应用转角规则的需要，实现了管芯上的键合焊盘的最大利用，并且因此管芯可以制造得具有更小的尺寸。同时，在“面对面”的结构中，也将引脚取向使得在引脚上其上设置键合区域的区段定向至相应的键合焊盘，如上所述，这得到了更强的引线-引脚键合。
图21是根据本发明的图20的BGA的衬底的第一组键合指的键合引线和第二组键合指的键合引线的键合角的图表。图21的表1图形化地描绘了键合角的递增，从键合第一组1G的第一键合指310a(1)的接近零度的角至递增到第一组1G的最后键合指310a(n)的最大可接受键合角MAX或以下的角度。下一个相邻键合指是待连接到在管芯的键合焊盘的行中的下一个相邻的键合焊盘的键合指，即第二组2G的第一键合指320a(1)(参见图表2)具有恰好在可接受范围内的键合角，并且实际上具有与键合指310a(n)符号相反的键合角。从此处，第二组键合指120的键合角递增返回至正值，第二组引脚2G的最后键合指320a(m)具有恰好在最大可接受键合角MAX内的键合角。因此，键合角的图表展示了第一组引脚的键合角(参见图表1)和相邻的第二组引脚的键合角(参见图表2)之间的不连续性。
图22是根据本发明图20键合的BGA的成品封装的横截面视图。该BGA包括施加至图19的衬底300上表面的模塑化合物380，在衬底300上安装有芯片管芯340，芯片管芯340通过键合引线370a、370b键合到第一组1G和第二组2G的键合指320a、320b。与第二组键合引线370b的回线高度LH2相比，第一组键合引线370a的回线高度LH1更高，以避免引线370a、370b之间的短路。球结构390被施加于暴露的端子或球区310c、320c来为封装提供外部端子。
图23是根据本发明键合的BGA替换的成品封装的横截面视图。在该实施例中，在芯片管芯340的下表面上应用的大的散热器392，其通过导热粘结剂396结合到所述散热器上。如上所述，键合衬底或电路板300相似地安装至散热器392，并围绕芯片管芯340。衬底300的第一和第二键合指310a、320a通过相应的键合引线370a、370b以上述方式键合至芯片管芯340的键合焊盘。该BGA包括施加至于衬底300相对于散热器392的表面上的模塑化合物380’，其上安装有芯片管芯340，芯片管芯340通过键合引线370a、370b键合到第一组1G和第二组2G的键合指320a、320b。与第二组键合引线370b的回线高度LH2相比，第一组键合引线370a的回线高度LH1更高，以避免引线370a、370b之间的短路。球结构390被施加于暴露的端子或球区310c、320c来为封装提供外部端子。
图24A、24B和24C是根据本发明的各种BGA封装的仰视图。每个实施例包括钝化层335，通过其安装有多个球390，球390例如是由焊料或金材料形成的。球390根据传统的方法形成，这包括传统的安装方法、回流法、丝网印刷法或光刻法。在图24a中，球390相对小并包括沿芯片封装周边的几行和在芯片封装中央部分的几行。在图24b中，球390相对大并且覆盖封装的整个表面。在图24c中，球390相对小并包括沿芯片封装周边的两行和在芯片封装中央部分的有限行。
对于参考图11所述的比如QFP封装的引线框架基封装的典型封装方法包括公知的步骤：成片(taping)、锯切、管芯附着、引线键合、模塑成型、引脚修整、引脚镀覆以及引脚形成。对于参考图21所述的比如BGA封装的引线框架基封装的典型封装方法包括公知的步骤：成片、锯切、管芯附着、引线键合、模塑成型、球附着和球切断。
根据本发明，在引线键合期间，使用了高速引线缝合机。毛细金引线通过气焊方法附着到目标键合焊盘，其中，熔融的球材料从引线的第一端沉积在键合焊盘上，并且将该引线成形或回环以延伸到引线框架的引脚的键合区域，或延伸到衬底上的导电路径的键合指。引线的第二端例如使用超声键合技术，通过针脚式结合被快速键合到键合区域。在键合之后，引线被“去尾”，或折断，开始下一键合步骤。
在例如引线框架基封装的键合步骤期间，EMC化合物通过模塑口在例如2吨/mm2的高压下被导入到化合物区域中。当该材料填充模型时，空气通过模型的角排出。在模型固化之后，在引线框架外的引脚例如使用Dambar工艺修整。然后例如使用SnPb或SnAgCu材料镀覆外面的引脚。在形成过程期间，将暴露的经修整和镀覆的引脚压印为用于焊接到电路板或衬底的适当形状。
尽管已经参考优选实施例具体地示出和描述了本发明，但是本领域的技术人员应该理解，在不偏离由权利要求所界定的本发明的范围和精神的情形下可以进行各种形式和细节的变化。

Claims (98)

1、一种用于半导体器件封装的连接系统，包括：
在管芯区域周围的多个键合区域，所述键合区域每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，所述第一引导线和第二引导线是不连续的，所述第二引导线比所述第一引导线更接近所述管芯区域，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间；以及
多个外部端子，每个都连接到所述多个键合区域中对应的一个。
2、根据权利要求1的连接系统，其中，所述键合区域包括键合指。
3、根据权利要求2的连接系统，其中，所述连接系统包括具有外表面的多层衬底或多层电路板，所述键合指形成在所述多层衬底或多层电路板的该外表面上，还包括多个导电通路，所述多个导电通路将多个所述键合指中的每一个连接到所述多个外部端子中相对应的每一个。
4、根据权利要求1的连接系统，其中，所述键合区域包括引线框架的键合末梢，并且还包括耦合在每个键合区域和所述多个外部端子中对应的一个之间的导电引脚。
5、根据权利要求4的连接系统，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域，以作为对安装在所述管芯区域中的管芯的支撑。
6、根据权利要求4的连接系统，其中，耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域。
7、根据权利要求6的连接系统，其中，所述耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
8、根据权利要求1的连接系统，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
9、根据权利要求1的连接系统，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的。
10、根据权利要求9的连接系统，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
11、根据权利要求1的连接系统，其中，所述键合区域延长并具有长轴，所述长轴取向为朝向所述管芯区域中安装的管芯对应的键合焊盘的方向上。
12、根据权利要求1的连接系统，其中，所述沿第一引导线设置的第一组键合区域和所述沿第二引导线设置的第二组键合区域位于所述连接系统中以与所述管芯区域的八分区相应。
13、根据权利要求12的连接系统，其中，每个所述八分区具有相应的沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域。
14、根据权利要求1的连接系统，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
15、一种用于半导体器件封装的连接系统，包括：
在管芯区域周围的多个键合区域，所述键合区域每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间；以及
多个外部端子，每个都连接到所述多个键合区域中对应的一个，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的。
16、根据权利要求15的连接系统，其中，所述第一引导线和第二引导线是不连续的。
17、根据权利要求15的连接系统，其中，所述键合区域包括键合指。
18、根据权利要求17的连接系统，其中，所述连接系统包括具有外表面的多层衬底或多层电路板，所述键合指形成在所述多层衬底或多层电路板的该外表面上，还包括多个导电通路，所述多个导电通路将多个所述键合指中的每一个连接到所述多个外部端子中相对应的每一个。
19、根据权利要求15的连接系统，其中，所述键合区域包括引线框架的键合末梢，并且还包括耦合在每个键合区域和所述多个外部端子中对应的一个之间的导电引脚。
20、根据权利要求19的连接系统，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域，以作为对安装在所述管芯区域中的管芯的支撑。
21、根据权利要求19的连接系统，其中，耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域。
22、根据权利要求21的连接系统，其中，所述耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
23、根据权利要求15的连接系统，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
24、根据权利要求15的连接系统，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
25、根据权利要求15的连接系统，其中，所述第一引导线和第二引导线自所述管芯区域位于不同的距离。
26、根据权利要求25的连接系统，其中，所述第二引导线比所述第一引导线更接近所述管芯区域。
27、根据权利要求15的连接系统，其中，所述键合区域延长并具有长轴，所述长轴取向为朝向所述管芯区域中安装的管芯对应的键合焊盘的方向上。
28、根据权利要求15的连接系统，其中，所述沿第一引导线设置的第一组键合区域和所述沿第二引导线设置的第二组键合区域位于所述连接系统中以与所述管芯区域的八分区相应。
29、根据权利要求28的连接系统，其中，每个所述八分区具有相应的沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域。
30、根据权利要求15的连接系统，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
31、一种用于半导体器件封装的连接系统，包括：
在管芯区域周围的多个键合区域；
多个外部端子，每个都连接到所述多个键合区域中对应的一个；以及
多个耦合对应的键合区域和外部端子的导电引脚，所述键合区域每个都包括导电引脚的键合末梢，所述导电引脚每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，所述第一引导线和第二引导线是不连续的，所述第二引导线比所述第一引导线更接近所述管芯区域，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间；以及，其中耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域。
32、根据权利要求31的连接系统，其中，所述连接系统包括引线框架。
33、根据权利要求31的连接系统，其中，所述导电引脚位于一平面上。
34、根据权利要求31的连接系统，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域，以作为对安装在所述管芯区域中的管芯的支撑。
35、根据权利要求31的连接系统，其中，所述耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
36、根据权利要求31的连接系统，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的。
37、根据权利要求36的连接系统，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
38、根据权利要求31的连接系统，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
39、根据权利要求31的连接系统，其中，所述键合区域延长并具有长轴，所述长轴取向为朝向所述管芯区域中安装的管芯对应的键合焊盘的方向上。
40、根据权利要求31的连接系统，其中，所述沿第一引导线设置的第一组键合区域和所述沿第二引导线设置的第二组键合区域位于所述连接系统中以与所述管芯区域的八分区相应。
41、根据权利要求40的连接系统，其中，每个所述八分区具有相应的沿第一引导线设置的第一组键合区域和沿第二引导线设置的第二组键合区域。
42、根据权利要求31的连接系统，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
43、一种半导体器件封装，包括：
在所述封装的中央管芯区域中的半导体器件管芯，所述管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘；
连接系统，包括在管芯区域周围的多个键合区域，所述键合区域每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，所述第一引导线和第二引导线是不连续的，所述第二引导线比所述第一引导线更接近所述管芯区域，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间；
多个键合引线，所述键合引线每个都连接所述连接系统中对应的键合区域和所述管芯的键合焊盘；以及
多个外部端子，每个都连接到所述多个键合区域中对应的一个。
44、根据权利要求43的半导体器件封装，其中，所述连接系统包括具有外表面的多层衬底或多层电路板，并且其中所述键合区域包括形成在所述外表面上的键合指，并且还包括多个导电通路，所述多个导电通路将多个所述键合指中的每一个连接到所述多个外部端子中相对应的每一个。
45、根据权利要求43的半导体器件封装，其中，所述连接系统包括引线框架，所述键合区域包括所述引线框架的键合末梢，并且所述引线框架还包括耦合在每个键合区域和所述多个外部端子中对应的一个之间的导电引脚。
46、根据权利要求45的半导体器件封装，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域以支撑所述管芯。
47、根据权利要求45的半导体器件封装，其中，耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域。
48、根据权利要求47的半导体器件封装，其中，耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
49、根据权利要求43的半导体器件封装，还包括在所述管芯区域中支撑所述管芯的管芯焊盘。
50、根据权利要求49的半导体器件封装，其中，所述管芯焊盘形状上是圆形、卵形、椭圆形和多边形中的一种。
51、根据权利要求43的半导体器件封装，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
52、根据权利要求43的半导体器件封装，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的。
53、根据权利要求52的半导体器件封装，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
54、根据权利要求43的半导体器件封装，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
55、根据权利要求43的半导体器件封装，其中，所述键合引线包括：
第一组键合引线，耦合所述第一组键合区域和在所述管芯中部区域的所述第一多个相邻键合焊盘；
第二组键合引线，耦合所述第二组键合区域和在所述管芯转角区域的所述第二多个相邻键合焊盘；以及
其中所述第一组键合引线中的至少一个和所述第二组键合引线中的至少一个相重叠。
56、根据权利要求55的半导体器件封装，其中，所述第一组键合引线中的至少一个具有比所述第二组键合引线中的至少一个要高的回线高度。
57、一种半导体器件封装，包括：
在所述封装的中央管芯区域中的半导体器件管芯，所述管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘；
连接系统，包括在管芯区域周围的多个键合区域，所述键合区域每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的；
多个键合引线，所述键合引线每个都连接所述连接系统中对应的键合区域和所述管芯的键合焊盘；以及
多个外部端子，每个都连接到所述多个键合区域中对应的一个。
58、根据权利要求57的半导体器件封装，其中，所述第一引导线和第二引导线是不连续的。
59、根据权利要求57的半导体器件封装，其中，所述连接系统包括具有外表面的多层衬底或多层电路板，并且其中所述键合区域包括形成在所述外表面上的键合指，并且还包括多个导电通路，所述多个导电通路将多个所述键合指中的每一个连接到所述多个外部端子中相对应的每一个。
60、根据权利要求57的半导体器件封装，其中，所述连接系统包括引线框架，所述键合区域包括所述引线框架的键合末梢，并且所述引线框架还包括耦合在每个键合区域和所述多个外部端子中对应的一个之间的导电引脚。
61、根据权利要求60的半导体器件封装，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域以支撑所述管芯。
62、根据权利要求60的半导体器件封装，其中，耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域。
63、根据权利要求62的半导体器件封装，其中，所述耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
64、根据权利要求57的半导体器件封装，还包括在所述管芯区域中支撑所述管芯的管芯焊盘。
65、根据权利要求64的半导体器件封装，其中，所述管芯焊盘形状上是圆形、卵形、椭圆形和多边形中的一种。
66、根据权利要求57的半导体器件封装，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
67、根据权利要求57的半导体器件封装，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
68、根据权利要求57的半导体器件封装，其中，所述第一引导线和第二引导线自所述管芯区域位于不同的距离，并且所述第二引导线比所述第一引导线更接近所述管芯区域。
69、根据权利要求57的半导体器件封装，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
70、根据权利要求57的半导体器件封装，其中，所述键合引线包括：
第一组键合引线，耦合所述第一组键合区域和在所述管芯中部区域的所述第一多个相邻键合焊盘；
第二组键合引线，耦合所述第二组键合区域和在所述管芯转角区域的所述第二多个相邻键合焊盘；以及
其中所述第一组键合引线中的至少一个和所述第二组键合引线中的至少一个相重叠。
71、根据权利要求70的半导体器件封装，其中，所述第一组键合引线中的至少一个具有比所述第二组键合引线中的至少一个要高的回线高度。
72、一种半导体器件封装，包括：
在所述封装的中央管芯区域中的半导体器件管芯，所述管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘；
连接系统，包括：
在管芯区域周围的多个键合区域；
多个外部端子，每个都连接到所述多个键合区域中对应的一个；以及
多个耦合对应的键合区域和外部端子的导电引脚，所述键合区域每个都包括导电引脚的键合末梢，所述导电引脚每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，所述第一引导线和第二引导线是不连续的，所述第二引导线比所述第一引导线更接近所述管芯区域，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间；以及，其中耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域；
多个键合引线，所述键合引线每个都连接所述连接系统中对应键合区域和所述管芯的键合焊盘。
73、根据权利要求72的半导体器件封装，其中，所述连接系统包括引线框架，所述键合区域包括所述引线框架的键合末梢，并且所述引线框架还包括耦合在每个键合区域和所述多个外部端子中对应的一个之间的导电引脚。
74、根据权利要求72的半导体器件封装，其中，所述导电引脚位于一平面上。
75、根据权利要求72的半导体器件封装，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域以支撑所述管芯。
76、根据权利要求72的半导体器件封装，其中，所述耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
77、根据权利要求72的半导体器件封装，还包括在所述管芯区域中支撑所述管芯的管芯焊盘。
78、根据权利要求77的半导体器件封装，其中，所述管芯焊盘形状上是圆形、卵形、椭圆形和多边形中的一种。
79、根据权利要求72的半导体器件封装，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
80、根据权利要求72的半导体器件封装，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的。
81、根据权利要求80的半导体器件封装，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
82、根据权利要求72的半导体器件封装，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
83、根据权利要求72的半导体器件封装，其中，所述键合引线包括：
第一组键合引线，耦合所述第一组键合区域和在所述管芯中部区域的所述第一多个相邻键合焊盘；
第二组键合引线，耦合所述第二组键合区域和在所述管芯转角区域的所述第二多个相邻键合焊盘；以及
其中所述第一组键合引线中的至少一个和所述第二组键合引线中的至少一个相重叠。
84、根据权利要求83的半导体器件封装，其中，所述第一组键合引线中的至少一个具有比所述第二组键合引线中的至少一个要高的回线高度。
85、一种引线键合半导体器件封装的方法，包括：
在所述封装的中央管芯区域中安装半导体器件管芯，所述管芯包括在管芯边缘的中部区域的第一多个键合焊盘和在管芯转角区域的第二多个键合焊盘；
提供一种连接系统，所述连接系统包括：在管芯区域周围的多个键合区域，所述键合区域每个都对应于安装在所述管芯区域中的管芯的多个键合焊盘中指定的一个，第一组所述键合区域沿第一引导线设置并对应于在所述管芯边缘的中部区域的第一多个相邻键合焊盘，第二组所述键合区域沿第二引导线设置并对应于所述管芯的转角区域的第二多个相邻键合焊盘，所述第一引导线和第二引导线是不连续的，所述第二引导线比所述第一引导线更接近所述管芯区域，和至少部分的所述第二引导线位于所述第一引导线和所述第二多个相邻键合焊盘之间；以及多个外部端子，每个都连接到所述多个键合区域中对应的一个；
引线键合多个键合引线，以将所述连接系统的对应键合区域与所述管芯的键合焊盘连接。
86、根据权利要求85的方法，其中，所述连接系统包括具有外表面的多层衬底或多层电路板，并且其中所述键合区域包括形成在所述外表面上的键合指，并且还包括多个导电通路，所述多个导电通路将多个所述键合指中的每一个连接到所述多个外部端子中相对应的每一个。
87、根据权利要求85的方法，其中，所述连接系统包括引线框架，所述键合区域包括所述引线框架的键合末梢，并且所述引线框架还包括耦合在每个键合区域和所述多个外部端子中对应的一个之间的导电引脚。
88、根据权利要求87的方法，其中，所述导电引脚在向内的方向延伸经过所述键合末梢进入到所述管芯区域以支撑所述管芯。
89、根据权利要求87的方法，其中，耦合到所述第二组键合区域的导电引脚中的至少一个包括第一弯折点，所述第一弯折点将所述耦合到所述第二组键合区域的导电引脚中的至少一个向安装在所述管芯区域中的管芯的边缘中部区域重新定向，并且偏离所述管芯的转角区域。
90、根据权利要求89的方法，其中，耦合到所述第二组键合区域的导电引脚中的至少一个还包括第二弯折点，所述第二弯折点比所述第一弯折点更接近管芯区域，并且使所述耦合到所述第二组键合区域的导电引脚中的至少一个重新定向为与所述耦合到所述第二组键合区域的导电引脚中的至少一个的键合区域相对应的键合焊盘的方向上。
91、根据权利要求85的方法，其中，安装所述管芯包括将所述管芯安装在于所述管芯区域中支撑所述管芯的管芯焊盘上。
92、根据权利要求91的方法，其中，所述管芯焊盘形状上是圆形、卵形、椭圆形和多边形中的一种。
93、根据权利要求85的方法，其中，所述第一引导线和第二引导线包括曲线段和沿直线布设的线段中的至少一个。
94、根据权利要求85的方法，其中：
在对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，
在对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域之间键合角的变化是在从所述管芯边缘的中部区域朝向所述管芯的转角区域的方向上递增的，以及
在从所述管芯边缘的中部区域朝向所述管芯的拐角区域的方向上，在对应的所述第一多个相邻键合焊盘的最后一个和所述第一组键合区域，以及对应的所述第二多个相邻键合焊盘的第一个和所述第二组键合区域之间键合角的变化相对于两个递增的所述变化是不连续的。
95、根据权利要求94的方法，其中，对应的所述第一多个相邻键合焊盘的每一个和所述第一组键合区域的键合角，以及对应的所述第二多个相邻键合焊盘的每一个和所述第二组键合区域的键合角不大于35度。
96、根据权利要求85的方法，其中，所述半导体器件封装包括球栅阵列、四方扁平封装和四方扁平无引脚封装中的一个。
97、根据权利要求85的方法，其中：
第一组键合引线，耦合所述第一组键合区域和在所述管芯中部区域的所述第一多个相邻键合焊盘；
第二组键合引线，耦合所述第二组键合区域和在所述管芯转角区域的所述第二多个相邻键合焊盘；以及
其中所述第一组键合引线中的至少一个和所述第二组键合引线中的至少一个相重叠。
98、根据权利要求97的方法，其中，所述第一组键合引线中的至少一个具有比所述第二组键合引线中的至少一个要高的回线高度。
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